KR102468283B1 - 제어회로 및 제어회로를 포함하는 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 제어회로는 메모리의 사용 영역을 가변적으로 설정할 수 있는 메모리 장치에 있어서, 메모리의 사용 영역을 설정하는 영역 설정신호에 기초하여 리프레시(refresh) 시간을 제어하는 리프레시 시간 제어부, 및 영역 설정신호 및 영역 모드신호에 기초하여 외부 어드레스에 포함된 적어도 하나의 비트(bit)를 고정하여 내부 어드레스로 제공하는 어드레스 제어부를 포함한다.

Description

제어회로 및 제어회로를 포함하는 메모리 장치{Control circuit and memory device including the control circuit}
본 발명의 다양한 실시 예들은 제어회로 및 제어회로를 포함하는 메모리 장치와 관련된다.
메모리를 포함하는 전자 장치의 집적도가 높아짐에 따라 메모리 셀에 결함이 발생할 가능성도 증가할 수 있다. 그런데 메모리 셀 전체 중 일부에 결함이 발생하였을 경우에 메모리 장치를 사용할 수 없는 상황이 발생할 수 있다.
이러한 경우를 대비하여 메모리 셀 전체를 복수 개의 영역으로 나누어 결함이 발생하지 않은 특정 영역만을 사용하도록 설정할 수 있다. 그런데 메모리 셀 전체를 사용하는 경우와 특정 영역만을 사용하는 경우에 동작 특성을 다르게 설정하는 것이 동작 효율성 향상을 위하여 바람직할 수 있다.
본 발명의 다양한 실시 예들에 따른 제어회로 및 제어회로를 포함하는 메모리 장치는 메모리 영역 중에서 일부의 사용만을 설정하는 신호에 기초하여 리프레시 주기 및 리프레시 대상 메모리 영역 등을 설정하도록 하여 메모리 영역의 사용 특성에 따라 적합한 동작을 수행할 수 있도록 설정을 최적화할 수 있다.
본 발명의 다양한 실시 예들에 따른 제어회로 및 제어회로를 포함하는 메모리 장치는 메모리의 사용 영역에 따라 동작 특성을 다르게 설정함으로써 메모리 장치의 동작 속도 향상에 기여할 수 있으며, 하나의 신호에 기초하여 다수의 동작 특성을 제어할 수 있다.
본 발명의 일 실시 예에 따른 제어회로는 메모리의 사용 영역을 가변적으로 설정할 수 있는 메모리 장치에 있어서, 상기 메모리의 사용 영역을 설정하는 영역 설정신호에 기초하여 리프레시(refresh) 시간을 제어하는 리프레시 시간 제어부, 및 상기 영역 설정신호 및 영역 모드신호에 기초하여 외부 어드레스에 포함된 적어도 하나의 비트(bit)를 고정하여 내부 어드레스로 제공하는 어드레스 제어부를 포함한다.
본 발명의 일 실시 예에 따른 제어회로는 복수 개의 뱅크들을 구비하는 메모리의 전체 또는 일부의 사용을 설정하는 하프 칩 설정신호에 기초하여 리프레시 시간을 설정하는 리프레시 시간 제어부, 및 상기 하프 칩 설정신호 및 조각 설정신호에 기초하여 상기 복수 개의 뱅크들 중에서 동시에 리프레시되는 뱅크의 조합을 변경하는 조각 제어부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는 영역 설정신호에 기초하여 사용영역이 설정되는 복수 개의 칩들(chips)로 구현되는 메모리, 및 상기 사용영역의 설정에 따라서 결정된 복수 개의 칩들의 동작 특성에 기초하여 입출력 조합 방식을 결정하고, 상기 입출력 조합 방식에 따른 어드레스 제어신호를 생성하는 동작 제어부, 및 상기 어드레스 제어신호에 기초하여 외부 어드레스에 대하여 하나의 고정 어드레스 비트를 부가하여 상기 메모리에 대하여 내부 어드레스로 제공하는 제어회로를 포함한다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 제어회로 및 제어회로를 포함하는 메모리 장치는 메모리의 전체 또는 일부만을 사용하도록 하는 영역 설정신호에 기초하여 메모리 셀의 리프레시 주기와 어드레스 등을 제어하도록 할 수 있다. 이에 따라서 메모리 셀의 어느 영역을 활용하는 지에 따라 하나의 신호에 기초하여 전체적인 동작 특성을 변경할 수 있다.
아울러 본 문서에 개시되는 다양한 실시 예들은 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 제어회로를 나타내는 도면이다.
도 2a 내지 도 3c는 본 발명의 일 실시 예에 따른 제어회로가 메모리의 사용 영역을 설정하는 방식을 개념적으로 설명하기 위한 도면들이다.
도 4 및 도 4는 본 발명의 실시 예들에 따른 제어회로를 포함하는 메모리 장치를 나타내는 블록도들이다.
도 6은 본 발명의 일 실시 예에 따른 리프레시 시간 제어부를 나타내는 회로도이다.
도 7은 도 6을 참조하여 설명한 리프레시 시간 제어부의 동작을 설명하기 위한 파형도이다.
도 8은 본 발명의 일 실시 예에 따른 어드레스 제어부를 나타내는 회로도이다.
도 9는 본 발명의 일 실시 예에 따른 어드레스 제어부의 동작을 설명하기 위한 파형도이다.
이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시 예들에 대해 상세히 설명하고자 한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시 예에 따른 제어회로를 나타내는 도면이다.
도 1을 참조하면, 제어회로(10)는 조각 제어회로(100), 리프레시 시간 제어부(200) 및 어드레스 제어부(300)를 포함할 수 있다. 실시 예에 따라, 제어회로(10)는 상술한 세 가지 구성요소 중에서 선택적으로 두 가지 구성요소만을 포함하여 구현될 수도 있다.
본 발명의 일 실시 예에 따른 제어회로(10)는 그에 연결된 메모리(도시하지 않음)와 함께 메모리 장치를 구성하는 경우, 메모리의 일부에 결함이 발생하면 결함이 발생한 메모리의 일부를 사용하지 않고 다른 남은 일부만을 사용하도록 설정할 수 있다. 실시 예에 따라, 제어회로(10)는 외부로부터 제공되는 신호에 기초하여 메모리의 일부만을 사용하도록 설정될 수 있다.
제어회로(10)는 리프레시 제어부(200) 및 어드레스 제어부(300)만으로 구현되거나, 조각 제어회로(100) 및 리프레시 시간 제어부(200)만으로 구현될 수도 있으며, 조각 제어회로(100) 및 어드레스 제어부(300)만으로 구현될 수도 있다.
제어회로(10)는 메모리의 특정 영역을 사용하도록 설정함으로써 메모리의 전체 용량을 사용하거나 일부 만을 사용하도록 할 수 있다. 제어회로(10)는 메모리를 포함하는 메모리 장치에 대하여 패키징(packaging)이 완료된 이후에 메모리의 일부에서 결함이 발생하더라도 전체 메모리를 모두 사용할 수 없는 문제점을 줄이고 결함이 발생하지 않은 다른 일부만을 활용하도록 함으로써 메모리를 구비하는 메모리 장치의 수율을 향상시킬 수 있다.
이와 같이 메모리의 사용 영역을 설정함에 따라서 메모리의 용량이 달라질 수 있다. 메모리의 용량에 따라서 그에 적합한 리프레시 단위, 리프레시 주기, 어드레싱 방법 등이 상이해질 수 있다. 본 발명의 일 실시 예에 따른 제어회로(10)는 메모리의 사용 영역을 설정함에 따라 그에 적합하게 리프레시 단위, 리프레시 주기, 어드레싱 방법 등을 제어할 수 있다.
제어회로(10)는, 사용 영역으로 설정된 메모리만을 포함하는 장치와 같이 동작하도록 리프레시 단위, 리프레시 주기, 어드레싱 방법 등을 제어할 수 있다. 예를 들어, 전체 메모리는 2Gb 용량이지만 1Gb 용량만큼의 메모리를 사용 영역으로 설정한 경우, 제어회로(10)는 외부에서 볼 때에 1Gb 용량의 메모리가 동작하는 것과 동일한 파라미터(parameter)에 기초하여 동작하도록 제어할 수 있다.
조각 제어회로(100)는 제1 논리 연산자(L1)와 조각 제어부(110)를 포함할 수 있다. 조각 제어회로(100)는 영역 설정신호(HCHIP_ON)에 기초하여 메모리의 전체 영역을 몇 조각으로 나누어 리프레시를 진행할 것인지를 결정할 수 있다.
예를 들어, 제어회로(10)는 메모리를 네 조각으로 나누어 순차적으로 네 번의 펄스를 발생시키는 동안 하나의 조각씩에 대하여 리프레시를 수행하도록 제어할 수 있다. 그런데 영역 설정신호(HCHIP_ON)에 기초하여 메모리 중의 일부만을 사용하도록 설정한 경우에는 메모리를 두 조각으로 나누어 두 번의 펄스를 발생시키는 동안에 하나의 조각씩에 대하여 리프레시를 수행하도록 할 수 있다.
만일 메모리 전체를 사용하는 경우에 네 조각으로 나누어 네 번의 펄스로 나누어 각 조각들에 대하여 리프레시를 수행하였다고 하더라도, 영역 설정신호(HCHIP_ON)에 기초하여 메모리의 절반을 사용하는 경우에는 두 조각으로 나누어 두 번의 펄스 동안에만 리프레시를 수행하는 것이 효율적일 수 있다.
따라서 본 발명의 일 실시 예에 따른 조각 제어회로(100)는 영역 설정신호(HCHIP_ON)와 조각 설정신호(Piled)에 기초하여 메모리에서 동시에 리프레시가 수행되는 메모리 조각 단위를 변경할 수 있다.
리프레시 시간 제어부(200)는 영역 설정신호(HCHIP_ON)에 기초하여 리프레시 설정신호(IRAS)의 지연시간을 변경함으로써 리셋신호(RE)의 생성시점을 변경시킬 수 있다.
리프레시 주기는 리프레시 설정신호(IRAS)가 활성화된 시점부터 리셋신호(RE)가 생성되는 시점까지에 상응할 수 있다. 본 발명의 일 실시 예에 따른 리프레시 시간 제어부(200)는 리프레시 설정신호(IRAS)에 따라 리셋신호(RE)가 생성되는 시점을 영역 설정신호(HCHIP_ON)에 기초하여 변경할 수 있다. 따라서 영역 설정신호(HCHIP_ON)에 기초하여 리프레시 주기가 상이해질 수 있다.
리프레시 시간 제어부(200)의 구체적인 구성 및 동작에 대해서는 도 6 및 도 7을 참조하여 구체적으로 설명하도록 한다.
어드레스 제어부(300)는 외부 어드레스(EADDR)를 수신하여 내부 어드레스(IADDR)로 제공한다. 본 발명의 일 실시 예에 따른 어드레스 제어부(300)는 영역 설정신호(HCHIP_ON)에 기초하여 외부 어드레스(EADDR)에 대하여 고정 어드레스 비트를 부가하여 내부 어드레스(IADDR)로 제공할 수 있다.
제어회로(10)와 연결된 메모리 전체를 사용하는 경우, 즉 영역 설정신호(HCHIP_ON)가 비활성화된 경우에는 외부 어드레스(EADDR)와 내부 어드레스(IADDR)가 동일할 수 있다.
그런데 영역 설정신호(HCHIP_ON)가 활성화된 경우에 메모리 중에서 일부만을 사용하도록 설정되며, 어드레스 제어부(300)는 외부 어드레스(EADDR)에 대하여 적어도 하나의 비트를 부가하여 내부 어드레스(IADDR)로 제공할 수 있다.
만일 전체 메모리가 구비하는 메모리 셀이 2n(n은 자연수) 개인 경우, 전체 메모리 중 하나의 메모리 셀의 위치를 식별하기 위하여 n 비트의 어드레스 비트가 필요하다. 그런데 메모리의 절반을 사용하는 경우에는 사용 중인 메모리에는 2n-1 개의 메모리 셀이 포함될 수 있고, 그 중에서 하나의 메모리 셀의 위치를 식별하기 위하여 n-1 비트의 어드레스 비트가 필요하다.
정리하면, 메모리의 사용 영역을 절반씩 줄이면, 그에 따라 요구되는 어드레스 비트가 하나씩 줄어든다.
이에 따라서 실제 메모리는 모두 n 비트의 내부 어드레스(IADDR)로 식별될 수 있으나, 제어회로(10)가 메모리를 절반만 사용하도록 설정한 경우에는 외부 어드레스(EADDR)로 n-1 비트의 어드레스 비트만을 제공될 수 있다. 외부에서는 제어회로(10)를 포함하는 메모리 장치가 2n-1 개의 메모리 셀만을 포함하는 것으로 인식하여 그에 따른 메모리 접근을 수행하기 때문이다.
따라서 본 발명의 일 실시 예에 따른 어드레스 제어부(300)는 영역 설정신호(HCHIP_ON)에 기초하여 절반의 메모리가 사용되는 것으로 설정된다면, 외부 어드레스(EADDR)에 대하여 하나의 비트를 고정된 값으로 하여 내부 어드레스(IADDR)로 제공한다. 예를 들어, 제어회로(10)를 포함하는 전자장치에 n개의 어드레스 수신 핀(pin)이 구비된 경우에 n-1개의 수신 핀에만 내부 어드레스(EADDR)가 제공되는 경우에는 하나의 수신 핀을 통하여 아무런 신호가 수신되지 않아 그 핀의 전압이 토글(toggle)될 수 있다. 따라서 제어회로(10)는 어드레스 제어부(300)를 통하여 외부 어드레스(EADDR)가 수신되지 않는 하나의 비트는 고정 값으로 생성하여 내부 어드레스(IADDR)로 제공할 수 있다. 사용하지 않는 하나의 비트는 영역 모드신호(HBMODE)에 기초하여 '1' 또는 '0'의 값을 가지도록 설정될 수 있다. 내부 어드레스(IADDR)는 외부 어드레스(EADDR)에 대하여 고정 비트를 합하여 형성된 값일 수 있다.
실시 예에 따라, 하나의 고정 값으로 생성되는 내부 어드레스(IADDR)의 특정한 비트는 메모리의 특성에 따라서 결정될 수 있다. 또한, 다른 실시 예에 있어서, 어드레스 제어부(300)가 외부 어드레스(EADDR)에 덧붙이는 고정 비트는 수신되는 외부 어드레스(EADDR)에 따라 결정될 수 있다.
실시 예에 따라, 어드레스 제어부(300)는 어드레스 제어신호(ACON)에 기초하여 외부 어드레스(EADDR)에 대하여 덧붙이는 고정 비트를 판단할 수 있다. 어드레스 제어신호(ACON)는 동작 제어부(400, 도 4 참조)를 통하여 제공될 수 있다.
살펴본 바와 같이 본 발명의 일 실시 예에 따른 제어회로(10)는 메모리의 어느 영역을 활용하는 지에 기초하여 동시에 리프레시 동작을 하는 메모리 조각, 리프레시 주기 및 어드레스를 제공하는 방식을 결정할 수 있다.
이하에서는 본 발명의 일 실시 예에 따른 제어회로가 메모리의 사용 영역을 설정하는 방식과 그에 따른 어드레스 제어 방법을 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 제어회로가 메모리의 사용 영역을 설정하는 방식을 개념적으로 설명하기 위한 도면들이다.
도 2a 내지 도 2c에서는 전체 메모리가 8개의 뱅크들(BK0 내지 BK7)로 구성되어 있는 것으로 도시하고 이에 기초하여 설명하였다. 다만, 메모리는 뱅크, 페이지, 매트(MAT) 등 다양한 방식으로 구분될 수 있으며 본 문서에서 예시적으로 설명하는 것에 한정되지는 않으며 다양한 구분 방식에 따라서 메모리의 사용 영역이 설정될 수 있다.
도 2a 내지 도 2c에서 실선으로 도시한 뱅크들은 사용하는 뱅크들을 나타내며 점선으로 도시한 뱅크들은 사용하지 않는 뱅크들을 나타낸다. 도 2a에서는 8개의 뱅크가 모두 사용되는 경우를 나타낸다. 도 2b 및 도 2c에서는 도 2a에서 나타낸 경우와 비교하여 메모리의 절반만을 사용하는 경우를 나타낸다.
도 2a 와, 도 2b 및 도 2c의 경우는 각각 영역 설정신호(HCHIP_ON) 및 영역 모드신호(HBMODE)에 기초하여 사용하고자 하는 메모리의 영역을 선택한 것으로서, 도 2a의 경우에는 메모리가 1Gb의 용량을 가지는 것으로 도 2b 및 도 2c의 경우에는 1Gb의 절반인 512Mb의 용량을 가지는 것으로 볼 수 있다.
예를 들어, 도 2a는 영역 설정신호(HCHIP_ON)가 논리 상태 '로우'에 상응하는 경우이고 도 2b 및 도 2c는 영역 설정신호(HCHIP_ON)가 논리 상태 '하이'에 상응하는 경우일 수 있다. 즉 영역 설정 신호(HCHIP_ON)가 논리 상태 '하이'에 상응하는 경우에는 메모리의 절반을 사용 영역으로 설정하는 것으로 이해할 수 있다. 예를 들어, 영역 설정신호(HCHIP_ON)는 하프 칩 설정신호에 상응할 수 있다.
그런데 도 2b 및 도 2c에서는 메모리 중에서 사용되는 뱅크들의 위치가 상이하다. 도 2b에서는 제1 내지 제4 뱅크(BK0, BK1, BK2, BK3)가 사용되며 도 2c에서는 제5 내지 제8 뱅크(BK4, BK5, BK6, BK7)가 사용된다.
실시 예에 따라, 제어 회로(10)는 영역 모드신호(HBMODE)에 기초하여 메모리에서 사용되는 뱅크의 위치를 결정할 수 있다. 예를 들어, 도 2b의 경우는 영역 모드신호(HBMODE)가 논리 상태 '로우'에 상응하는 경우에 해당할 수 있고, 도 2c의 경우는 영역 모드신호(HBMODE)가 논리 상태 '하이'에 상응하는 경우에 해당할 수 있다. 영역 모드신호(HBMODE)는 메모리에서 결함이 발생한 메모리 셀의 위치에 따라서 결정될 수 있다. 예를 들어, 메모리의 제5 뱅크(BK4)에서 결함이 발생한 경우에는 도 2b에 나타낸 바와 같이 제1 내지 제4 뱅크(BK0, ..., BK3)를 사용하도록 영역 모드신호(HBMODE)가 생성될 수 있으며, 메모리의 제3 뱅크(BK2)에 결함이 발생한 경우에는 도 2c에 나타낸 바와 같이 제5 내지 제8 뱅크(BK4, ..., BK7)를 사용하도록 영역 모드신호(HBMODE)가 생성될 수 있다.
영역 모드신호(HBMODE)는 도 4를 참조하여 설명할 동작 제어부(400)에서 생성될 수 있다.
도 2a 내지 도 2c에서 설명한 메모리의 사용 영역 설정에 있어서, 어드레스 제어부(300)는 뱅크 어드레스(BA)를 가공하여 메모리의 특정 영역에 접근할 수 있도록 제어할 수 있다.
예를 들어 도 2a 내지 도 2c에서 사용 영역을 설정하는 방식은 휘발성 메모리 셀을 포함하는 DDR2(Double Data Rate 2)에 적용될 수 있다.
DDR2 에 있어서, 8개의 뱅크를 식별하기 위해서는 3 비트의 뱅크 어드레스(BA0, BA1, BA2)가 필요할 수 있다. 도 2a에 도시한 바와 같이 전체 메모리를 사용하는 경우에는 3 비트의 뱅크 어드레스를 모두 사용하여야 한다.
도 2b 및 도 2c에 도시한 바와 같이 메모리 중에서 4개의 뱅크만을 사용하는 경우에는 2 비트의 뱅크 어드레스(BA0, BA1)만으로도 그 위치를 식별할 수 있다. 다만 도 2b에서 나타낸 제1 내지 제4 뱅크(BK0, ..., BK3)를 사용할 것인지, 그렇지 않으면 도 2c에서 나타낸 제5 내지 네8 뱅크(BK4, ..., BK7)를 사용할 것인지는 영역 모드신호(HBMODE)에 기초하여 결정될 수 있으며 그에 다라서 새로운 내부 어드레스(IADDR)가 생성될 수 있다.
아래의 표들은 JEDEC 표준에서 DDR2 SRAM의 어드레싱을 규정한 것으로, 표 1은 1Gb 메모리의 어드레싱을 규정한 것이고 표 2는 512Mb의 메모리의 어드레싱을 규정한 것이다.
Configuration 256Mb x 4 128Mb x 8 64Mb x 16
# of Banks 8 8 8
Bank Address BA0-BA2 BA0-BA2 BA0-BA2
Auto precharge A10/AP A10/AP A10/AP
Row Address A0-A13 A0-A13 A0-A12
Column Address A0-A9, A11 A0-A9 A0-A9
Page size 1KB 1KB 2KB
Configuration 128Mb x 4 64Mb x 8 32Mb x 16
# of Banks 4 4 4
Bank Address BA0, BA1 BA0, BA1 BA0, BA1
Auto precharge A10/AP A10/AP A10/AP
Row Address A0-A13 A0-A13 A0-A12
Column Address A0-A9, A11 A0-A9 A0-A9
Page size 1KB 1KB 2KB
표 1 및 표 2를 참조하면, 1Gb의 메모리에서 512Mb의 메모리로 줄어드는 경우에 변하는 값은 뱅크 어드레스 값과 그에 따라 사용하는 뱅크들의 수이다.
즉, 1Gb의 메모리는 8개의 뱅크를 식별하여야 하지만, 512Mb의 메모리의 경우에는 4개의 뱅크만을 식별하면 된다.
도 2a 내지 도 2c를 참조하여 설명한 바와 같이 메모리에 있어서 절반 만을 사용하도록 설정된 경우, 예를 들어 영역 설정신호(HCHIP_ON)가 논리 상태 '하이'에 상응하는 경우에는 2 비트의 뱅크 어드레스(BA0, BA1)를 사용한다.
따라서 제어회로(10)에는 2 비트의 뱅크 어드레스(BA0, BA1)가 외부 어드레스(EADDR)로 수신된다. 그러나 제어회로(10)가 구비하는 메모리에 대해서 3 비트의 뱅크 어드레스가 모두 수신되는 핀이 구비되기 때문에 제3 뱅크 어드레스(BA2)가 수신되는 핀이 토글될 수 있다. 따라서 어드레스 제어부(300)는 수신된 2 비트의 뱅크 어드레스(BA0, BA1)에 대하여 고정된 값을 갖는 한 비트의 뱅크 어드레스(BA2)를 더하여 내부 어드레스(IADDR)로 생성할 수 있다.
그런데 전체 뱅크 중에서 도 2b 및 도 2c를 참조하여 설명한 바와 같이 어느 위치의 뱅크를 사용하는 지는 영역 모드신호(HBMODE)에 기초하여 결정될 수 있다.
예를 들어, 2 비트의 뱅크 어드레스(BA0, BA1)가 수신되는 경우에는 4개 중에 어느 뱅크에 접근하는 지만을 결정할 수 있다. 그런데 실제로는 8개의 뱅크를 구비하고 있으므로, 이 중에서 제1 내지 제4 뱅크들(BK0, ..., BK3)의 네 개의 뱅크에 대하여 사용 영역을 설정할 것인지, 대안적으로 제5 내지 제8 뱅크들(BK4, ..., BK7)의 네 개의 뱅크에 대하여 사용 영역을 설정할 것인지에 따라서 외부 어드레스(EADDR)에 기초하여 접근되는 뱅크의 위치가 상이해질 수 있다.
도 2b와 같이 제1 내지 제4 뱅크들(BK0, ..., BK3)을 사용 영역으로 설정한 경우에는 영역 모드신호(HBMODE)가 논리 상태 '로우'에 상응할 수 있으며, 제5 내지 제8 뱅크(BK4, ..., BK7)를 사용 영역으로 설정한 경우에는 영역 모드신호(HBMODE)가 논리 상태 '하이'에 상응할 수 있다.
제어회로(10)에 포함된 어드레스 제어부(300)는 영역 모드신호(HBMODE)에 기초하여 외부 어드레스(EADDR)에 부가되는 고정된 값의 어드레스 비트의 값을 결정할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 제어회로가 메모리의 사용 영역을 설정하는 방식을 개념적으로 설명하기 위한 도면들이다. 예를 들어, 도 3a 내지 도 3c는 DDR3 에 있어서 메모리의 사용 영역을 설정하는 방식에 상응할 수 있다.
도 3a 내지 도 3c는 도 2a 내지 도 2c와 유사하게 전체 메모리 중에서 선택적으로 절반을 사용하도록 설정되나, 도 2a 내지 도 2c와 같이 뱅크 어드레스(BA)를 가공하여 특정한 뱅크의 사용 여부를 설정하는 것이 아니라 로우 어드레스(A)를 가공함으로써 8개의 뱅크들 각각을 절반으로 나누어 절반의 뱅크들 중에서 사용 영역으로 선택하는 방식에 의할 수 있다.
예를 들어, 도 3a 내지 도 3c에서 나타내는 메모리는 2Gb의 밀도를 가질 수 있다. 도 3a에서는 8 개의 뱅크(BK0, ..., BK7)를 모두 사용한다. 제어 회로(10)는 3 비트의 뱅크 어드레스(BA0, BA1, BA2)와 15 비트의 로우 어드레스(A0, ..., A14)에 기초하여 메모리 내에서 지정된 메모리에 접근할 수 있다.
도 3b 및 도 3c에서는 8개의 뱅크를 모두 사용하기는 하지만, 도 3b의 경우에는 로우 어드레스 중에서 제15 로우 어드레스 비트(A14)가 논리 상태 '로우'에 상응하는 절반의 뱅크만을 사용하고, 도 3c의 경우에는 제 15 로우 어드레스(A14) 비트가 논리 상태 '하이'에 상응하는 절반의 뱅크만을 사용한다. 이에 따라서 도 3b 및 도 3c에서 메모리의 사용 영역은 1Gb의 밀도를 가질 수 있다.
도 3a에서는 15 비트의 로우 어드레스(A0, ..., A14)를 모두 활용하여 메모리 중에서 접근하고자 하는 메모리 셀의 위치를 식별할 수 있다. 그런데 메모리 중의 특정한 위치에 불량이 발생하는 경우에는 불량이 발생한 위치는 사용하지 않도록 한다.
영역 설정신호(HCHIP_ON)가 활성화되고, 그에 따라 제어회로(10)의 외부에서는 메모리의 절반 만을 사용하는 것으로 인식하여 도 3a에서 메모리의 위치를 식별하는 로우 어드레스(A0, ..., A14) 중에서 하나의 비트를 제외한 값이 외부 어드레스(EADDR)로 제공될 수 있다.
한 비트의 로우 어드레스(예를 들어, A14)를 통하여 식별할 수 있는 영역이 제한되기 때문에 메모리의 절반을 사용하게 된다. 외부에서는 14 비트의 로우 어드레스 정보(A0, ..., A13)가 제공되며, 사용하지 않는 한 비트의 로우 어드레스에 대해서도 할당된 입력 핀(pin)이 있을 수 있으므로 입력 핀을 통하여 신호가 토글링되지 않도록 사용하지 않는 어드레스는 하나의 고정된 값을 가지도록 하여 내부 어드레스(IADDR)를 생성할 필요가 있다.
제어 회로(10)는 도 3b 및 도 3c에 나타낸 바와 같이 14 비트의 로우 어드레스(A0, ..., A13)만을 활용하여 메모리의 절반 만을 활용할 수 있다. 제어 회로(10)에 포함된 어드레스 제어부(300)는 메모리의 위치를 식별하기 위하여 마지막 제 15 로우 어드레스 비트(A14)가 하나의 고정 값을 가지도록 한다.
아래의 표들은 JEDEC 표준에서 DDR3 SRAM의 어드레싱을 규정한 것으로, 표 3은 2Gb 메모리의 어드레싱을 규정한 것이고 표 4는 1Gb 메모리의 어드레싱을 규정한 것이다.
Configuration 256Mb x 4 128Mb x 4 64Mb x 16
# of Banks 8 8 8
Bank Address BA0-BA2 BA0-BA2 BA0-BA2
Auto precharge A10/AP A10/AP A10/AP
BC switch on the fly A12/BC# A12/BC# A12/BC#
Row Address A0-A14 A0-A14 A0-A13
Column Address A0-A9, A11 A0-A9 A0-A9
Page size 1KB 1KB 2KB
표 3의 경우는 도 3a에서 설명한 바와 같이 메모리 전체를 사용하는 경우를 나타낸 것으로, 3 비트의 뱅크 어드레스(BA0, BA1, BA2)를 모두 사용하는 것을 확인할 수 있으며, 15 비트의 로우 어드레스(A0, ..., A14)를 사용하는 것을 확인할 수 있다. 다만, 64Mb x 16의 구성(Configuration)의 경우에는 2KB의 페이지 크기(Page size)를 가지므로 한 비트 적은 14 비트의 로우 어드레스(A0, ..., A13)를 사용할 수 있다.
그런데 2Gb 메모리 중 일부에 결함이 발생하는 경우, 그 결함 위치에 따라서 메모리의 절반 만을 사용하도록 하여 도 3b 및 도 3c에 나타낸 바와 같이 메모리 중에서 선택적으로 절반을 사용한다. 외부에서 바라 보았을 경우에 1Gb의 메모리를 사용하는 것과 동일할 수 있다.
Configuration 256Mb x 4 128Mb x 4 64Mb x 16
# of Banks 8 8 8
Bank Address BA0-BA2 BA0-BA2 BA0-BA2
Auto precharge A10/AP A10/AP A10/AP
BC switch on the fly A12/BC# A12/BC# A12/BC#
Row Address A0-A13 A0-A13 A0-A12
Column Address A0-A9, A11 A0-A9 A0-A9
Page size 1KB 1KB 2KB
표 4를 참조하면, 1Gb의 메모리를 사용하는 경우에도 2Gb의 메모리를 사용하는 것과 마찬가지로 3 비트의 뱅크 어드레스(BA0, BA1, BA2)를 사용한다. 반면에 로우 어드레스는 그 구성에 따라서 2Gb의 메모리를 사용하는 경우보다 각각 1 비트씩 줄어든 것을 확인할 수 있다. 구체적으로 256Mb x 4 또는 128Mb x 4의 구성의 경우에는 2Gb의 메모리의 경우에는 15 비트의 로우 어드레스(A0, ..., A14)를 사용하지만 1Gb의 메모리의 경우에는 14 비트의 로우 어드레스(A0, ..., A13)를 사용하고, 64Mb x 16 구성의 경우에는 2Gb의 메모리의 경우에는 14 비트의 로우 어드레스(A0, ..., A13)를 사용하지만 1Gb의 메모리의 경우에는 13 비트의 로우 어드레스(A0, ..., A12)를 사용한다.
따라서 도 3a 내지 도 3b를 참조하여 설명한 것과 마찬가지로 영역 설정신호(HCHIP_ON)에 기초하여 메모리의 절반을 사용하는 것으로 설정된 경우, 제어 회로(10)는 로우 어드레스의 마지막 어드레스 비트를 하나의 값으로 고정하도록 제어할 수 있다.
구체적으로 어드레스 제어기(300)는 영역 모드신호(HBMODE)에 기초하여 로우 어드레스의 마지막 어드레스 비트(예를 들어, A14)의 값을 결정하여 내부 어드레스(IADDR)로 제공할 수 있다.
그런데 도 2a 내지 도 2c를 참조하여 설명한 바에 따르면 어드레스 제어부(300)는 영역 모드신호(HBMODE)에 기초하여 뱅크 어드레스의 마지막 뱅크 어드레스를 고정된 값으로 생성하고 도 3a 내지 도 3c를 참조하여 설명한 바에 따르면 어드레스 제어부(300)는 영역 모드신호(HBMODE)에 기초하여 로우 어드레스의 마지막 로우 어드레스를 고정된 값으로 생성한다.
이와 같이 어드레스 제어부(300)를 구비하는 제어회로(10)는 그 포함된 메모리 장치가 DDR2 또는 DDR3 장치인지와 같이 메모리 장치의 동작 방식 혹은 메모리 장치의 종류에 따라 이미 설정된 방식에 따라 내부 어드레스(IADDR)를 생성할 수 있다.
대안적으로 어드레스 제어부(300)는 수신되는 외부 어드레스(EADDR)에 기초하여 외부 어드레스 중에서 수신되지 않는 정보를 검출하여 해당 비트를 고정 값으로 하여 내부 어드레스(IADDR)를 생성할 수 있다. 다른 실시 예에 있어서, 어드레스 제어부(300)는 어드레스 제어신호(ACON)에 기초하여 특정한 어드레스의 비트 값을 고정된 값으로 생성하여 내부 어드레스(IADDR)를 생성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제어회로를 포함하는 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(1)는 동작 제어부(400), 제어회로(10) 및 메모리(20)를 포함할 수 있다.
동작 제어부(400)는 제어회로(10)에 대하여 영역 설정신호(HCHIP_ON), 영역 모드신호(HBMODE) 및 어드레스 제어신호(ACON)를 제공할 수 있다. 상술한 바와 같이 동작 제어부(400)는 메모리(20)의 결함 발생 여부 및 결함 발생 위치에 기초하여 상기 신호들을 생성하여 제어회로(10)에 제공할 수 있다.
실시 예에 따라, 동작 제어부(400)는 테스트 모드신호(TM)에 기초하여 영역 설정신호(HCHIP_ON) 및 영역 모드신호(HBMODE)를 생성할 수 있다. 다른 실시 예에 있어서, 동작 제어부(400)는 퓨즈를 구비하여 외부에서 제공되는 신호에 따라서 퓨즈의 연결 상태가 끊겨 테스트 모드신호(TM) 및 영역 설정신호(HCHIP_ON)를 제어회로(10)에 제공할 수 있다.
동작 제어부(400)는 결함이 발생한 위치나 메모리 장치(1)의 전체 구동 방식에 따라서 어드레스 제어신호(ACON)를 생성함으로써 외부 어드레스(EADDR) 중에서 어느 비트 값에 대하여 고정된 비트로 생성하여 내부 어드레스(IADDR)를 생성할 지를 결정할 수 있다.
제어회로(10)는 도 1을 참조하여 설명한 것과 동일한 구성을 가지고 동일한 동작을 수행할 수 있다. 제어회로(10)는 동작 제어부(400)로부터 영역 설정신호(HCHIP_ON), 영역 모드신호(HBMODE) 및 어드레스 제어신호(ACON)를 수신하여 리프레시 단위, 리프레시 주기를 변경할 수 있으며 나아가 어드레싱 방식을 변경하여 메모리(20)에 접근할 수 있도록 한다.
메모리(20) SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등의 휘발성 메모리 셀, ROM(read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 불휘발성 메모리 셀을 포함할 수 있다.
메모리가 하나의 칩으로 구성되는 것이 아니라 복수의 칩으로 구성되는 경우에는 제어회로(10)를 통하여 사용 영역을 설정하는 경우에 각 칩들의 자체적인 특성 때문에 어드레스 제어 방식을 변경할 필요가 있을 수 있다.
도 5를 참조하여 상술한 바와 같이 메모리의 사용 영역을 설정한 경우의 어드레스 제어부의 동작 특징과 그에 따른 전자 장치의 입출력 구성을 설명한다.
도 5를 참조하면, 메모리 장치(1')는 제어회로(10)를 구비하는 동작 제어부(400') 및 메모리(20')를 포함할 수 있다.
동작 제어부(400')은 메모리 장치(1') 전체의 동작을 제어하기 위한 통합된 제어장치로 칩셋(chipset)에 상응할 수 있다. 메모리(20')는 제1 및 제2 메모리 유닛들(210, 220)을 포함할 수 있다. 제1 및 제2 메모리 유닛들(210, 220)은 복수의 메모리 셀들을 포함하는 다양한 조합의 메모리 셀 단위에 상응할 수 있다.
본 문서에서는 예시적으로 제1 및 제2 메모리 유닛들(210, 220)이 칩 단위이고 그 용량은 1Gb이며 DDR2 장치로 상술한 표 1 에 기재한 규격에 따른 어드레싱에 의하여 동작하는 것을 예시적으로 설명한다. 제1 메모리 유닛(210)은 DQ[0:7]의 8비트 입출력 동작을 하고, 제2 메모리 유닛(220)은 DQ[8:15]의 8비트 입출력 동작을 하는 바, 동작 제어부(400')과는 동시에 16비트의 데이터를 입출력한다.
일반적으로 동작 제어부(400')은 제1 및 제2 메모리 유닛들(210, 220)의 총 용량인 2Gb의 메모리(20')와 x16 동작을 한다. 즉 본 발명에서 제어회로(10)에 대하여 영역 설정신호(HCHIP_ON)가 비활성화되어 전체 메모리(20')를 모두 사용하는 경우에 동작 제어부(400')은 2Gb의 x16 동작을 통하여 메모리(20')와 상호 동작할 수 있다.
아래의 표 5는 JEDEC 표준에서 2Gb DDR2 SRAM의 어드레싱을 규정한 것이다.
Configuration 512Mb x 4 256Mb x 4 128Mb x 16
# of Banks 8 8 8
Bank Address BA0 - BA2 BA0 - BA2 BA0 - BA2
Auto precharge A10/AP A10/AP A10/AP
Row Address A0-A14 A0-A14 A0-A13
Column Address A0-A9, A11 A0-A9 A0-A9
Page size 1KB 1KB 2KB
동작 제어부(400')은 128Mb x 16의 규격으로 어드레싱을 하고, 제1 및 제2 메모리 유닛들(210, 220)은 표 1의 128Mb x 8 의 규격으로 어드레싱을 한다. 이들은 동일한 어드레싱 규격을 가진다. 따라서 제어회로(10)는 별도로 어드레싱을 달리하여 메모리(20')에 제공할 필요가 없다.
그런데 영역 설정신호(HCHIP_ON)가 활성화되어, 제1 및 제2 메모리 유닛들(210, 220)의 절반 만을 사용하는 것으로 설정되는 경우에는 제1 메모리 유닛(210)과 제2 메모리 유닛(220)은 512Mb x 8 의 어드레싱 동작을 수행한다.
표 2에서 64Mb x8 동작의 어드레싱 규격을 살펴보면 뱅크 어드레스는 BA0, BA1의 두 비트를 사용하고, A0-A13까지의 14 비트의 로우 어드레스를 사용하는 것을 확인할 수 있다.
제1 및 제2 메모리 유닛들(210, 220)이 이와 같이 어드레싱 동작을 수행하는 경우, 동작 제어부(400')은 메모리(20')가 1Gb의 x16 동작을 하는 것으로 인식하고 그에 기초하여 동작한다. 그런데 1Gb x16 동작을 수행하는 경우의 어드레싱 규격을 표 1에서 확인하면(64Mb x16), BA0, BA1, BA2의 세 비트의 뱅크 어드레스를 사용하고, A0, ..., A12의 13 비트의 로우 어드레스를 사용한다.
따라서 메모리(20')에서 사용하는 뱅크 어드레스 및 로우 어드레스와 동작 제어부(400')이 인식하는 메모리(20')의 동작 사이에 어드레스 매칭이 불가능할 수 있다. 도 2a 내지 도 3c를 참조하여 살펴본 바에 따르면 특정한 외부 어드레스(EADDR)의 특정한 비트가 결여되어 내부 어드레스(IADDR)를 고정된 값으로 제공하는 것과는 달리 동작 제어부(400')에서 세 비트의 뱅크 어드레스 및 13 비트의 로우 어드레스가 제공되는 반면에 메모리(20')에서는 2 비트의 뱅크 어드레스와 14 비트의 로우 어드레스가 사용되기 때문이다.
동작 제어부(400')에서 3 비트의 뱅크 어드레스를 제공하지만, 메모리(20')에서는 2 비트의 뱅크 어드레스만을 인식할 수 있는 경우라면 동작 제어부(400')에서 제공되는 어드레스에 따라서 메모리(20')가 정상적으로 동작할 수 없다. 따라서 동작 제어부(400')의 어드레싱은 메모리(20')에서 인식가능한 어드레싱을 넘어설 수 없다.
따라서 동작 제어부(400')은 x16 동작을 하면서 메모리(20')보다 작거나 같은 어드레싱을 하는 512Mb의 SDP로 동작할 수 있다. 아래의 표 6은 JEDEC 표준에서 SDP(Single Die Package)의 DDR2 SRAM의 어드레싱을 규정한 것이다.
Configuration 1Gb
(64Mb x 16)		 1Gb
(128Mb x 8)		 512Mb (64Mb x 8) 512Mb
(32Mb x 16)
# of Banks 8 8 4 4
Bank Address BA0 - BA2 BA0 - BA2 BA0, BA1 BA0, BA1
Auto precharge A10/AP A10/AP A10/AP A10/AP
Row Address A0-A12 A0-A13 A0-A13 A0-A12
Column Address A0-A9, A11 A0-A9 A0-A9 A0-A9
Page size 2KB 1KB 1KB 2KB
동작 제어부(400')은 어드레스 제어신호(ACON)를 생성하여 제어회로(10)에 제공함으로써 동작 제어부(400')이 512Mb의 SDP로서 x16 동작을 수행하도록 한다. 동작 제어부(400')은 2 비트의 뱅크 어드레스(BA0, BA1)를 사용하고 13 비트의 로우 어드레스(A0, ..., A12)를 사용하여 메모리(20')와 데이터를 송수신한다.
메모리(20')는 2 비트의 뱅크 어드레스와 14 비트의 로우 어드레스를 사용하기 때문에 동작 제어부(400')가 사용하는 13 비트의 로우 어드레스에 대하여 로우 어드레스의 마지막 비트를 하나의 고정된 값으로 생성하여 내부 어드레스(IADDR)로 사용하여야 한다. 도 4에서는 제어회로(10)가 동작 제어부(400')에 포함된 것으로 도시하고 이에 기초하여 설명하였으나, 제어회로(10)는 동작 제어부(400')과 물리적으로 구분되는 위치에 형성되거나, 메모리(20')의 내부에 위치할 수도 있다.
제어회로(10)에 포함된 제14 로우 어드레스 비트(A13)는 하프 뱅크(Half bank)의 왼쪽 또는 오른쪽을 선택하는 어드레스 정보에 해당할 수 있다. 따라서 제14 로우 어드레스 비트(A13)가 하나의 값으로 고정되어 내부 어드레스(IADDR)로 제공되면 제1 및 제2 메모리 유닛(210, 220)에 있어서 사용되는 것으로 설정된 뱅크 중에서 절반이 사용될 수 있다.
이와 같이 제어회로(10)는 메모리(20')의 동작 특성에 따라서 어드레싱 방법을 결정하고 이에 기초하여 어드레스 제어부(300)가 동작할 수 있다. 이는 제1 및 제2 메모리 유닛(210, 220)이 특정한 버스트 렝스(Burst length)를 가지고 동작하는 특성에 따른 것일 수 있다.
도 6은 본 발명의 일 실시 예에 따른 리프레시 시간 제어부를 나타내는 회로도이다.
도 6을 참조하면, 리프레시 시간 제어부(200)는, 영역 설정신호(HCHIP_ON)에 기초하여 리프레시 설정신호(IRAS)의 지연시간을 변경하여 지연된 리프레시 설정신호(D_IRAS)로 제공하고, 지연된 리프레시 설정신호(D_IRAS)와 리프레시 설정신호(IRAS)를 논리합 연산하여 리셋신호(RE)를 생성한다.
구체적으로, 리프레시 시간 제어부(200)는 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4) 및 논리 연산자들(I1, I2, L2)을 포함할 수 있다.
논리 연산자 중 하나인 제1 인버터(I1)는 리프레시 설정신호(IRAS)를 반전시켜, 제1 및 제2 트랜지스터(TR1, T2)의 게이트 단자들로 제공한다. 제1 및 제2 트랜지스터들(TR1, TR2)은 구동전압(VPERI)을 제공받는 제1 노드(ND1)와 접지전압(VSS) 사이에 직렬로 연결되어 지연된 리프레시 설정신호(D_IRAS)를 출력한다. 제1 및 제2 트랜지스터들(TR1, TR2)은 제1 노드(ND1)에 제공되는 전압의 크기에 따라 구동능력이 상이해지기 때문에 지연된 리프레시 설정신호(D_IRAS)의 지연 시간이 상이해질 수 있다.
제3 트랜지스터(TR3)는 전원신호(P)에 응답하여 구동전압(VPERI)을 제1 노드(ND1)에 제공할 수 있다. 실시 예에 따라 전원신호(P)는 전원이 켜지는 것과 동시에 논리 상태 '로우'로 천이될 수 있으므로, 전원이 인가된 경우에 제1 노드(ND1)에는 구동전압(VPERI)이 항상 제공될 수 있다.
제4 트랜지스터(TR4)는 영역 설정신호(HCHIP_ON)가 논리 연산자 중 하나인 제2 인버터(I2)에 의하여 반전된 신호에 응답하여 제1 노드(ND1)에 구동전압(VPERI)을 부가적으로 제공할 수 있다.
즉, 도 2b 및 도 2c, 도 3b 및 도 3c를 참조하여 설명한 바와 같이, 메모리의 절반만을 사용하는 것으로 영역 설정신호(HCHIP_ON)가 제공된 경우, 제1 노드(ND1)에는 구동전압(VPERI)이 부가적으로 제공될 수 있으며, 이에 따라서 지연된 리프레시 설정신호(D_IRAS)의 지연시간이 보다 짧아진다.
논리 연산자 중 하나인 제2 연산자(L2)는 지연된 리프레시 설정신호(D_IRAS)와 리프레시 설정신호(IRAS)에 대하여 논리합 연산을 수행하여 리셋신호(RE)를 생성한다.
도 7은 도 6을 참조하여 설명한 리프레시 시간 제어부의 동작을 설명하기 위한 파형도이다.
도 7에서 t1 시점에 리프레시 설정신호(IRAS)가 논리 상태 '로우'에서 논리 상태 '하이'로 천이되면, 그로부터 소정의 시간이 경과하여 지연된 리프레시 설정신호(D_IRAS)가 제공된다. 만일, 영역 설정신호(HCHIP_ON)가 논리 상태 '로우'에 상응하는 경우, 즉 메모리 전체를 사용하는 것으로 설정된 경우에 지연된 리프레시 설정신호(D_IRAS)는 t3 시점에서 천이될 수 있다.
그런데 영역 설정신호(HCHIP_ON)에 응답하여 제4 트랜지스터(TR4)가 턴 온됨에 따라, 제1 노드(ND1)에 구동전압(VPERI)이 부가적으로 제공되고, 이에 따라서 구동능력이 향상되어 지연된 리프레시 설정신호(D_IRAS)는 t2 시점에 천이된다.
이에 따라서 리셋신호(RE)가 생성되는 시점도 t3 시점에서 t2 시점으로 앞당겨진다. 리프레시 주기는 리프레시 설정신호(IRAS)가 천이된 시점에서부터 리셋신호(RE)가 생성된 시점까지에 상응할 수 있다.
영역 설정신호(HCHIP_ON)에 따라서 리프레시 주기의 종점이 t3 시점에서 t2 시점으로 줄어들 수 있다.
도 8은 본 발명의 일 실시 예에 따른 어드레스 제어부를 나타내는 회로도이다.
도 8은 다수의 비트로 구성된 내부 어드레스를 생성하는 회로 중에서 한 비트의 내부 어드레스를 생성하는 회로만을 도시하였다. 상술한 바와 같이 내부 어드레스 비트 중에서 어느 어드레스 비트를 고정된 값으로 생성하여 내부 어드레스(IADDR)를 생성하는 지는 어드레스 제어신호(ACON)에 기초하는 등으로 결정될 수 있다.
도 8을 참조하면 어드레스 제어부(300)는 어드레스 고정부(310), 고정전압 제공부(320), 래치 동작 제어부(330) 및 래치(340)를 포함할 수 있다.
어드레스 제어부(300)은 영역 모드신호(HBMODE)에 기초하여 외부 어드레스(EADDR)의 적어도 하나의 비트의 고정 값을 결정하여 내부 어드레스(IADDR)로 제공한다.
어드레스 고정부(310)는 영역 설정신호(HCHIP_ON) 및 영역 모드신호(HBMODE)에 기초하여 어드레스 고정신호(HIGHFIX, LOWFIX)를 생성한다. 어드레스 고정부(310)는 제3 인버터(I3), 제3 및 제4 연산자들(L3, L4)을 포함할 수 있다.
제3 연산자(L3)는 영역 모드신호(HBMODE) 및 영역 설정신호(HCHIP_ON)에 대하여 논리곱 연산을 수행하여 제1 어드레스 고정신호(HIGHFIX)를 제공한다. 제4 연산자(L4)는 영역 모드신호(HBMODE)가 제3 인버터(I3)를 통하여 반전된 신호 및 영역 설정신호(HCHIP_ON)에 대하여 논리곱 연산을 수행하여 제2 어드레스 고정신호(LOWFIX)를 생성한다.
어드레스 고정신호들(HIGHFIX, LOWFIX)는 고정전압 제공부(320)에 제공되어 특정한 논리 상태에 상응하는 고정 값에 상응하는 전압을 래치(340)로 제공하도록 한다.
실시 예에 따라, 어드레스 고정부(310)에 제공되는 영역 설정신호(HCHIP_ON)는 어드레스 제어신호(ACON)에 기초하여 비활성화될 수 있다. 도 8에서는 다수의 어드레스 비트들 중에서 하나의 어드레스 비트를 생성하는 회로를 도시하여 이에 기초하여 설명하고 있는데 상술한 바와 같이 본 발명에서는 특정한 비트를 고정된 값으로 생성하여 내부 어드레스(IADDR)로 제공할 수 있다. 이 중에서 고정된 값을 가지는 내부 어드레스(IADDR)의 정보는 어드레스 제어신호(ACON)에 기초하여 결정될 수 있고, 어드레스 제어신호(ACON)에 기초하여 외부 어드레스(EADDR)와 동일한 값이 내부 어드레스(IADDR)로 제공되는 비트에 있어서는 도 8에 도시한 어드레스 제어부(300)가 동작하지 않을 수 있다. 따라서 영역 설정신호(HCHIP_ON)가 활성화된 경우라고 하더라도 어드레스 제어신호(ACON)에 따라서 특정 어드레스 비트에 대하여 영역 설정신호(HCHIP_ON)가 비활성화되어 외부 어드레스(EADDR)가 그대로 내부 어드레스(IADDR)로 제공될 수 있다.
고정전압 제공부(320)는 제1 어드레스 고정신호(HIGHFIX)에 응답하여 래치(340, 정확하게는 제4 노드(ND4))에 대하여 접지전압(VSS)을 제공하는 제5 트랜지스터(TR5) 및 제2 어드레스 고정신호(LOWFIX)에 응답하여 래치(340, 정확하게는 제4 노드(ND4))에 대하여 구동전압(VPERI)을 제공하는 제6 트랜지스터(TR6)를 포함할 수 있다.
래치(340)는 제3 노드(ND3)에 제공되는 신호와 제4 인버터(I4)를 통하여 반전됨으로써 제2 노드(ND2)에 제공되는 반전된 내부 클럭신호들이 각각 제6 인버터(I6)와 제5 인버터(I5)에 제공됨으로써 내부 클럭신호에 동기하여 외부 어드레스(EADDR)를 내부 어드레스(IADDR)로 제공할 수 있다.
다만, 외부 어드레스(EADDR)는 입력단자와 출력단자가 서로 교차하여 연결된 제6 인버터(I6)와 제7 인버터(I7)의 사이인, 제4 노드(ND4)에 대하여 어드레스 고정신호(HIGHFIX, LOWFIX)에 기초하여 고정된 전압 값이 제공될 수 있다. 따라서 외부 어드레스(EADDR)와 관계없이 내부 어드레스(IADDR)는 어드레스 고정신호(HIGHFIX, LOWFIX)에 따른 고정된 값을 가질 수 있다.
실시 예에 따라, 어드레스 제어부(300)는 영역 설정신호(HCHIP_ON)와 외부 클럭신호(CLK)를 논리연산하여 내부 클럭신호로 제공하는 래치 동작 제어부(330)를 더 포함할 수 있다. 래치 동작 제어부(330)는 부정 논리합 연산을 수행하는 제5 연산자(L5)를 포함할 수 있다. 래치 동작 제어부(330)는 외부 클럭신호(CLK)를 반전시켜 내부 클럭신호로 제공하거나 영역 설정신호(HCHIP_ON)에 따라 외부 클럭신호(CLK)와 관계없이 하나의 고정된 값을 갖는 내부 클럭신호를 제공할 수 있다.
따라서 본 발명의 일 실시 예에 따른 어드레스 제어부(300)는 영역 설정신호(HCHIP_ON)에 기초하여 메모리 전체를 사용하는 경우에는 외부 클럭신호(CLK)에 동기하여 외부 어드레스(EADDR)를 내부 어드레스(IADDR)로 그대로 제공할 수 있으나, 영역 설정신호(HCHIP_ON)가 메모리 중 절반을 사용하는 것으로 설정되면, 어드레스를 구성하는 비트 중에서 적어도 하나의 비트를 고정된 값으로 결정하여 내부 어드레스로 제공한다.
내부 어드레스(IADDR)로 제공되는 고정된 값은 도 2b 및 도 2c, 도 3b 및 도 3c를 참조하여 설명한 바와 같이 영역 모드신호(HBMODE)에 따라 상이해질 수 있다.
도 9는 본 발명의 일 실시 예에 따른 어드레스 제어부의 동작을 설명하기 위한 파형도이다.
도 9를 참조하면, 제1 구간(710)에서는 영역 설정신호(HCHIP_ON)가 논리 상태 '로우'에 상응하며, 메모리 전체를 사용하는 경우일 수 있다.
제1 구간에서는 어드레스 고정부(310)의 제1 어드레스 고정신호(HIGHFIX)는 논리 상태 '로우'에 상응하여 고정전압 제공부(320)의 제5 트랜지스터(T5)가 턴 오프되고, 제2 어드레스 고정신호(LOWFIX)가 논리 상태 '하이'에 상응하여 고전전압 제공부(320)의 제6 트랜지스터(TR6)가 턴 오프된다. 따라서 래치(340)의 제4 노드(ND4)에는 구동전압(VPERI) 또는 접지전압(VSS)이 제공되지 않는다.
또한, 래치 동작 제어부(330)에서도 외부 클럭신호(CLK)가 그대로 내부 클럭신호로서 제2 노드(ND2) 및 제3 노드(ND3)로 제공될 수 있다. 따라서 패드(350)를 통하여 제공되는 외부 어드레스(EADDR)가 그대로 내부 어드레스(IADDR)로 제공된다.
제2 구간(720)에서는 영역 설정신호(HCHIP_ON)가 논리 상태 '하이'로 천이하였으며, 영역 모드신호(HBMODE)가 논리 상태 '하이'에 상응한다. 영역 설정신호(HCHIP_ON)가 논리 상태 '하이'로 천이함에 따라 래치 동작 제어부(330)에서는 외부 클럭신호(CLK)와 관계없이 논리 상태 '로우'에 상응하는 출력이 제공된다.
또한, 어드레스 고정부(310)에서는 영역 설정신호(HCHIP_ON)와 영역 모드신호(HBMODE)에 기초하여 논리 상태 '하이'에 상응하는 제1 어드레스 고정신호(HIGHFIX) 및 제2 어드레스 고정신호(LOWFIX)를 제공한다.
제1 어드레스 고정신호(HIGHFIX)에 기초하여 제5 트랜지스터(TR5)는 턴 온되어 제4 노드(ND4)에 대하여 접지전압(VSS)을 제공하고, 제 2 어드레스 고정신호(LOWFIX)에 기초하여 제6 트랜지스터(TR6)는 턴 오프된다.
따라서 외부 어드레스(EADDR)와 관계없이 내부 어드레스(IADDR)는 제4 노드(ND4)에 제공된 접지전압(VSS)이 반전된 제6 노드(ND6)의 값이 출력된다.
제3 구간(730)에서는 영역 설정신호(HCHIP_ON)가 논리 상태 '하이'에 상응하는 바, 제2 구간(720)과 마찬가지로 래치 동작 제어부(330)에서는 외부 클럭신호(CLK)와 관계없이 논리 상태 '로우'에 상응하는 출력이 제공된다.
제2 구간(720)과 반대로, 제3 구간(730)에서는 영역 모드신호(HBMODE)가 논리 상태 '로우'에 상응하는 바, 어드레스 고정부(310)에서는 영역 설정신호(HCHIP_ON)와 영역 모드신호(HBMODE)에 기초하여 논리 상태 '로우'에 상응하는 제1 어드레스 고정신호(HIGHFIX) 및 제2 어드레스 고정신호(LOWFIX)를 제공한다.
제1 어드레스 고정신호(HIGHFIX)에 응답하여 제5 트랜지스터(TR5)는 턴 오프되고, 제2 어드레스 고정신호(LOWFIX)에 응답하여 제6 트랜지스터(TR6)는 턴 온된다. 이에 따라서 래치(340)의 제4 노드(ND4)에는 제6 트랜지스터(TR6)를 통하여 제공된 구동전압(VPERI)에 상응하는 값이 제공되고, 결과적으로 논리 상태 '하이'에 상응하는 전압 값이 제6 노드(ND6)를 통하여 내부 어드레스(IADDR)로 제공된다.
본 발명의 일 실시 예에 따른 제어회로 및 이를 포함하는 메모리 장치는 영역 설정신호에 기초하여 메모리의 전체 또는 일부를 사용하도록 설정하고, 그러한 설정에 적합하게 동작 특성을 제어한다. 예를 들어, 본 발명의 일 실시 예에 따른 제어회로 및 이를 포함하는 메모리 장치는 메모리의 사용 영역을 설정하는 것에 기초하여 리프레시의 단위 조각, 리프레시 주기, 및 어드레싱 방법 중 적어도 하나의 특성을 조정할 수 있다.
본 발명의 일 실시 예에 따른 제어회로 및 제어회로를 포함하는 메모리 장치는 메모리 장치의 동작 특성에 따라서 상이한 방식으로 어드레싱을 수행할 수 있다.
다양한 실시 예들에 따른 회로 또는 시스템은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 추가적인 다른 구성요소를 더 포함할 수 있다. 그리고 본 문서에 개시된 실시 예는 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며 본 발명의 범위를 한정하는 것은 아니다. 따라서 본 문서의 범위는 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다.
1, 1' : 메모리 장치
10 : 제어회로
100 : 조각제어부
200 : 리프레시 시간 제어부
300 : 어드레스 제어부
400 : 동작 제어부

Claims (20)

  1. 메모리의 사용 영역을 설정하는 영역 설정신호에 기초하여 리프레시(refresh) 시간을 제어하는 리프레시 시간 제어부; 및
    상기 영역 설정신호 및 영역 모드신호에 기초하여 외부 어드레스 및 고정 어드레스 비트를 부가하여 내부 어드레스로 제공하는 어드레스 제어부를 포함하고,
    상기 리프레시 시간 제어부는,
    상기 영역 설정신호에 기초하여 리프레시 설정신호의 지연시간을 변경하여 지연된 리프레시 설정신호로 제공하는 지연부; 및
    상기 지연된 리프레시 설정신호 및 상기 리프레시 설정신호에 기초하여 리셋신호를 생성하는 연산기를 포함하는 것을 특징으로 하는 제어회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 영역 설정신호는 하프 칩(half chip) 설정신호에 상응하는 것을 특징으로 하는 제어회로.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 지연부는,
    구동전압과 접지전압 사이에 직렬로 연결되어 상기 리프레시 설정신호에 응답하여 구동되는 상보(complementary) 트랜지스터들;
    상기 구동전압이 제공되는 노드와 연결되어 상기 영역 설정신호에 응답하여 상기 구동전압을 부가적으로 제공하여 구동 능력을 향상시키는 설정 트랜지스터를 포함하는 것을 특징으로 하는 제어회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 어드레스 제어부는,
    상기 영역 모드신호에 기초하여 상기 고정 어드레스 비트 값을 결정하여 상기 내부 어드레스로 제공하는 것을 특징으로 하는 제어회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 영역 모드신호는 하프 칩 모드신호인 것을 특징으로 하는 제어회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 어드레스 제어부는,
    상기 영역 설정신호 및 상기 영역 모드신호에 기초하여 어드레스 고정신호를 생성하는 어드레스 고정부;
    상기 어드레스 고정신호에 기초하여 고정 값에 상응하는 전압을 래치로 제공하는 고정전압 제공부; 및
    내부 클럭신호에 동기하여 상기 외부 어드레스를 상기 내부 어드레스로 제공하는 상기 래치를 포함하는 것을 특징으로 하는 제어회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 영역 설정신호와 외부 클럭신호를 논리연산하여 상기 내부 어드레스로 제공하는 래치 동작 제어부를 더 포함하는 것을 특징으로 하는 제어회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 영역 설정신호 및 조각 설정신호에 기초하여 상기 메모리에서 동시에 리프레시가 수행되는 메모리 조각 단위를 변경하는 조각 제어부를 더 포함하는 것을 특징으로 하는 제어회로.
  10. 복수 개의 뱅크들을 구비하는 메모리의 전체 또는 일부의 사용을 설정하는 하프 칩 설정신호에 기초하여 리프레시 시간을 설정하는 리프레시 시간 제어부; 및
    상기 하프 칩 설정신호 및 조각 설정신호에 기초하여 상기 복수 개의 뱅크들 중에서 동시에 리프레시되는 뱅크의 조합을 변경하는 조각 제어부를 포함하는 제어회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 하프 칩 설정신호 및 하프 칩 모드신호에 기초하여 외부 어드레스에 적어도 하나의 고정 어드레스 비트를 부가하여 내부 어드레스로 제공하는 어드레스 제어부를 더 포함하는 것을 특징으로 하는 제어회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 고정 어드레스 비트는 뱅크 어드레스 및 로우 어드레스 중 적어도 하나를 포함하는 것을 특징으로 하는 제어회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 어드레스 제어부는
    상기 메모리가 DDR3 방식으로 동작하는 경우에는 로우 어드레스 중 적어도 하나의 비트를 부가하여 상기 내부 어드레스로 생성하는 것을 특징으로 하는 제어회로.
  14. 영역 설정신호에 기초하여 사용영역이 설정되는 복수 개의 칩들(chips)로 구현되는 메모리;
    상기 사용영역의 설정에 따라서 결정된 복수 개의 칩들의 동작 특성에 기초하여 입출력 조합 방식을 결정하고, 상기 입출력 조합 방식에 따른 어드레스 제어신호를 생성하는 동작 제어부; 및
    상기 어드레스 제어신호에 기초하여 외부 어드레스에 대하여 하나의 고정 어드레스 비트를 부가하여 상기 메모리에 대하여 내부 어드레스로 제공하는 제어회로를 포함하고,
    상기 제어회로는 상기 영역 설정신호에 기초하여 리프레시 시간 및 동시에 리프레시 되는 상기 메모리의 크기를 제어하며,
    상기 제어회로는
    상기 메모리의 상기 사용 영역을 설정하는 상기 영역 설정신호에 기초하여 상기 리프레시 시간을 제어하는 리프레시 시간 제어부; 및
    상기 영역 설정신호 및 영역 모드신호에 기초하여 상기 외부 어드레스 및 상기 고정 어드레스 비트를 부가하여 상기 내부 어드레스로 제공하는 어드레스 제어부를 포함하고,
    상기 리프레시 시간 제어부는,
    상기 영역 설정신호에 기초하여 리프레시 설정신호의 지연시간을 변경하여 지연된 리프레시 설정신호로 제공하는 지연부; 및
    상기 지연된 리프레시 설정신호 및 상기 리프레시 설정신호에 기초하여 리셋신호를 생성하는 연산기를 포함하는 것을 특징으로 하는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서,
    상기 동작 특성은 상기 칩들의 버스트 렝스(burst length), 뱅크 어드레스 및 로우 어드레스 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 삭제
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서,
    상기 각 칩들은 동일한 버스트 렝스를 가지며 상기 영역 설정신호에 기초하여 동일하게 사용영역이 설정되는 것을 특징으로 하는 메모리 장치.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서,
    상기 동작 제어부는, 상기 메모리의 결함 위치에 기초하여 상기 고정된 비트의 값을 결정하는 영역 모드신호를 생성하여 상기 제어회로로 제공하는 것을 특징으로 하는 메모리 장치.
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