KR100379338B1 - 반도체 메모리장치의 뱅크선택장치 - Google Patents

반도체 메모리장치의 뱅크선택장치 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 뱅크선택장치에 관한 것으로, 내부에 각각 포함된 복수개의 퓨즈의 절단여부에 따라, 고정된 논리값을 상위 뱅크블럭 및 하위 뱅크블럭에 인가하고, 해당 뱅크어드레스와 해당 뱅크어드레스 바로 아래의 뱅크어드레스 중에서 하나를 선택적으로 상위 뱅크블럭 및 하위 뱅크블럭에 인가하도록, 각각의 뱅크어드레스에 대응되는 복수개의 뱅크어드레스 제어부를 포함한다. 본 발명은 뱅크어드레스의 최고위 비트뿐만아나라 모든 비트들을 개별적으로 조절할 수 있도록 함으로써, 불량뱅크들이 상/하위 뱅크블럭 모두에 포함되어 있더라도 정상뱅크들이 선택될 수 있도록 하여 하프 칩을 구현하여, 반도체 메모리장치의 수율을 높일 수 있다.

Description

반도체 메모리장치의 뱅크선택장치{APPARATUS FOR SELECTING BANK IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 복수개의 뱅크(bank)들을 포함하는 반도체 메모리장치에 관한 것으로, 상하로 나누어져 있는 복수개의 뱅크들 중에서 일부 고장난 뱅크들이 있더라도 메모리용량이 1/2인 제품(이하, 하프 칩(half-칩)이라 칭함)을 얻을 수 있도록 하는 반도체 메모리장치의 뱅크선택장치에 관한 것이다.
도 1은 종래의 반도체 메모리장치의 뱅크선택장치를 보인 것으로서, 32뱅크로 128M의 다이렉트 램버스 디램(Direct Rambus DRAM)의 일부 구성을 보인 것이다.
도 1을 참조하면, 제1 내지 제16뱅크로 이루어진 하위뱅크블럭(10)과 제17내지 제32뱅크로 이루어진 상위뱅크블럭(20) 사이에 뱅크선택장치(30)가 연결되어 있다. 상기 뱅크선택장치(30)는 32개의 뱅크들을 선택하기 위한 뱅크어드레스(BKADDR0~BKADDR4)를 입력받는데, 이들 입력 중에서 최상위 뱅크어드레스(BKADDR4)의 논리값이 '0'이면 하위뱅크블럭(10)을 선택하고, 상기 최상위 뱅크어드레스(BKADDR4)의 논리값이 '1'이면 상위뱅크블럭(20)을 선택한다.
상기 뱅크선택장치(30)는 퓨즈(F1),(F2)와, 인버터(I1),(I2)와, 노아게이트(NR)와, 서로 직렬연결된 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)와, 상기 하위뱅크블럭(10)과 상기 상위뱅크블럭(20) 사이에 서로 직렬연결된 NMOS트랜지스터(N2),(N3)와, 서로 서로 직렬연결된 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)로 구성된다. 상기 퓨즈(F1)는 상기 인버터(I1)에 연결되고, 상기 퓨즈(F2)는 상기인버터(I3)에 연결된다. 상기 인버터(I2),(I3)의 출력은 상기 PMOS트랜지스터(P1) 및 상기 NMOS트랜지스터(N1)의 게이트에 각각 인가되고, 상기 인버터(I1),(I4)의 출력은 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)에 각각 인가된다. 상기 노아게이트(NR)의 출력은 상기 NMOS트랜지스터(N2),(N3)의 게이트에 공통 입력된다.
이와 같이 구성되는 종래의 반도체 메모리장치의 뱅크선택장치의 동작을 설명하면 다음과 같다.
먼저, 하위뱅크블럭(10) 및 상위뱅크블럭(20)에 배열된 32뱅크 모두 정상이면, 퓨즈(F1),(F2)는 절단되지 않은 상태이다. 이때, PMOS트랜지스터(P1),(P3) 및 NMOS트랜지스터(N1),(N4)는 모두 턴오프되고, 노아게이트(NR)는 하이레벨의 신호를 출력하므로 NMOS트랜지스터(N2),(N3)는 턴온된다. 따라서, 뱅크어드레스(BKADDR0~BKADDR4)가 모두 하위뱅크블럭(10) 및 상위뱅크블럭(20)에 인가되어 이 뱅크어드레스(BKADDR0~BKADDR4)가 선택된다.
만약, 상위뱅크블럭(20)의 뱅크에 불량이 발생되어 퓨즈(F1)만이 절단되면, 노아게이트(NR)는 로우레벨의 신호를 출력하여 NMOS트랜지스터(N2),(N3)를 턴오프시킨다. 그러므로, 뱅크어드레스(BKADDR4)가 하위뱅크블럭(10) 및 상위뱅크블럭(20)에 인가되지 않게 된다. 이때, PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)의 게이트에는 하이레벨의 신호가 인가되어 상위뱅크블럭(20)에는 논리값'0'이 고정되어 인가되고, PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)의 게이트에는 로우레벨의 신호가 인가되어 하위뱅크블럭(10)에는 논리값'1'이 고정되어 인가된다. 따라서, 전술한 바와 같이, 하위뱅크블럭(10)만이 사용될 수 있게 된다.
한편, 하위뱅크블럭(10)의 뱅크에 불량이 발생되어 퓨즈(F2)만이 절단되면, 전술한 바와 유사한 동작에 따라, 상위뱅크블럭(20)에는 논리값'1'이 고정되어 인가되고, 하위뱅크블럭(10)에는 논리값'0'이 고정되어 인가되어, 상위뱅크블럭(20)만이 사용될 수 있게 된다.
상기와 같이, 하위뱅크블럭(10) 또는 상위뱅크블럭(20)에 불량뱅크가 포함되어 있으면, 32뱅크 중에서 16뱅크만이 사용되어, 결과적으로 128M 제품의 하프 칩인 64M 제품이 만들어진다. 여기서, 32뱅크를 갖는 144M 제품인 경우, 16뱅크를 갖는 72M의 하프 칩이 생산된다.
그러나, 상기와 같은 종래의 기술에 있어서, 불량 뱅크들이 상/하위 뱅크블럭 중에서 어느 한 블록에만 포함되어 있어야만, 하프 칩이 구현될 수 있었다. 즉, 불량 뱅크가 상/하위 뱅크블럭 모두에 포함되어 있는 메모리 칩은 구제될 수 없기 때문에, 32뱅크를 갖는 메모리 칩의 경우 정상동작을 하는 뱅크 수가 16개 이상이더라도 16뱅크의 하프 칩이 구현될 수 없었다. 그러므로, 반도체 메모리 소자의 수율을 보다 높일 수 있고, 이에 따라 생산단가를 낮출 수 있는 새로운 기술이 필요하게 되었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 하프 칩을 구현하여, 반도체 메모리 소자의 수율을 보다 높이고 생산단가를 낮출 수 있는 반도체 메모리장치의 뱅크선택장치를 제공함에 있다.
본 발명의 다른 목적은 불량뱅크들이 상/하위 뱅크블럭 모두에 포함되어 있더라도 하프 칩을 구현할 수 있는 반도체 메모리장치의 뱅크선택장치를 제공함에 있다.
본 발명의 또다른 목적은 뱅크어드레스의 최고위 비트(MSB : Most Significant Bit)를 포함한 모든 비트들을 조절하여 정상뱅크들이 선택되도록 하여 하프 칩을 구현할 수 있는 반도체 메모리장치의 뱅크선택장치를 제공함에 있다.
도 1은 종래의 반도체 메모리장치의 뱅크선택장치의 구성을 보인 회로도이다.
도 2는 본 발명에 따른 반도체 메모리장치의 뱅크선택장치의 개략적인 구성을 보인 블럭도이다.
도 3은 도 2의 본 발명에 따른 반도체 메모리장치의 뱅크선택장치의 상세한 구성을 보인 회로도이다.
도 4는 도 3에 도시된 퓨즈의 절단 예를 보인 표이다.
도 5는 도 4의 표에 따라 선택되는 뱅크를 보인 표이다.
** 도면의 주요부분에 대한 부호의 설명 **
10,40: 하위 뱅크블럭 20,50: 상위 뱅크블럭
30: 뱅크선택장치 61~65: 퓨즈
66: 논리회로 67~71: 멀티플랙서
80~84: 뱅크어드레스 제어부
상기 목적을 달성하기 위하여, 본 발명은 복수개의 뱅크어드레스에 의하여 선택되는 복수개의 뱅크를 각각 포함하는 상위 뱅크블럭과 하위 뱅크블럭으로 이루어진 반도체 메모리장치에 있어서, 상기 상위 뱅크블럭과 하위 뱅크블럭에 포함된 불량뱅크의 위치에 따라 선택적으로 절단되는 복수개의 퓨즈; 상기 퓨즈의 절단에 따른 제어신호를 발생하는 논리회로; 및 상기 논리회로로부터의 제어신호에 따라, 정상적인 뱅크가 선택되도록, 고정된 레벨의 논리값과 해당 뱅크어드레스와 쉬프트된 뱅크어드레스가 조합된 뱅크어드레스를 상위 뱅크블럭 및 하위 뱅크블럭에 공급하는 복수개의 멀티플랙서로 구성됨을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여, 본 발명은 복수개의 뱅크어드레스에 의하여 선택되는 복수개의 뱅크를 각각 포함하는 상위 뱅크블럭과 하위 뱅크블럭으로 이루어진 반도체 메모리장치에 있어서, 내부에 각각 포함된 복수개의 퓨즈의 절단여부에 따라, 고정된 논리값을 상기 상위 뱅크블럭 및 하위 뱅크블럭에 인가하고, 해당 뱅크어드레스와 상기 해당 뱅크어드레스 바로 아래의 뱅크어드레스 중에서 하나를 선택적으로 상기 상위 뱅크블럭 및 상기 하위 뱅크블럭에 인가하도록, 각각의 뱅크어드레스에 대응되는 복수개의 뱅크어드레스 제어부로 구성됨을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리장치의 뱅크선택장치는 불량뱅크의 위치에 따라 선택적으로 절단되는 복수개의 퓨즈(61~65)와, 상기 퓨즈(61~65)의 절단에 따른 제어신호를 발생하는 논리회로(66)와, 상기 논리회로(66)로부터의 제어신호에 따라, 고정된 레벨의 논리값 또는 해당 뱅크어드레스(BKADDR0~BKADDR4) 또는 쉬프트된(shifted) 뱅크어드레스를 상위 뱅크블럭(50) 및 하위 뱅크블럭(40)에 공급하는 멀티플랙서(67~71)로 구성된다.
이와 같이 구성되는 본 발명에 따른 반도체 메모리장치의 뱅크선택장치에 있어서, 불량뱅크가 상위 뱅크블럭(50) 또는 하위 뱅크블럭(40)에만 포함되어 있을 경우, 최고위 뱅크어드레스(BKADDR4)의 공급이 차단되도록 퓨즈(61~65) 중에서 멀티플랙서(71)에 대응하는 퓨즈만이 절단되어, 16뱅크의 하프 칩이 구현된다. 또한, 뱅크어드레스(BKADDR0~BKADDR4) 중에서 특정 뱅크어드레스 비트I에 해당하는 퓨즈가 절단되면, 해당 뱅크어드레스 비트I의 공급이 차단되고, 뱅크어드레스 비트I 내지 뱅크어드레스 비트(MSB-1)는 뱅크어드레스 비트(I+1) 내지 뱅크어드레스 비트MSB로 쉬프트(shift)되어 이 쉬프트된 뱅크어드레스 비트에 각각 해당하는 멀티플랙서(67~71)들을 통하여 상위 및 하위 뱅크블럭(50),(40)에 공급되도록, 논리회로(66)는 제어신호를 멀티플랙서(67~71)에 공급한다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리장치의 뱅크선택장치는, 내부에 각각 포함된 퓨즈(FA~FN)의 절단여부에 따라, 고정된 논리값을 상위 뱅크블럭(50) 및 하위 뱅크블럭(40)에 인가하고, 해당 뱅크어드레스(BKADDR0~BKADDR4)와 상기 해당 뱅크어드레스 바로 아래의 뱅크어드레스 중에서 하나를 선택적으로 상기 상위 뱅크블럭(50) 및 하위 뱅크블럭(40)에 인가하도록, 각각의 뱅크어드레스(BKADDR0~BKADDR4)에 대응되는 복수개의 뱅크어드레스 제어부(80~84)로 구성된다.
상기 상위 뱅크블럭(50) 및 상기 하위 뱅크블럭(40)은 상기 뱅크어드레스(BKADDR0~BKADDR4)에 의하여 선택되는 복수개의 뱅크를 각각 포함한다.
여기서, 상기 뱅크어드레스(BKADDR0~BKADDR4) 중에서 최하위 뱅크어드레스(BKADDR0)에 해당하는 뱅크어드레스 제어부(80)는 하나의 뱅크어드레스(BKADDR0)만을 입력받는다.
상기 뱅크어드레스 제어부(80)는 뱅크어드레스(BKADDR0)가 상기 상위 뱅크블럭(50) 및 상기 하위 뱅크블럭(40)에 인가되는 것을 스위칭하는 NMOS트랜지스터(801)와, 일측이 각각 접지된 퓨즈(FE),(FF)와, 상기 퓨즈(FE)의 타측과 연결된 인버터(802)와, 상기 퓨즈(FF)의 타측과 순차적으로 연결된 인버터(803),(804)를 포함한다. 또한, 상기 뱅크어드레스 제어부(80)는 상기 인버터(802),(803)의 출력을 입력받는 낸드게이트(805)와, 상기 낸드게이트(805)의 출력을 반전시켜 상기 NMOS트랜지스터(801)의 게이트에 인가하는 인버터(806)와, 상기 인버터(802)의 출력에 의하여 구동되는 풀업(pull-up)용의 PMOS트랜지스터(807)와, 상기 인버터(804)의 출력에 의하여 구동되고, 상기 PMOS트랜지스터(807)와 직렬연결된 풀다운(pull-down)용의 NMOS트랜지스터(808)를 포함한다. 여기서, 상기 뱅크어드레스(BKADDR0)의 전달패스(path)는 상기 PMOS트랜지스터(807) 및 상기 NMOS트랜지스터(808) 사이의 공통노드를 거쳐 상기 상위 뱅크블럭(50) 및 상기 하위 뱅크블럭(40)의 어드레스 라인에 연결된다.
상기 뱅크어드레스 제어부(81)는 뱅크어드레스(BKADDR0),(BKADDR1)가 상기 상위 뱅크블럭(50) 및 상기 하위 뱅크블럭(40)에 인가되는 것을 각각 스위칭하는 NMOS트랜지스터(811),(812)와, 일측이 각각 접지된 퓨즈(FA),(FG),(FH)와, 상기 퓨즈(FG)의 타측과 연결된 인버터(816)와, 상기 퓨즈(FH)의 타측과 순차적으로 연결된 인버터(813),(814)를 포함한다. 또한, 상기 뱅크어드레스 제어부(81)는 상기 인버터(813),(816)의 출력을 입력받는 낸드게이트(815)와, 상기 퓨즈(FA)의 타측과 순차적으로 연결된 인버터(817),(818)와, 상기 인버터(817) 및 상기 낸드게이트(815)의 출력을 노아연산하여 상기 NMOS트랜지스터(811)의 게이트에 인가하는 노아게이트(819)와, 상기 인버터(818) 및 상기 낸드게이트(815)의 출력을 노아연산하여 상기 NMOS트랜지스터(812)의 게이트에 인가하는 노아게이트(820)를 포함한다. 또한, 상기 뱅크어드레스 제어부(81)는 상기 인버터(816)의 출력에 의하여 구동되는 풀업용의 PMOS트랜지스터(821)와, 상기 인버터(814)의 출력에 의하여 구동되고, 상기 PMOS트랜지스터(821)와 직렬연결된 풀다운용의 NMOS트랜지스터(822)를 포함한다. 여기서, 상기 뱅크어드레스(BKADDR0),(BKADDR1)의 전달패스는 상기PMOS트랜지스터(821) 및 상기 NMOS트랜지스터(822) 사이의 공통노드를 거쳐 상기 상위 뱅크블럭(50) 및 상기 하위 뱅크블럭(40)의 어드레스 라인에 연결된다.
상기 뱅크어드레스 제어부(82),(83),(84)는 퓨즈(FB,FI,FJ)와 퓨즈(FC,FK,FL) 그리고 퓨즈(FD,FM,FN)를 각각 포함하고, 뱅크어드레스 (BKADDR1,BKADDR2),(BKADDR2,BKADDR3),(BKADDR3,BKADDR4)를 각각 입력받도록, 상기 뱅크어드레스 제어부(81)와 동일하게 구성된다
상기와 같이 구성되는 본 발명에 따른 반도체 메모리장치의 뱅크선택장치의 동작을 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
32뱅크의 메모리 칩이 적어도 16뱅크 이상의 정상적인 뱅크를 포함하고 있을 경우, 도 4의 표에 도시된 바와 같이 도 3에 도시된 퓨즈(FA~FN)를 절단하여 16뱅크의 하프 칩을 구현하게 된다. 그 결과, 도 5에 도시된 바와 같은 방식으로 32개의 뱅크중에서 16개의 정상적인 뱅크가 선택되게 된다.
예를 들어, 도 3의 뱅크어드레스 제어부(84)에 포함된 퓨즈(FN)를 절단하면, 뱅크어드레스(BKADDR4)가 상위 및 하위 뱅크블럭(50),(40)에 인가되지 않고, 논리값'0'이 상위 및 하위 뱅크블럭(50),(40)에 고정적으로 공급된다. 그러므로, 도 4 및 도 5에 도시된 바와 같이, 뱅크0 내지 뱅크15만이 선택된다.
또한, 퓨즈(FB),(FC),(FD),(FH)를 절단하는 "Case7"의 경우를 일예로써 설명하면 다음과 같다.
먼저, 뱅크어드레스 제어부(80)의 NMOS트랜지스터(801)는 턴온되고, PMOS트랜지스터(807) 및 NMOS트랜지스터(808)는 턴오프되어, 뱅크어드레스(BKADDR0)가 정상적으로 상위 및 하위 뱅크블럭(50),(40)에 인가된다.
뱅크어드레스 제어부(81)에 있어서, 퓨즈(FH)가 절단된 상태이므로 NMOS트랜지스터(822)는 턴온된다. 그리고, PMOS트랜지스터(821)는 턴오프되고, 낸드게이트(815)는 하이레벨의 신호를 출력하며, 노아게이트(819),(820)는 NMOS트랜지스터(811),(812)를 각각 턴오프시킨다. 따라서, 뱅크어드레스(BKADDR0),(BKADDR1)가 상위 및 하위 뱅크블럭(50),(40)에 공급되지 않고, 논리값'0'이 상위 및 하위 뱅크블럭(50),(40)에 고정적으로 공급된다.
이때, 뱅크어드레스 제어부(82)에 있어서는, 퓨즈(FB)가 절단된 상태이므로 뱅크어드레스(BKADDR1)의 공급을 스위칭하는 NMOS트랜지스터는 턴온되고, 뱅크어드레스(BKADDR2)의 공급을 스위칭하는 NMOS트랜지스터는 턴오프된다. 따라서, 뱅크어드레스(BKADDR2) 대신에 뱅크어드레스(BKADDR1)가 뱅크어드레스 제어부(82)를 통하여 상위 및 하위 뱅크블럭(50),(40)에 공급된다.
전술한 뱅크어드레스 제어부(82)의 동작과 동일한 방식으로, 뱅크어드레스 제어부(83),(84)를 통하여 뱅크어드레스(BKADDR2),(BKADDR3)가 각각 상위 및 하위 뱅크블럭(50),(40)에 공급된다.
그러므로, 풀업 PMOS트랜지스터 또는 풀다운 NMOS트랜지스터와 연결된 퓨즈(FH)가 절단되는 "Case7"의 경우, 뱅크어드레스(BKADDR1)에 해당하는 뱅크어드레스 제어부(81)는 뱅크어드레스(BKADDR1)를 차단하여 고정된 레벨의 논리값'0'을 상위 및 하위 뱅크블럭(50),(40)에 공급한다. 이때, 뱅크어드레스 제어부(82),(83),(84)는 해당 뱅크어드레스(BKADDR2),(BKADDR3),(BKADDR4) 대신에뱅크어드레스(BKADDR1),(BKADDR2),(BKADDR3)를 선택하여 상위 및 하위 뱅크블럭(50),(40)에 각각 공급한다. 그리고, 뱅크어드레스(BKADDR1)보다 하위의 뱅크어드레스(BKADDR0)에 해당하는 뱅크어드레스 제어부(80)는 해당 뱅크어드레스(BKADDR0)를 상위 및 하위 뱅크블럭(50),(40)에 정상적으로 공급하게 된다. 따라서, 도 5에 도시된 바와 같이, 뱅크0, 1, 4, 5, 9 ..., 28, 29가 선택된다.
결과적으로, 특정 뱅크어드레스 비트I에 해당하는 뱅크어드레스 제어부에 포함된 풀업 PMOS트랜지스터 또는 풀다운 NMOS트랜지스터에 연결된 퓨즈가 절단되면, 해당 뱅크어드레스 비트I의 공급이 차단되고, 뱅크어드레스 비트I 내지 뱅크어드레스 비트(MSB-1)는 뱅크어드레스 비트(I+1) 내지 뱅크어드레스 비트MSB로 쉬프트(shift)되어 이 쉬프트된 뱅크어드레스 비트에 각각 해당하는 뱅크어드레스 제어부들을 통하여 상위 및 하위 뱅크블럭에 공급된다.
상기와 같이, 본 발명은 멀티뱅크의 반도체 메모리장치에 있어서 일부 뱅크가 고장이더라도 간단한 부가회로와 퓨즈를 이용하여 하프 칩을 구현함으로써, 반도체 메모리 소자의 수율을 보다 높이고 생산단가를 낮출 수 있다.
또한, 본 발명은 뱅크어드레스의 최고위 비트뿐만아나라 모든 비트들을 개별적으로 조절할 수 있도록 함으로써, 불량뱅크들이 상/하위 뱅크블럭 모두에 포함되어 있더라도 정상뱅크들이 선택될 수 있도록 하여 하프 칩을 구현할 수 있다.

Claims (10)

  1. 복수개의 뱅크어드레스에 의하여 선택되는 복수개의 뱅크를 각각 포함하는 상위 뱅크블럭과 하위 뱅크블럭으로 이루어진 반도체 메모리장치에 있어서,
    상기 상위 뱅크블럭과 하위 뱅크블럭에 포함된 불량뱅크의 위치에 따라 선택적으로 절단되는 복수개의 퓨즈;
    상기 퓨즈의 절단에 따른 제어신호를 발생하는 논리회로; 및
    상기 논리회로로부터의 제어신호에 따라, 정상적인 뱅크가 선택되도록, 고정된 레벨의 논리값과 해당 뱅크어드레스와 쉬프트된 뱅크어드레스가 조합된 뱅크어드레스를 상위 뱅크블럭 및 하위 뱅크블럭에 공급하는 복수개의 멀티플랙서로 구성되는 반도체 메모리장치의 뱅크선택장치.
  2. 제1항에 있어서, 상기 논리회로는
    상기 불량뱅크가 상위 뱅크블럭 또는 하위 뱅크블럭에만 포함되어 있을 경우, 상기 퓨즈들 중에서 최고위 뱅크어드레스에 대응하는 퓨즈만이 절단됨에 따른 제어신호를 상기 멀티플랙서들에 각각 인가함으로써, 최고위 뱅크어드레스의 공급이 차단되도록 하는 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
  3. 제1항에 있어서, 상기 논리회로는
    상기 뱅크어드레스들 중에서 특정 뱅크어드레스 비트(I)에 해당하는 퓨즈가절단되면, 해당 뱅크어드레스 비트(I)의 공급이 차단되고, 뱅크어드레스 비트(I) 내지 뱅크어드레스 비트(MSB-1)는 뱅크어드레스 비트(I+1) 내지 뱅크어드레스 비트(MSB)로 쉬프트되어 이 쉬프트된 뱅크어드레스 비트에 각각 해당하는 상기 멀티플랙서들을 통하여 상기 상위 및 하위 뱅크블럭에 공급되도록, 제어신호를 상기 멀티플랙서에 각각 인가하는 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
  4. 복수개의 뱅크어드레스에 의하여 선택되는 복수개의 뱅크를 각각 포함하는 상위 뱅크블럭과 하위 뱅크블럭으로 이루어진 반도체 메모리장치에 있어서,
    내부에 각각 포함된 복수개의 퓨즈의 절단여부에 따라, 고정된 논리값을 상기 상위 뱅크블럭 및 하위 뱅크블럭에 인가하고, 해당 뱅크어드레스와 상기 해당 뱅크어드레스 바로 아래의 뱅크어드레스 중에서 하나를 선택적으로 상기 상위 뱅크블럭 및 상기 하위 뱅크블럭에 인가하도록, 각각의 뱅크어드레스에 대응되는 복수개의 뱅크어드레스 제어부로 구성되는 반도체 메모리장치의 뱅크선택장치.
  5. 제4항에 있어서, 상기 뱅크어드레스들 중에서 특정 뱅크어드레스 비트(I)에 해당하는 뱅크어드레스 제어부에 포함된 풀업 PMOS트랜지스터 또는 풀다운 NMOS트랜지스터에 연결된 퓨즈가 절단된 경우,
    해당 뱅크어드레스 비트(I)의 공급이 차단되고, 상기 뱅크어드레스 비트(I) 내지 뱅크어드레스 비트(MSB-1)는 뱅크어드레스 비트(I+1) 내지 뱅크어드레스비트MSB로 쉬프트되어 이 쉬프트된 뱅크어드레스 비트에 각각 해당하는 뱅크어드레스 제어부들을 통하여 상기 상위 및 하위 뱅크블럭에 공급되는 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
  6. 제5항에 있어서, 상기 뱅크어드레스 비트(I)보다 하위의 뱅크어드레스는 해당 뱅크어드레스 제어부들을 통하여 상기 상위 및 하위 뱅크블럭에 공급되는 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
  7. 제4항에 있어서, 상기 뱅크어드레스 제어부는
    쉬프트된 하위의 뱅크어드레스를 상기 상위 및 하위 뱅크블럭에 인가되는 것을 스위칭하는 제1NMOS트랜지스터;
    해당 뱅크어드레스가 상기 상위 및 하위 뱅크블럭에 인가되는 것을 스위칭하는 제2NMOS트랜지스터;
    일측이 각각 접지된 제1 내지 제3퓨즈;
    상기 제2퓨즈의 타측과 연결된 제1인버터;
    상기 제3퓨즈의 타측과 순차적으로 연결된 제2 및 제3인버터;
    상기 제1 및 제2인버터의 출력을 입력받는 낸드게이트;
    상기 제1퓨즈의 타측과 순차적으로 연결된 제4 및 제5인버터;
    상기 제4인버터 및 상기 낸드게이트의 출력을 노아연산하여 상기 제1NMOS트랜지스터의 게이트에 인가하는 제1노아게이트;
    상기 제5인버터 및 상기 낸드게이트의 출력을 노아연산하여 상기 제2NMOS트랜지스터의 게이트에 인가하는 제2노아게이트;
    상기 제1인버터의 출력에 의하여 구동되는 풀업용의 PMOS트랜지스터; 및
    상기 제3인버터의 출력에 의하여 구동되고, 상기 PMOS트랜지스터에 직렬연결된 풀다운용의 NMOS트랜지스터로 구성되는 반도체 메모리장치의 뱅크선택장치.
  8. 제6항에 있어서, 상기 쉬프트된 하위의 뱅크어드레스 및 해당 뱅크어드레스의 전달패스는 상기 PMOS트랜지스터 및 상기 NMOS트랜지스터 사이의 공통노드를 거쳐 상기 상위 및 하위 뱅크블럭의 어드레스라인에 연결된 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
  9. 제4항에 있어서, 상기 뱅크어드레스들 중에서 최하위의 뱅크어드레스에 해당하는 뱅크어드레스 제어부는
    상기 최하위의 뱅크어드레스가 상기 상위 뱅크블럭 및 상기 하위 뱅크블럭에 인가되는 것을 스위칭하는 NMOS트랜지스터;
    일측이 각각 접지된 제1 및 제2퓨즈;
    상기 제1퓨즈의 타측과 연결된 제1인버터;
    상기 제2퓨즈의 타측과 순차적으로 연결된 제2 및 제3인버터;
    상기 제2 및 제3인버터의 출력을 입력받는 낸드게이트;
    상기 낸드게이트의 출력을 반전시켜 상기 NMOS트랜지스터의 게이트에 인가하는 제4인버터;
    상기 제1인버터의 출력에 의하여 구동되는 풀업용의 PMOS트랜지스터; 및
    상기 제3인버터의 출력에 의하여 구동되고, 상기 PMOS트랜지스터에 직렬연결된 풀다운용의 NMOS트랜지스터로 구성되는 반도체 메모리장치의 뱅크선택장치.
  10. 제8항에 있어서, 상기 최하위 뱅크어드레스의 전달패스는 상기 PMOS트랜지스터 및 상기 NMOS트랜지스터 사이의 공통노드를 거쳐 상기 상위 뱅크블럭 및 상기 하위 뱅크블럭의 어드레스 라인에 연결된 것을 특징으로 하는 반도체 메모리장치의 뱅크선택장치.
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