KR100480567B1

KR100480567B1 - 반도체메모리장치

Info

Publication number: KR100480567B1
Application number: KR1019970055314A
Authority: KR
Inventors: 이윤상
Original assignee: 삼성전자주식회사
Priority date: 1997-10-27
Filing date: 1997-10-27
Publication date: 2005-09-30
Also published as: KR19990033879A

Abstract

본 발명은 하나의 리던던시 퓨즈 박스가 다수의 메모리 뱅크들을 제어하는 반도체 메모리 장치를 개시한다. 이는 리던던시 메모리 셀들과 일반 메모리 셀들을 구비하는 2개 이상의 메모리 뱅크들, 외부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀들과 상기 일반 메모리 셀들 중 어느 하나를 지정하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼, 상기 내부 어드레스 신호를 입력으로하여 상기 내부 어드레스 신호를 디코딩한 디코딩 신호를 출력하는 리던던시 퓨즈 박스, 상기 리던던시 퓨즈 박스와 상기 각 메모리 뱅크 사이에 연결되고 상기 리던던시 퓨즈 박스에서 출력된 디코딩 신호, 상기 메모리 뱅크를 선택하기 위한 메모리 뱅크 선택 신호, 및 한 메모리 뱅크의 리던던시 메모리 셀을 활성화하기 위한 리던던시 신호에 응답하여 상기 리던던시 메모리 셀을 활성화시키는 2개 이상의 리던던시 메모리 셀 제어 드라이버들을 구비한다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 메모리 셀 제어 회로에 관한 것이다.

반도체 메모리 장치는 많은 수의 메모리 셀들을 구비하여 데이터를 저장하는데 상기 메모리 셀들 중 한 개라도 결함이 있으면 반도체 메모리 장치로서 제 구실을 하지 못하므로 불량품으로 처리된다. 이것은 엄청난 메모리 집적 회로 제조비의 낭비를 가져오므로 이러한 제조비의 낭비를 절감하기 위해 반도체 메모리 장치는 리던던시 메모리 셀들을 구비하여 하나 이상의 일반 메모리 셀들에 결함이 발견될 경우 상기 결함이 있는 일반 메모리 셀들을 상기 리던던시 메모리 셀들로 대체한다.

상기 리던던시 메모리 셀들을 제어하는 회로가 리던던시 메모리 셀 제어 회로이다.

도 1은 종래의 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도이다.

상기 도 1을 참조하면, 리던던시 메모리 셀 제어 회로(10)는 어드레스 버퍼(1)로부터 내부 어드레스(Ai)를 입력으로하여 제 1 및 제 2 메모리 뱅크(4,7) 중 상기 내부 어드레스(Ai)에 해당하는 메모리 뱅크에 데이터를 입력하거나 출력하는 것으로서, 제 1 및 제 2 리던던시 퓨즈 박스들(2,5), 제 1 및 제 2 리던던시 메모리 셀 제어 드라이버들(3,6)로 이루어진다.

상기 제 1 리던던시 퓨즈 박스(2)는 상기 어드레스 버퍼(1)의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호(Ai)를 입력한 후 디코딩(decoding)한다.

상기 제 1 리던던시 메모리 셀 제어 드라이버(3)는 상기 제 1 리던던시 퓨즈 박스(2)의 출력단에 입력단이 연결되고 상기 제 1 리던던시 퓨즈 박스(2)에서 디코딩된 신호를 입력으로하여 상기 제 1 메모리 뱅크(4)에 형성된 리던던시 메모리 셀 어레이(8)의 리던던시 메모리 셀을 활성화시킨다.

상기 제 2 리던던시 퓨즈 박스(5)는 상기 어드레스 버퍼(1)의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호(Ai)를 입력한 후 디코딩한다.

상기 제 2 리던던시 메모리 셀 제어 드라이버(6)는 상기 제 2 리던던시 퓨즈 박스(5)의 출력단에 입력단이 연결되고 상기 상기 제 2 리던던시 퓨즈 박스(5)에서 디코디이된 신호를 입력으로하여 상기 제 2 메모리 뱅크(7)에 형성된 제 2 리던던시 메모리 셀 어레이(9)의 리던던시 메모리 셀을 활성화시킨다.

즉, 상기 제 1 및 제 2 메모리 뱅크(4,7)에는 다수개의 리던던시 메모리 셀들이 배열된 제 1 및 제 2 리던던시 메모리 셀 어레이(8,9)가 형성되어 있고, 상기 제 1 리던던시 메모리 셀 어레이(8)의 리던던시 메모리 셀들 중 활성화되는 메모리 셀은 상기 제 1 리던던시 퓨즈 박스(2)에 의해 지정되고 상기 제 2 리던던시 메모리 셀 어레이(9)의 리던던시 메모리 셀들 중 활성화되는 메모리 셀은 상기 제 2 리던던시 퓨즈 박스(5)에 의해 지정된다.

상술한 바와 같이 종래의 리던던시 메모리 셀 제어 회로는 하나의 리던던시 퓨즈 박스가 하나의 메모리 뱅크와 연결되는데 상기 리던던시 메모리 셀 제어 회로 특히 상기 리던던시 퓨즈 박스가 반도체 메모리 장치에서 차지하는 면적이 커서 반도체 메모리 장치의 제조비가 많이 소요된다.

따라서 본 발명은 상기 리던던시 퓨즈 박스 하나가 다수의 메모리 뱅크와 연결되도록 함으로서 반도체 메모리 장치의 크기를 감소시키기 위한 것이다.

본 발명이 이루고자하는 기술적 과제는, 반도체 메모리 장치의 크기를 감소시키는 반도체 메모리 장치를 제공하는데 있다.

상기 기술적 과제를 이루기 위하여 본 발명은 리던던시 메모리 셀들과 일반 메모리 셀들을 구비하는 2개 이상의 메모리 뱅크들, 외부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀들과 상기 일반 메모리 셀들 중 어느 하나를 지정하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼, 상기 내부 어드레스 신호를 입력으로하여 상기 내부 어드레스 신호를 디코딩한 디코딩 신호를 출력하는 리던던시 퓨즈 박스, 상기 리던던시 퓨즈 박스와 상기 각 메모리 뱅크 사이에 연결되고 상기 리던던시 퓨즈 박스에서 출력된 디코딩 신호, 상기 메모리 뱅크를 선택하기 위한 메모리 뱅크 선택 신호, 및 한 메모리 뱅크의 리던던시 메모리 셀을 활성화하기 위한 리던던시 신호에 응답하여 상기 리던던시 메모리 셀을 활성화시키는 2개 이상의 리던던시 메모리 셀 제어 드라이버들을 구비하는 것을 특징으로하는 반도체 메모리 장치를 제공한다.

바람직하게는, 상기 리던던시 퓨즈 박스는 상기 내부 어드레스 신호가 입력 전극에 인가되고 제 1 제어 신호가 앤모스 트랜지스터의 게이트에 인가되며 제 2 제어 신호가 피모스 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들, 상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들, 상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들을 구비하고 상기 노드들에 각각의 드레인이 연결되고 게이트는 상기 제 2 제어 신호에 연결되며 소오스는 접지된 다수개의 앤모스 트랜지스터들, 및 상기 다수개의 노드들에 나타나는 전압이 모두 논리 하이일 경우에만 논리 로우의 디코딩 신호를 출력하는 논리부를 구비하고 상기 논리부는 상기 다수개의 노드들에 나타난 전압들을 입력으로하는 낸드 게이트, 및 상기 낸드 게이트에서 출력된 신호를 반전하는 인버터로 이루어진다.

또한, 상기 리던던시 메모리 셀 제어 드라이버는 상기 디코딩 신호, 상기 뱅크 선택 신호, 및 상기 리던던시 신호가 모두 논리 하이일 때만 논리 하이를 출력하는 것으로 상기 디코딩 신호, 상기 뱅크 선택 신호, 및 상기 리던던시 신호를 입력으로하는 낸드 게이트, 및 상기 낸드 게이트에서 출력되는 신호를 반전하는 인버터로 이루어지는 것이 바람직하다.

또 바람직하게는, 상기 반도체 메모리 장치는 논리 하이의 정상 신호를 반전시키는 인버터, 게이트로는 상기 제 1 인버터에서 출력된 신호가 입력되고 드레인으로는 전원 전압(Vcc)이 공급되는 피모스 트랜지스터, 게이트로는 상기 제 1 인버터에서 출력된 신호가 입력되고 소오스로는 접지 전압(GND)이 연결된 제 1 앤모스 트랜지스터, 상기 피모스 트랜지스터의 소오스와 상기 제 1 앤모스 트랜지스터의 드레인 사이에 연결된 퓨즈, 상기 제 1 앤모스 트랜지스터의 드레인에 나타난 전압을 차례로 반전시키는 제 2 및 제 3 인버터, 및 게이트로는 상기 제 2 인버터에서 출력된 신호가 인가되고 드레인은 상기 제 2 인버터의 입력단에 연결되고 소오스는 접지 전압(GND)에 연결된 제 2 앤모스 트랜지스터를 포함하는 리던던시 신호 발생 회로를 구비하여, 상기 리던던시 신호는 상기 제 3 인버터로부터 출력된다. 이때 상기 퓨즈가 연결(ON)/절단(OFF)됨에따라 상기 리던던시 신호는 논리 하이/로우되된다.

따라서 본 발명에 의하면, 하나의 리던던시 퓨즈 박스가 다수의 메모리 뱅크들을 제어할 수 있으므로 반도체 메모리 장치의 크기가 감소되는 잇점이 있다.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도이다.

상기 도 2를 참조하면, 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로(29)는 어드레스 버퍼(21)로부터 내부 어드레스(Ai)를 입력으로하여 제 1 및 제 2 메모리 뱅크(24,26) 중 상기 내부 어드레스(Ai)에 해당하는 메모리 뱅크에 데이터를 입력하거나 출력하는 것으로, 리던던시 퓨즈 박스(22), 제 1 및 제 2 리던던시 메모리 셀 제어 드라이버들(23,25)로 이루어진다.

상기 리던던시 퓨즈 박스(22)는 상기 어드레스 버퍼(21)의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호(Ai)를 입력으로하여 디코딩(decoding)된 디코딩 신호(fuseout)를 출력한다.

상기 제 1 리던던시 메모리 셀 제어 드라이버(23)는 상기 리던던시 퓨즈 박스(22)의 출력단에 입력단이 연결되어 상기 리던던시 퓨즈 박스(22)에서 출력된 디코딩 신호(fuseout), 상기 제 1 메모리 뱅크(24)를 선택하기 위한 제 1 메모리 뱅크 선택 신호(Bsel1), 및 상기 제 1 메모리 뱅크(24)의 리던던시 메모리 셀을 지정하는 제 1 리던던시 신호(R1)를 입력으로하여 상기 제 1 메모리 뱅크(24)에 형성된 제 1 리던던시 메모리 셀 어레이(27)의 리던던시 메모리 셀을 활성화시키는 신호를 출력한다.

상기 제 2 리던던시 메모리 셀 제어 드라이버(25)는 상기 리던던시 퓨즈 박스(22)의 출력단에 입력단이 연결되어 상기 리던던시 퓨즈 박스(22)에서 출력된 디코딩 신호(fuseout), 상기 제 2 메모리 뱅크(26)를 선택하기 위한 제 2 메모리 뱅크 선택 신호(Bsel2), 및 상기 제 2 메모리 뱅크(26)의 리던던시 메모리 셀을 지정하는 제 2 리던던시 신호(R2)를 입력으로하여 상기 제 2 메모리 뱅크(26)에 형성된 제 2 리던던시 메모리 셀 어레이(28)의 리던던시 메모리 셀을 활성화시키는 신호를 출력한다.

즉, 상기 제 1 및 제 2 메모리 뱅크(24,26)에는 다수개의 리던던시 메모리 셀들이 배열된 제 1 및 제 2 리던던시 메모리 셀 어레이(27,28)가 형성되어 있고, 상기 제 1 및 제 2 리던던시 메모리 셀 어레이(27,28) 중 상기 리던던시 퓨즈 박스(22)에 의해 지정된 메모리 셀만 활성화된다,

본 발명에서는 메모리 뱅크가 2개, 즉 제 1 및 제 2 메모리 뱅크(24,26)로 구성된 경우를 설명하였는데 상기 메모리 뱅크가 3개 이상으로 증가하더라도 상기 리던던시 퓨즈 박스(22) 하나만으로 3개 이상의 메모리 뱅크들을 제어할 수가 있어 반도체 메모리 장치의 크기는 감소된다.

도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스(22)의 회로도이다.

상기 도 3을 참조하면, 상기 리던던시 퓨즈 박스(22)는 제 1 내지 제 8 전송 게이트들(31∼38), 제 1 내지 제 8 퓨즈들(41∼48), 제 1 내지 제 4 앤모스 트랜지스터들(51∼54) 및 논리부(61)로 이루어진다.

상기 제 1 내지 제 8 전송 게이트들(31∼38)의 입력 전극들에는 입력 버퍼(도 2의 21)에서 출력된 내부 어드레스(Ai), 예컨대 0번 어드레스 비트 및 이의 상보 어드레스 어드레스 비트(A0,

) 내지 3번 어드레스 비트 및 이의 상보 어드레스 비트(A3,

)가 차례로 인가되고, 상기 제 1 내지 제 8 전송 게이트들(31∼38)의 앤모스 트랜지스터들의 게이트들에는 제 1 제어 신호(C1)가 인가되며, 상기 제 1 내지 제 8 전송 게이트들(31∼38)의 피모스 트랜지스터들의 게이트들에는 제 2 제어 신호(C2)가 인가된다.

상기 제 1 제어 신호(C1)가 논리 하이(high)이고 상기 제 2 제어 신호(C2)가 논리 로우(low)이면 상기 제 1 내지 제 8 전송 게이트들(31∼38)은 스위칭 온되고, 상기 제 1 제어 신호(C1)가 논리 로우이거나 상기 제 2 제어 신호(C2)가 논리 하이이면 상기 제 1 내지 제 8 전송 게이트들(31∼38)은 스위칭 오프된다.

상기 제 1 내지 제 8 전송 게이트들(31∼38)의 출력 전극들에는 각각 하나의 퓨즈가 연결되어 제 1 내지 제 8 퓨즈들(41∼48)이 형성된다.

즉, 상기 제 1 내지 제 8 퓨즈들(41∼48)의 일단은 각각 제 1 내지 제 8 전송 게이트들(31∼38)중 어느 하나와 연결되고 그 다른단은 각각 이웃한 퓨즈들과 연결되어 제 1 내지 제 4 노드(N1∼N4)를 형성한다.

예컨대 상기 0번 어드레스 비트(A0)는 상기 제 1 퓨즈(41)의 일단에 연결되고 상기 0번 어드레스의 상보 어드레스 비트(

)는 상기 제 2 퓨즈(42)의 일단에 연결되고 상기 제 1 퓨즈(41)와 제 2 퓨즈(42)의 다른단은 서로 연결되어 제 1 노드(N1)를 형성한다.

상기 제 1 내지 제 4 노드들(N1∼N4)에는 제 1 내지 제 4 앤모스 트랜지스터들(51∼54)의 드레인이 각각 연결되고, 상기 제 1 내지 제 4 앤모스 트랜지스터들(51∼54)의 게이트들에는 상기 제 2 제어 신호(C2)가 인가되며, 상기 제 1 내지 제4 앤모스 트랜지스터들(51∼54)의 소오스는 모두 접지되어있다.

상기 논리부(61)는 상기 제 1 내지 제 4 노드(N1∼N4)를 통한 신호들을 입력으로하고 제 1 및 제 2 리던던시 메모리 셀 제어 드라이버들(도 2의 23,25)을 제어하는 디코딩 신호(fuseout)를 출력한다.

상기 논리부(61)는 상기 제 1 내지 제 4 노드들(N1∼N4)의 전압이 모두 논리 하이일 경우에만 논리 하이의 신호를 출력하는 것으로서, 낸드 게이트(NAND Gate, 62)와 인버터(63)로 이루어진다.

상기 제 1 내지 제 4 퓨즈들(41∼44)의 연결/절단(ON/OFF) 상태에 따라 특정한 어드레스가 인가될 때에만 상기 논리부(61)는 논리 하이인 디코딩 신호(fuseout)를 출력하고, 상기 디코딩 신호(fuseout)에 의해 선택된 리던던시 메모리 셀만 활성화된다.

상기와 같은 리던던시 퓨즈 박스의 동작 상태를 살펴보면 다음과 같다.

먼저 상기 제 1 제어 신호(C1)가 논리 로우이고 상기 제 2 제어 신호(C2)가 논리 하이이면, 상기 제 1 내지 제 4 앤모스 트랜지스터(51∼54)가 턴온되어 상기 제 1 내지 제 4 노드들(N1∼N4)은 논리 로우된다. 상기 제 1 내지 제 4 노드들(N1∼N4)에 나타난 논리 로우 신호는 상기 논리부(61)에 입력되어 논리 로우인 디코딩 신호(fuseout)를 출력한다.

그리고 상기 제 1 내지 제 8 퓨즈(41∼48)중 어느 하나 이상이 오프된 상태, 즉 리던던시 메모리 셀의 어드레스(Ai)가 지정된 상태에서 상기 지정된 어드레스(Ai)와 논리 하이인 제 1 제어 신호(C1)가 입력되면, 상기 제 1 내지 제 8 전송 게이트(31∼38)가 스위칭 온되고 상기 제 1 내지 제 4 노드들(N1∼N4)은 논리 하이되어 논리 하이의 디코딩 신호(fuseout)가 출력된다.

도 4는 상기 도 2에 도시된 제 1 및 제 2 리던던시 신호(R1,R2)를 발생하는 제 1 및 제 2 리던던시 신호 발생 회로(a,b)의 회로도이다.

상기 도 4를 참조하면, 상기 제 1 및 제 2 리던던시 신호 발생 회로(a,b)는 제 1 및 제 2 퓨즈(f1,f2)를 구비하여 상기 제 1 및 제 2 퓨즈(f1,f2)의 연결/절단(ON/OFF) 상태에 따라 논리 하이/로우의 제 1 및 제 2 리던던시 신호(R1,R2)를 발생한다

예컨대 상기 제 1 리던던시 신호 발생 회로(a)는 반도체 메모리 장치에 전원(Power)이 공급되어 정상적인 동작을 진행할 때 논리 하이되는 정상 신호(PVCCH)를 입력으로하여 이를 반전시키는 제 1 인버터(81), 게이트로는 상기 제 1 인버터(81)에서 출력된 신호가 입력되고 드레인으로는 전원 전압(Vcc)이 공급되는 피모스 트랜지스터(82), 게이트로는 상기 제 1 인버터(81)에서 출력된 신호가 입력되고 소오스로는 접지 전압(GND)이 연결된 제 1 앤모스 트랜지스터(83), 상기 피모스 트랜지스터(82)의 소오스와 상기 제 1 앤모스 트랜지스터(83)의 드레인 사이에 연결된 제 1 퓨즈(f1), 상기 제 1 앤모스 트랜지스터(83)의 드레인에 나타난 전압을 차례로 반전시키는 제 2 및 제 3 인버터(84, 85), 및 게이트로는 상기 제 2 인버터(84)에서 출력된 신호가 인가되고 드레인은 상기 제 2 인버터(84)의 입력단에 연결되고 소오스는 접지 전압(GND)에 연결된 제 2 앤모스 트랜지스터(86)로 이루어진다.

상기 제 1 퓨즈(f1)가 연결(ON)되고 상기 제 2 퓨즈(f2)가 절단(OFF)되어 있는 경우를 살펴보면 다음과 같다.

먼저 상기 제 1 리던던시 신호 발생 회로(a)에서는 상기 제 1 앤모스 트랜지스터(83)의 드레인에 논리 하이의 신호가 나타나고 그 결과 상기 제 2 및 제 3 인버터(84,85)를 통해 논리 하이인 제 1 리던던시 신호(R1)가 발생하고 상기 논리 하이인 제 1 리던던시 신호(R1)는 제 1 리던던시 메모리 셀 제어 드라이버(도 2의 23)를 구동시킴으로써 제 1 리던던시 메모리 셀 어레이(27)의 리던던시 메모리 셀을 활성화한다. 그리고 상기 제 2 리던던시 신호 발생 회로(b)에서는 제 1 앤모스 트랜지스터(93)의 드레인에 논리 로우의 신호가 나타나고 그 결과 상기 제 2 및 제 3 인버터(94,95)를 통해 논리 로우인 제 2 리던던시 신호(R2)를 발생하고 제 2 리던던시 메모리 셀 제어 드라이버(도 2의 25)는 구동되지 않음으로써 상기 제 2 리던던시 메모리 셀 어레이(28)의 리던던시 메모리 셀은 활성화되지 않는다.

다시 말해서, 상기 제 1 리던던시 신호(R1)는 논리 하이되고 상기 제 2 리던던시 신호(R2)는 논리 로우되면 제 1 메모리 뱅크(도 2의 24)만 선택되어 제 1 리던던시 메모리 셀 어레이(27)의 리던던시 메모리 셀만 활성화된다. 이때 상기 제 2 메모리 뱅크(도 2의 26)에서는 제 2 리던던시 메모리 셀 어레이(도 2의 28)의 리던던시 메모리 셀들을 제외한 일반 메모리 셀들이 활성화된다.

도 5는 상기 도 2에 도시된 제 1 및 제 2 리던던시 메모리 셀 제어 드라이버의 회로도이다.

상기 도 5를 참조하면, 제 1 및 제 2 리던던시 메모리 셀 제어 드라이버(a, b)는 각각 낸드 게이트(101,111) 및 인버터(102,112)로 구성된다.

상기 제 1 리던던시 메모리 셀 제어 드라이버(a)에서 상기 낸드 게이트(101)는 제 1 리던던시 신호(R1), 디코딩 신호(fuseout), 및 제 1 메모리 뱅크 선택 신호(Bsel1)를 입력으로하여 이들 모두가 모두 논리 하이일 때만 논리 로우를 출력한다. 그리고 상기 인버터(102)는 상기 낸드 게이트(101)에서 출력된 신호를 반전시켜 제 1 리던던시 메모리 셀을 활성화한다.

상기 제 2 리던던시 메모리 셀 제어 드라이버(b)는 제 1 리던던시 신호(R2), 디코딩 신호(fuseout), 및 제 2 메모리 뱅크 선택 신호(Bsel2)를 입력으로하여 제 2 리던던시 메모리 셀을 활성화한다.

본 발명에서는 메모리 뱅크당 하나의 리던던시 메모리 셀 제어 드라이버를 구비하고 리던던시 퓨즈박스는 하나 이상의 리던던시 메모리 셀 제어 드라이버를 구동함으로써 리던던시 퓨즈 박스는 하나 이상의 메모리 뱅크들에 포함된 리던던시 메모리 셀을 활성화한다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 칩 크기는 감소되고, 리던던시 퓨즈 박스는 한 메모리 뱅크의 리던던시 메모리 셀에 패일이 발생할 경우 다른 메모리 뱅크의 리던던시 메모리 셀로 대치할 수 있다는 잇점이 있다.

도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스의 회로도이다.

도 4는 상기 도 2에 도시된 제 1 및 제 2 리던던시 신호를 발생하는 제 1 및 제 2 리던던시 신호 발생 회로의 회로도이다.

Claims

일반 메모리 셀 및 상기 일반 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 각각 포함하는 적어도 두 개의 메모리 뱅크들;

상기 일반 메모리 셀과 상기 리던던시 메모리 셀 중 어느 하나를 지정하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼;

상기 내부 어드레스 신호를 디코딩하여 디코딩 신호를 출력하는 리던던시 퓨즈 박스;

상기 디코딩 신호, 상기 메모리 뱅크들 중 제1 메모리 뱅크를 선택하기 위한 제1 메모리 뱅크 선택 신호, 및 상기 제1 메모리 뱅크의 리던던시 메모리 셀을 지정하는 제1 리던던시 신호에 응답하여, 상기 제1 메모리 뱅크의 리던던시 메모리 셀을 활성화시키는 제1 리던던시 메모리 셀 제어 드라이버; 및

상기 디코딩 신호, 상기 메모리 뱅크들 중 제2 메모리 뱅크를 선택하기 위한 제2 메모리 뱅크 선택 신호, 및 상기 제2 메모리 뱅크의 리던던시 메모리 셀을 지정하는 제2 리던던시 신호에 응답하여, 상기 제2 메모리 뱅크의 리던던시 메모리 셀을 활성화시키는 제2 리던던시 메모리 셀 제어 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 리던던시 퓨즈 박스는

상기 내부 어드레스 신호가 입력 전극에 인가되고 제1 제어 신호가 앤모스 트랜지스터의 게이트에 인가되며 제2 제어 신호가 피모스 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들;

상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들;

상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들에 연결되는 다수개의 노드들;

상기 노드들에 연결된 드레인들, 상기 제2 제어 신호에 연결된 게이트들, 및 접지 전압이 공급되는 소오스들을 가지는 다수개의 앤모스 트랜지스터들; 및

상기 다수개의 노드들에 나타나는 전압들이 모두 논리 하이일 경우에만 상기 디코딩 신호를 논리 하이로서 출력하는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 논리부는

상기 다수개의 노드들에 나타난 전압들이 입력되는 낸드 게이트; 및

상기 낸드 게이트에서 출력된 신호를 반전하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 제1 리던던시 메모리 셀 제어 드라이버는 상기 디코딩 신호, 상기 제1 메모리 뱅크 선택 신호, 및 상기 제1 리던던시 신호가 모두 논리 하이일 때만 논리 하이를 출력하고,

상기 제2 리던던시 메모리 셀 제어 드라이버는 상기 디코딩 신호, 상기 제2 메모리 뱅크 선택 신호, 및 상기 제2 리던던시 신호가 모두 논리 하이일 때만 논리 하이를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,

상기 제1 리던던시 메모리 셀 제어 드라이버는

상기 디코딩 신호, 상기 제1 메모리 뱅크 선택 신호, 및 상기 제1 리던던시 신호가 입력되는 제1 낸드 게이트; 및

상기 제1 낸드 게이트에서 출력되는 신호를 반전하는 제1 인버터를 구비하며,

상기 제2 리던던시 메모리 셀 제어 드라이버는

상기 디코딩 신호, 상기 제2 메모리 뱅크 선택 신호, 및 상기 제2 리던던시 신호가 입력되는 제2 낸드 게이트; 및

상기 제2 낸드 게이트에서 출력되는 신호를 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는

상기 제1 리던던시 신호를 발생하는 제1 리던던시 신호 발생 회로 및 상기 제2 리던던시 신호를 발생하는 제2 리던던시 신호 발생 회로를 더 구비하며,

상기 제1 리던던시 신호 발생 회로는

논리 하이의 정상 신호를 반전시키는 제1 인버터;

상기 제1 인버터의 출력 신호가 입력되는 게이트 및 전원 전압(Vcc)이 공급되는 소오스를 가지는 제1 피모스 트랜지스터;

상기 제 1 인버터의 출력 신호가 입력되는 게이트 및 접지 전압(GND)이 공급되는 소오스를 가지는 제1 앤모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인과 상기 제1 앤모스 트랜지스터의 드레인 사이에 연결된 제1 퓨즈;

상기 제1 앤모스 트랜지스터의 드레인에 나타난 전압을 반전시키는 제2 인버터;

상기 제2 인버터의 출력 신호가 입력되는 게이트, 상기 제1 앤모스 트랜지스터의 드레인에 연결된 드레인, 및 상기 접지 전압(GND)이 공급되는 소오스를 가지는 제2 앤모스 트랜지스터; 및

상기 제2 인버터의 출력 신호를 반전시켜 상기 제1 리던던시 신호를 발생하는 제3 인버터를 구비하며,

상기 제2 리던던시 신호 발생 회로는

상기 논리 하이의 정상 신호를 반전시키는 제4 인버터;

상기 제4 인버터의 출력 신호가 입력되는 게이트 및 상기 전원 전압(Vcc)이 공급되는 소오스를 가지는 제2 피모스 트랜지스터;

상기 제4 인버터의 출력 신호가 입력되는 게이트 및 상기 접지 전압(GND)이 공급되는 소오스를 가지는 제3 앤모스 트랜지스터;

상기 제2 피모스 트랜지스터의 드레인과 상기 제3 앤모스 트랜지스터의 드레인 사이에 연결된 제2 퓨즈;

상기 제3 앤모스 트랜지스터의 드레인에 나타난 전압을 반전시키는 제5 인버터;

상기 제5 인버터의 출력 신호가 입력되는 게이트, 상기 제3 앤모스 트랜지스터의 드레인에 연결된 드레인, 및 상기 접지 전압(GND)이 공급되는 소오스를 가지는 제4 앤모스 트랜지스터; 및

상기 제5 인버터의 출력 신호를 반전시켜 상기 제2 리던던시 신호를 발생하는 제6 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 제1 퓨즈의 연결(ON)/절단(OFF)에 따라 상기 제1 리던던시 신호는 논리 하이/로우로 출력되고, 상기 제2 퓨즈들의 연결(ON)/절단(OFF)에 따라 상기 제2 리던던시 신호는 논리 하이/로우로 출력되는 것을 특징으로 하는 반도체 메모리 장치.