KR940003084B1 - 프로그래머블 로직 어레이 - Google Patents

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KR940003084B1
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Abstract

내용 없음.

Description

프로그래머블 로직 어레이
제1도는 본 발명의 기본 단위 회로의 결선도.
제2도는 종래의 게이트 어레이에 포함되는 RAM의 블록도.
제3도는 종래의 RAM의 기본 단위 회로도.
제4도와 제5도는 종래의 PLA의 일부 회로도.
제6도와 제7도는 종래의 PLA의 회로도.
제8도, 제9도와 제10도는 본 발명의 실시예의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
10,11 : 비트선 12 : 워드선
20,100 : 입력회로 23,24 : 풀업회로
25 : 출력회로 31,32,33,34 : 기능점
40 : 제1의 기본 단위 회로 41 : 제2의 기본 단위 회로
60,61,90,91 : NOR 어레이 62 : 논리곱선(logical product line)
63 : 논리합선(logical sum line) 102 : 버퍼회로
101,103 : 프리챠아지회로
본 발명은 RAM을 포함한 게이트 어레이에 있어서의 PLA 프로그래머블 로직 어레이(programmable logic array)에 관한 것으로서, 특히 게이트 어레이에 있어서의 RAM 영역의 소자에 적절한 배선을 실시함으로써 형성한 PLA에 관한 것이다.
최근에 게이트 어레이의 고기능화에 수반하여, RAM을 포함한 게이트 어레이가 출현되고 있다. 이와같은 게이트 어레이에 있어서, 작은 기억용량밖에 필요로 하지 않은 회로를 설계할때, RAM을 형성하기 위한 소자 영역(이하 RAM 영역이라 한다)이 사용되지 않는다. 이 결점을 해결하기 위하여 일본 특개소 59-225615호에는 RAM 영역의 소자를 적절히 배선함으로써 PLA를 구성하는 기술이 개시되어 있다. 이하 본 발명을 도면을 참조하여 설명한다.
제2도는 종래의 RAM을 포함한 게이트 어레이의 블록도로서, 기본적으로는 어드레스 디코오드부(1), 기억소자부(2)와 데이타 제어부(3)로 구성되어 있다. 기억소자부(2)는 비트선(10,11), 워드선(12)을 포함한 복수의 기본 단위 회로(4)가 종방향(비트선 방향)으로는 비트선을 공통으로 하고, 횡방향(워드선 방향)으로는 워드선을 공통으로 하여 어레이상으로 배치되어 있다.
제3도는 상술한 기본 단위 회로도로서, 제3a도는 배선이 실시되어 있지 않은 기본 단위 회로의 회로도, 제3b도는, RAM으로서 기능하도록 배선을 실시한 기본 단위 회로의 회로도이다. 제3a도에 나타낸 바와같이, 기본 단위 회로는 트랜스퍼게이트로 되는 NMOS 트랜지스터(N1,N4), 데이타 유지부로서의 NMOS 트랜지스터(N2,N3), PMOS 트랜지스터(P1,P2)의 6개의 트랜지스터로써 구성되어 있다. 여기서 제3a도에 나타낸 바와같이 기본 단위 회로는 미리 배선이 실시되어 있지 않은 단계에서 트랜지스터(P1,P2)의 게이트, 트랜지스터(P2,P3)의 게이트, 트랜지스터(P1,P2)의 소오스, 트랜지스터(N2,N3)의 소오스가 각각 공통으로 접속되어 있으며, 또한 트랜지스터(N2)의 드레인과 트랜지스터(N1)의 소오스, 트랜지스터(N3)의 드레인과 트랜지스퍼(N4)의 소오스도 접속되어 있다. 그리고 이 배선이 실시되어 있지 않은 단계에서의 기본 단위 회로의 배선은 일본 특개소 59-225615의 제3도와 동일한 예로 했을뿐, 이에 한정되는 것은 아니다.
제3b도는 RAM으로서 가능하도록 기본 단위 회로에 접속을 실시한 것으로서, 트랜지스터(P1,P2)의 공통 소오스를 Vcc에 접속하고 트랜지스터(N2,N3)의 공통 소오스를 접지하고, 트랜지스터(P1,N2)의 공통 게이트를 트랜지스터(P2,N3)의 드레인에 접속하고, 트랜지스터(P2,N3)의 공통 게이트를 트랜지스터(P1,N2)의 드레인에 접속하고 또한 트랜지스터(N1,N4)의 게이트를 워드선(12)에 접속하고, 트랜지스터(N1)의 드레인은 비트선(10)에, 트랜지스터(N4)의 드레인을 비트선(11)에 접속하고 있다. 그리고 RAM으로서의 기능의 설명은 본 발명과 관계가 없으므로 여기서는 생략한다.
제4도는 상술한 기본 단위 회로(4)를 사용하여 구성한 종래의 PLA의 일부의 회로도로서, 기본 단위 회로(4a)와 기본 단위 회로(4b)로써 구성되어 있다. 기본 단위 회로(4a)와 기본 단위 회로(4b)는 트랜스퍼게이트(NMOS 트랜지스터)(N1,N4)를 기능점(5)으로서 이용하고 있다. 기능점(5)의 프로그램은 제5도에 나타낸 바와같이, 트랜스퍼게이트(N1)의 게이트(6)를 워드선(12)에 드레인(7)을 비트선(10)에 접속하고, 소오스(8)를 접지함으로써 행해진다. 그리고 트랜스퍼게이트(N4)의 경우에는 드레인을 비트선(11)에 접속하는 것이외에는 동일하다. 프로그램된 기능점(5)의 워드선(12)이 H레벨로 되면, 비트선(10 또는 11)의 놀리레벨은 트랜스퍼게이트(N1 또는 N4)에 의하여 L레벨로 된다. 프로그램되지 않은 기능점에서는 워드선(12)의 놀리레벨이 비트선(10 또는 11)의 논리레벨에 영향을 미치는 일은 없다.
여기서 PLA의 구성에 대하여 다시 설명한다. 기본 단위 회로(4a)에 있어서의 워드선(12a)이 입력선으로 되고, 그 비트선(10a,11a)이 논리곱선으로 된다. 이 논리곱선의 하나가 기본 단위 회로(4b)의 입력선인 워드선(12b)에 접속되어 있다. PLA의 출력은 기본 단위 회로(4b)의 비트선(10b,11b)으로 부터 얻을 수가 있다.
이상 설명한 바와같이 종래의 PLA에서는 기본 단위 회로(4)에 있어서, 기능점의 프로그램 이외는 동일한 배선이 실시된 단위회로로써 구성되어 있으므로 워드선을 입력으로 하고, 비트선을 출력으로 하여 통일 되어 있다.
그러나, 상술과 같은 종래의 PLA에서는 다음과 같은 문제점이 있었다.
제6도는 종래의 PLA의 결점을 설명하기 위한 회로도이다. 2입력, 4논리곱선, 4출력의 PLA는 입력회로(20), NOR 어레이(21), NOR 어레이(22), 풀업회로(23,24), 출력회로(25)로써 구성되어 있다. NOR 어레이(21)와 NOR 어레이(22)는 동일한 배선이 실시된 단위 회로로써 구성되어 있으므로 입력을 워드선으로 하지 않으면 안되며, NOR 어레이(21)로 부터 NOR 어레이(22)에의 접속을 위한 배선은 다대한 배선 영역(26)을 필요로 하여, 이 배선 영역에 있어서의 소자는 PLA에 이용할 수 없다.
제7도는 비트선 방향을 제1의 배선층으로, 워드선 방향을 제2의 배선층으로 형성한 종래의 PLA의 회로도이다. 그리고, 제6도와 동일 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다. 제7도에서는 배선영역(27)은 제6도에 비하여 극히 작아지는데, 예를 들면 점선으로 둘러싼 영역(28)을 보아도 알 수 있는 바와같이 단위 회로가 점하는 면적이 커진다.
이상과 같이 종래의 게이트 어레이의 RAM 영역을 이용한 PLA에서는 배선의 우회(roundabout)가 없는 고밀도의 구성이 불가능한 문제점이 있었다.
본 발명은 상술한 문제점을 제거하고, 게이트 어레이의 RAM 영역에 있어 고밀도로 형성된 PLA를 제공함을 목적으로 한다.
본 발명에서는 상기 문제점을 해결하기 위하여 입력을 워드선 방향으로 부터 취하고, 비트선 방향으로 출력하는 제1의 기본 단위 회로와 입력을 비트선 방향으로 부터 취하여 워드선 방향으로 출력하는 제2의 기본 단위 회로로써 PLA를 구성하였다.
다음에 본 발명의 작용에 대하여 설명한다.
제1의 기본 단위 회로는 제1논리 어레이의 기본 단위 회로로서 작용하고, 제2의 기본 단위 회로는 제2논리 어레이의 기본 단위 회로로서 작용한다.
다음에 실시예에 대하여 설명한다.
제1도는 본 발명의 기본 단위 회로의 일실시예의 결선도로서 제1a도는 제1의 기본 단위 회로(40)를, 제1b도는 제2의 기본 단위 회로(41)를 나타낸다. 그리고, 제1도에 있어의 배선이 실시되어 있지 않은 단계에서의 기본 단위 회로의 배선등은 제2도와 동일한 것으로 하고 동일 부재의 것에는 동일한 부호를 붙이고, 그 설명을 생략한다.
제1a도에 나타낸 제1의 기본 단위 회로(40)에서는 데이타 유지부의 NMOS 트랜지스터(N2,N3)가 기능 소자로서 역할하는 것으로서 그 소오스가 공통으로 접지됨과 동시에 각각의 게이트는 입력선이 워드선(12)에 접속되어 있다. NMOS 트랜지스터(N2,N3)의 드레인과 출력선으로 되는 비트선(10,11)과의 사이에 각각 기능점(31,32)이 형성되어 있다. 기능점[31(32)]의 프로그램은, 트랜지스터[N2(N3)]의 드레인을 비트선[11(12)]과 전기적으로 접속함으로써 행해진다.
예를들면 기능점(31)이 프로그램된 경우, 입력선(12)이 H레벨로 되면, 출력선(10)이 L레벨로 되고, 출력선(11)은 이와 교차하는 다른 입력선의 논리레벨과 기능점의 프로그램에 의하여 결정된다. 즉, 출력선(10,11)은 입력선(12)을 입력의 하나로 하는 NOR 게이트로서 프로그램된다. 그리고, 제1의 기본 단위 회로(40)에서는 트랜스퍼게이트(N1,N4)는 게이트가 접지되어서 불활성화되어 있으며, PMOS 트랜지스터(P1,P2)는 배선이 실시되어 있지 않은 상태로 되어 있다.
제1b도는 제2의 기본 단위 회로(41)를 나타낸 도면으로서 역시 데이타 유지부의 NMOS 트랜지스터(N2,N3)를 기능소자로서 이용하고 있으며, 또 트랜스터게이트(N1,N4)는 게이트가 접지되어 불활성화되어 있으며, PMOS 트랜지스터(P1,P2)는 배선이 실시되어 있지 않은 상태로 되어 있다. 제1의 기본 회로(40)와 다른점은 NMOS 트랜지스터(N2,N3)의 게이트가 각각 비트선(10,11)에 접속됨과 동시에 그 드레인과 워드선과의 사이에 각각 기능점(33,34)이 형성되어 있는 점이다. 기능점의 프로그램은 제1a도의 경우와 같다. 기능점을 프로그램함으로써 출력선(12)은 입력선(10과 11)을 입력으로 하는 NOR 게이트로서 프로그램된다.
그리고, 제2의 기본 단위 회로(41)에 있어서는 트랜지스터(N2)의 게이트를 비트선(11)에, 트랜지스터(N3)의 게이트를 비트선(10)에 하는 것처럼, 교차시켜서 배선해 있는데, 이는제3b도와 같이 RAM의 구성이 교차 배선으로 되어 있으므로 소자가 이에 적합하게 배열되어 있으며, 또 배선이 실시되어 있지 않은 단계에서의 배선도 이에 적합하도록 형성되어 있으므로 교차 배선시킬 필요는 특히 없다.
여기서 상술한 제1과 제2의 기본 단위 회로를 사용하여 구성한 PLA 회로의 전체 구성예를 제8~10도에 나타낸다. 그리고, 이들 구성에는 종래예와 대응시키기 위하여 제6도와 같이 2입력 4논리곱선 4출력의 PLA회로로 하여 있다.
제8도는 본 발명의 제1의 실시예의 PLA 회로를 나타낸 블록도이다. 여기서 제6도와 동일한 것에는 동일한 부호를 붙이고, 그 설명을 생략한다. 이 실시예의 PLA 회로가 제6도의 것과 다른 점은 NOR 어레이(60)와 NOR 어레이(61)이다. NOR 어레이(60)는 종축에 규칙적으로 배열된 제1의 기본 단위 회로(40)로 구성되어 있다. 또 NOR 어레이(61)는 역시 종축에 규칙적으로 배열된 제2의 기본 단위 회로(41)에 의하여 구성되어 있다.
입력회로(20)로 부터 각 입력신호가 NOR 어레이(60)에 입력되며, 그 출력은 풀업회로(24)에 의하여 풀업된 논리곱선(62)으로서 NOR 어레이(61)에 입력된다. NOR 어레이(61)의 출력인 논리합선(63)이 풀업회로(23)에 의하여 풀업됨과 동시에 출력회로(25)에 접속되며, 그 논리가 반전되어서 PLA 회로의 출력으로 된다. 상기한 바와같이 각각의 기본 단위 회로는 NOR 게이트로서 역할하므로 반전한 논리를 입력함으로써 AND 기능이 또 출력의 논리를 반전함으로써, OR 기능이 각각 실현된다.
NOR 어레이(60)에 있어서는 각 행의 제1의 기본 단위 회로(40)의 입력선인 워드선(12)이 공통으로 접속되어 있다. 또 각 열의 제1의 기본 단위 회로(40)의 출력선인 비트선(10,11)도 각각 공통으로 접속되어 논리곱선(62)으로서 배선되어 있다. 또 각 열의 제1의 기본 단위 회로(40)의 출력선인 비트선(10,11)도 각각 공통으로 접속되어 논리곱선(62)으로서 배선되어 있다. 한편, NOR 어레이(61)에 있어서는 각 열의 제2의 기본 단위 회로(41)의 입력선인 비트선(10,11)이 각각 공통으로 접속되며 각 행의 제2의 기본 단위 회로(41)의 출력선인 워드선(12)이 공통으로 접속되어 논리합선(63)으로서 배선되어 있다.
이상의 설명에서 명백한 바와같이 논리곱선(62)은, NOR 어레이(60)의 출력선과 NOR 어레이(61)의 입력선을 각각 공통으로 접속하므로 각각 연장하여 접속하기만 하면 된다. 그러므로 종래와 같이 배선을 우회하여 형성하거나 2층 배선에 의한 교차 접속시킬 필요가 없으므로 큰 배선 영역을 필요로 하지 않으며, 고밀도의 PLA가 제공된다.
또, 비동기식 RAM에 사용할 수 있도록 구성된 기본 단위 회로에 있어서는 트랜스퍼게이트(N1,N4)보다도 데이타 유지부의 트랜지스터(N2,N3)의 쪽이 그 포화전류치를 크게 설계해 있다. 이 실시예세서는 제1 및 제2의 기본 단위 회로(40,41)에 있어서, 데이타 유지부의 트랜지스터(N2,N3)를 각 어레이의 출력선을 구동하는 트랜지스터로서 사용하고 있으므로 고속으로 구동할 수 있으며, 고속의 PLA를 제공할 수 있다.
제9도는 본 발명의 제2의 실시예를 나타낸 블록도이다. 이 실시예에서는 NOR 어레이(90)는 제2의 기본 단위 회로(41)이며, NOR 어레이(91)는 제1의 기본 단위 회로(40)로 구성되어 있다. 즉, 제1의 실시예에 있어서의 NOR 어레이(60)와 NOR 어레이(61)가 각각 이 실시예의 NOR 어레이(91)와 NOR 어레이(90)로서 되어 있는 것이다. 입력선은 NOR 어레이(90)의 기본 단위 회로(41)의 비트선(10,11)이며, NOR 어레이(90)의 출력인 제2의 기본 단위 회로(41)의 워드선(12)은 논리곱선(62)으로 되며 이는 NOR 어레이(91)의 입력인 제1의 기본 단위 회로(40)의 워드선(12)가 접속되어 있다. NOR 어레이(91)의 출력인 논리합선(63)은 제1의 기본 단위 회로(40)의 비트선(10,11)이다. 그리고 동작에 대하여는 제1의 실시예와 같으므로, 그 설명은 생략한다.
제2의 실시예에서도, 제1의 실시예와 같이 고밀도, 고속도의 PLA 회로를 제공할 수가 있다.
제10도는 본 발명의 제3의 실시예의 블록도이다. 이 실시예에는 제1, 제2의 실시예와 달라서 동기식의 PLA의 구성예이다. 기본적인 PLA의 구성은 제2의 실시예와 같으므로 상세한 설명은 생략한다.
이 실시예에서는 입력이 입력회로(100)에 의하여, 제1의 주기신호(φ1)와 입력신호와의 논리곱이 NOR 어레이(90)에 입력된다. NOR 어레이(90)의 출력선은 프리챠아지 회로(101)에 의하여 프리챠아지되는데, 이 프리챠아지는 제1의 주기신호(φ1)에 의하여 활성화 또는 금지된다. NOR 어레이의 출력인 논리곱선(62)의 신호는 버퍼회로(102)로서 제2의 주기신호(φ2)와의 논리곱으로서 NOR 어레이(91)에 입력된다. NOR 어레이(91)의 출력선은 프리챠아지 회로(103)에 의하여 프리챠아지되는데 이 프리챠아지는 제2의 주기신호(φ2)에 의하여 활성화 또는 금지된다. NOR 어레이(91)의 출력은 논리합선(63)에 의해 출력회로(25)를 거쳐서 출력된다.
상술한 바와같이 동기식 PLA에서는 NOR 어레이(90)와 NOR 어레이(91)의 사이에 버퍼회로(102)를 형성할 필요가 있는데, 이 버퍼회로는 입력회로(100), NOR 어레이(90), 및 풀업회로(101)로 구성되는 AND회로의 출력에 따라서 단행위로 구성하면 되므로, 우회배선의 필요가 없으며, 고밀도의 PLA가 제공된다.
이상 설명한 바와같이 본 발명에 의하면 제1의 논리 어레이를 워드선을 입력선으로 하고, 비트선을 출력선으로 하는 제1의 기본 단위 회로에 의하여 구성하고, 제2의 논리 어레이를 비트선을 입력선으로 하고, 워드선을 출력선으로 하는 제2의 기본 단위 회로에 의하여 구성하였으므로, 논리곱선의 우희등을 행할 필요가 없으며, 고밀도의 PLA의 구성이 가능하게 된다.
또, 제1 및 제2의 기본 단위 회로에서는 소자 능력이 높은 메모리 유지부의 트랜지스터를 이용할 수 있으므로 각 논리 어레이의 출력선을 소자 능력이 높은 트랜지스터에 의하여 구동할 수가 있으며, 고속의 PLA가 기대된다.
이와같이 게이트 어레이에 있어서, 고밀도 그리고 고속도의 PLA를 RAM과 함께 형성할 수가 있으므로, RAM이나 명령 디코오더를 위한 고속 PLA를 포함한 프로세서등의 고기능의 회로를 용이하게 게이트 어레이에서 실현 가능하게 되어 응용분야가 확대된다. 또, 미리 형성된 RAM의 용량보다도 적은 용량밖에 필요로 하지 않는 회로의 게이트 어레이화에 있어서도 사용되지 않는 RAM의 소자 배열상에 고밀도의 PLA를 구성할 수 있으므로, 사용자 회로의 논리의 일부를 PLA를 대치할 수가 있으므로, 소자에 무리가 없고 실질적인 집적의 향상이 가해진다.

Claims (5)

  1. 게이트 어레이의 제1영역에 형성된 프로그래머블 로직 어레이로서, 상기 게이트 어레이는 상기 제1영역에 근접한 제2영역에 복수개의 메모리셀을 갖고, 상기 메로리셀 각각은 복수개의 트랜지스터를 포함하는 제1트랜지스터군을 갖고, 상기 제1트랜지스터군의 상기 트랜지스터는 상기 메모리셀을 그 안에 형성하기 적합한 메모리 형성부에 배치되고, 상기 프로그래머블 로직 어레이는 제1방향으로 연장하는 복수개의 제1입력단자를 갖고 상기 제1방향에 실질적으로 수직인 제2방향으로 연장하는 복수개의 제1출력단자를 갖는 제1어레이와, 상기 제1출력단자에 접속된 제1풀업회로와, 상기 제2방향으로 연장하는 복수개의 제2입력단자를 갖고 상기 제1방향으로 연장하는 복수개의 제2출력단자를 갖는 제2어레이와, 상기 제2출력단자에 접속된 제2풀업회로를 구비하며, 상기 제1어레이는 복수개의 제1셀을 갖고, 상기 제1셀 각각은 복수개의 트랜지스터를 포함하는 제2트랜지스터군을 가지며, 상기 제2트랜지스터군의 상기 트랜지스터는 메모리 형성부에 배치되고 서로 접속되어 상기 제1풀업회로에 접속된 상기 제1어레이는 제1NOR 회로를 형성하고, 상기 제2어레이는 복수개의 제2셀을 가지며, 상기 제2셀 각각은 복수개의 트랜지스터를 포함하는 제3트랜지스터군을 갖고, 상기 제3트랜지스터군에서의 상기 트랜지스터는 메로리 형성부에 배치되고 서로간에 접속되어, 상기 제2풀업회로에 접속된 상기 제2어레이는 상기 제1NOR 회로와 다른 제2NOR 회로를 형성하는 프로그래머블 로직 어레이.
  2. 제1항에 있어서, 상기 제1어레이의 상기 제1출력단자는 각각 상기 제2어레이의 상기 해당하는 제2입력단자에 접속되는 프로그래머블 로직 어레이.
  3. 제2항에 있어서,상기 프로그래머블 로직 어레이는 복수개의 버퍼를 가지며, 상기 버퍼 각각은 상기 제1어레이의 상기 해당하는 제1출력단자를 상기 제2어레이의 상기 해당하는 제2입력단자에 접속하는 프로그래머블 로직 어레이.
  4. 제1항에 있어서, 상기 프로그래머블 로직 어레이는 입력회로 및 출력회로를 가지며, 상기 입력회로는 상기 제1어레이의 상기 제1입력단자에 접속되어 상기 입력회로, 제1어레이 및 제1풀업회로가 AND 회로를 형성하고, 상기 출력회로는 상기 제2어레이의 상기 제2출력단자에 접속되어 상기 출력회로, 제2어레이 및 제2풀업회로가 OR 회로를 형성하는 프로그래머블 로직 어레이.
  5. 게이트 어레이의 제1영역에 형성된 프로그래머블 로직 어레이로서, 상기 게이트 어레이는 상기 제1영역에 근접한 제2영역에 복수개의 메모리셀을 갖고, 상기 메로리셀 각각은 직렬로 접속된 4개의 트랜지스터를 포함하는 제1트랜지스터군을 갖고, 상기 제1트랜지스터군의 4개의 트랜지스터는 상기 메모리셀을 형성하기 적합한 메모리 형성부에 배치되고, 상기 프로그래머블 로직 어레이는 ⅰ) 제1방향으로 연장하는 제1입력선과, 각각이 상기 제1방향에 실질적으로 수직인 제2방향으로 연장하는 한쌍의 제1출력선과, 직렬로 접속된 제1, 제2, 제3 및 제4트랜지스터를 포함하고, 상기 제1, 제2, 제3 및 제4트랜지스터는 메모리 형성부에 배치되고 상기 제1출력선 사이에 제공되는 제2트랜지스터군을 갖고, 상기 제2 및 제3트랜지스터 각각의 소오스와, 상기 제1 및 제4트랜지스터 각각의 게이트는 접지에 접속되고, 상기 제2 및 제3트랜지스터의 각각의 드레인은 각각 해당하는 제1출력선에 접속되며, 상기 제2 및 제3트랜지스터 각각의 게이트는 상기 제1입력선에 선택적으로 접속되는 제1어레이와, ⅱ) 각각이 상기 제2방향으로 연장하는 한쌍의 제2입력선과, 상기 제1방향으로 연장하는 제2출력선과, 직렬로 접속된 제5, 제6, 제7 및 제8트랜지스터를 포함하고, 상기 제5, 제6, 제7 및 제8트랜지스터는 메모리 형성부에 배치되고 상기 제2입력선 사이에 제공되는 제3트랜지스터군을 갖고, 상기 제6 및 제7트랜지스터 각각의 소오스와, 상기 제5 및 제8트랜지스터 각각의 게이트는 상기 접지에 접속되고, 상기 제6 및 제7트랜지스터 각각의 게이트는 각각 해당하는 제2입력선에 접속되며, 상기 제6 및 제7트랜지스터 각각의 드레인은 상기 제2출력선에 선택적으로 접속되는 제2어레이를 구비하는 프로그래머블 로직 어레이.
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