JP2669867B2 - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JP2669867B2 JP2669867B2 JP25926988A JP25926988A JP2669867B2 JP 2669867 B2 JP2669867 B2 JP 2669867B2 JP 25926988 A JP25926988 A JP 25926988A JP 25926988 A JP25926988 A JP 25926988A JP 2669867 B2 JP2669867 B2 JP 2669867B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は動作が静的な、即ちタイミングクロックを必
要としない、特にCMOS形式の固体電子型読出し専用メモ
リ（ROM）に関する。
要としない、特にCMOS形式の固体電子型読出し専用メモ
リ（ROM）に関する。
ここで、CMOSとは、Ｃomplementary Ｍetal Ｏxide
Ｓemiconductorの一般的略称であり、相補形MOSとも呼
ばれるものであって、Ｐチャンネル・エンハンスメント
形MOSトランジスタとＮチャンネル・エンハンスメント
形MOSトランジスタとを同一基板上に設置し、接続した
集積回路である。
Ｓemiconductorの一般的略称であり、相補形MOSとも呼
ばれるものであって、Ｐチャンネル・エンハンスメント
形MOSトランジスタとＮチャンネル・エンハンスメント
形MOSトランジスタとを同一基板上に設置し、接続した
集積回路である。
またROMとは、Ｒead Ｏnly Ｍemoryの一般的略称であ
る。
る。
［従来の技術］ 周知の様にCMOS技術における静的読出し専用メモリ
（スタティックROM）は、本質的に交叉する列（column
s）及び行（rows）の形に設けられた所定の数の金属及
び多結晶シリコンの略（paths）によって構成されてい
る。この列は、実際上常に列と供給電圧との間を導通す
るトランジスタであるそれぞれのプルアップ素子（pull
−up elements）に接続されている。上記の行は、所望
のアドレスによって駆動され、単一の行を高い電圧に上
げるデコーダ回路（decoder circuit）に接続されてい
る。それぞれの交叉部において、列及び行は絶縁される
か又は列は、ソースがアースに接続されており、ゲート
が行によって駆動される、トランジスタ（プルダウント
ランジスタ（pull−down transistor））のドレインと
接続されるかされている。従って所定の行がデコーダに
よって高い電圧に上昇すると、その行が交叉する列は、
プルダウン要素が存在する場合にはアースの電位とな
る。一方絶縁されている場合には高電圧に保持される。
従ってプルダウントランジスタが存在することは論理
“1"に対応し、存在しないことは論理“0"に対応する。
（スタティックROM）は、本質的に交叉する列（column
s）及び行（rows）の形に設けられた所定の数の金属及
び多結晶シリコンの略（paths）によって構成されてい
る。この列は、実際上常に列と供給電圧との間を導通す
るトランジスタであるそれぞれのプルアップ素子（pull
−up elements）に接続されている。上記の行は、所望
のアドレスによって駆動され、単一の行を高い電圧に上
げるデコーダ回路（decoder circuit）に接続されてい
る。それぞれの交叉部において、列及び行は絶縁される
か又は列は、ソースがアースに接続されており、ゲート
が行によって駆動される、トランジスタ（プルダウント
ランジスタ（pull−down transistor））のドレインと
接続されるかされている。従って所定の行がデコーダに
よって高い電圧に上昇すると、その行が交叉する列は、
プルダウン要素が存在する場合にはアースの電位とな
る。一方絶縁されている場合には高電圧に保持される。
従ってプルダウントランジスタが存在することは論理
“1"に対応し、存在しないことは論理“0"に対応する。
ROMメモリと同じ構造がプログラム可能な論理アレー
（logic arrays）又はPLA（ｐrogramable ｌogic ａrra
y）の中に見出され、同アレーはこの場合デコーダの入
力の総ての可能な組合せがデコードされないと云う点で
本当のROMメモリと区別される。本発明において用語
“読出し専用メモリ”はROMメモリ及びプログラム可能
な論理アレーの両者を意味する。
（logic arrays）又はPLA（ｐrogramable ｌogic ａrra
y）の中に見出され、同アレーはこの場合デコーダの入
力の総ての可能な組合せがデコードされないと云う点で
本当のROMメモリと区別される。本発明において用語
“読出し専用メモリ”はROMメモリ及びプログラム可能
な論理アレーの両者を意味する。
この形式のROMメモリの所定のアドレスを読取ってい
る間、プルアップセル及びプルダウンセルの両者は活性
化されており、従って静電流が供給電圧からアースの方
向に流れる。従って読取り速度は制限され、電流の消費
が高い、即ちそれぞれのセルが供給電圧から電流をドレ
インする。
る間、プルアップセル及びプルダウンセルの両者は活性
化されており、従って静電流が供給電圧からアースの方
向に流れる。従って読取り速度は制限され、電流の消費
が高い、即ちそれぞれのセルが供給電圧から電流をドレ
インする。
静的ROMメモリの低い速度及び高い消費の難点を解決
するために動的ROMメモリを設けることが知られており
同メモリの中でクロックのステップφ１及びφ２がプル
アップセル及びプルダウンセルを交互に活性化して絶対
に静電流が生じない様にするために用いられる。第１の
ステップの間に充電された電荷は列のプルダウンセルを
作動させるための電流となる。しかしながらメモリが低
い速度で作動する場合には（即ちクロック周波数が低い
場合には）出力にラッチを設けて第２のステップの間、
列の状態を静的に保つ必要がある。即ち分散電流（disp
ersion current）により列の寄生容量が放電する。
するために動的ROMメモリを設けることが知られており
同メモリの中でクロックのステップφ１及びφ２がプル
アップセル及びプルダウンセルを交互に活性化して絶対
に静電流が生じない様にするために用いられる。第１の
ステップの間に充電された電荷は列のプルダウンセルを
作動させるための電流となる。しかしながらメモリが低
い速度で作動する場合には（即ちクロック周波数が低い
場合には）出力にラッチを設けて第２のステップの間、
列の状態を静的に保つ必要がある。即ち分散電流（disp
ersion current）により列の寄生容量が放電する。
［発明が解決しようとする課題］ 動的メモリは（dynamic memory）は静的メモリ（stat
ic memory）より迅速かつ低消費であるが系の同期にリ
ンクする２つのクロックステップφ１及びφ２を必要と
しかつ更に出力にラッチを必要とすると云う難点があ
る。
ic memory）より迅速かつ低消費であるが系の同期にリ
ンクする２つのクロックステップφ１及びφ２を必要と
しかつ更に出力にラッチを必要とすると云う難点があ
る。
［発明の目的］ 即ち本発明の目的は動的メモリの低消費性を有しクロ
ックも出力のラッチも必要としないROMメモリ（又はPL
A）を提供するにある。
ックも出力のラッチも必要としないROMメモリ（又はPL
A）を提供するにある。
［課題を解決するための手段］ 上記の目的並びに以下明かになる他の目的及び利点
は、本発明により、即ち複数の個々に活性化される行及
びこの行と交叉する複数の主列（main columns）を含み
かつ論理“0"に対応するそれぞれの交叉部で交叉線によ
って制御されるプルダウンセルに接続されており、それ
ぞれの主列がそれぞれのプルアップトランジタを介して
供給電圧に接続されているCMOS技術の読出し専用メモリ
において、補助列（auxiliary columns）がそれぞれの
主列と関連しており更にそれぞれのプルアップトランジ
スタを介して供給電圧に接続されており論理“1"に対応
するそれぞれの交叉部で交叉線により制御されるプルダ
ウンセルに接続されていること、上記主列のプルアップ
トランジスタのゲートが上記補助列に接続されているこ
と、及び補助列のプルアップトランジスタのゲートが主
列に接続されていることを特徴とするCMOS技術の読出し
専用メモリにより達せられる。
は、本発明により、即ち複数の個々に活性化される行及
びこの行と交叉する複数の主列（main columns）を含み
かつ論理“0"に対応するそれぞれの交叉部で交叉線によ
って制御されるプルダウンセルに接続されており、それ
ぞれの主列がそれぞれのプルアップトランジタを介して
供給電圧に接続されているCMOS技術の読出し専用メモリ
において、補助列（auxiliary columns）がそれぞれの
主列と関連しており更にそれぞれのプルアップトランジ
スタを介して供給電圧に接続されており論理“1"に対応
するそれぞれの交叉部で交叉線により制御されるプルダ
ウンセルに接続されていること、上記主列のプルアップ
トランジスタのゲートが上記補助列に接続されているこ
と、及び補助列のプルアップトランジスタのゲートが主
列に接続されていることを特徴とするCMOS技術の読出し
専用メモリにより達せられる。
［実施例］ 以下本発明を添付の実施例に関する図面に就き詳細に
説明する。
説明する。
第１図は、従来の静形式CMOS読出し専用メモリを示
す。
す。
第１図において静形式のCMOS技術におけるROMの２つ
の列C1及びC2が包括行Rnと交叉している。メモリ全体は
それぞれ複数の列及び行を含んでいるがそれらは簡単の
ために全部は図示されていない。
の列C1及びC2が包括行Rnと交叉している。メモリ全体は
それぞれ複数の列及び行を含んでいるがそれらは簡単の
ために全部は図示されていない。
それぞれの列はそれぞれのPMOSトランジスタP1及びP2
のドレインに達しており、それぞれのトランジスタのソ
ースは静の供給電圧VCCに結合されており、ゲートはア
ースに接続されている。従って発明の詳細な説明の欄の
冒頭に記載したようにP1及びP2は行C1及びC2を“ハイ
（high）”に保持するプルアップセルの働きをする。行
のRnはデコーダDECの出力により同デコーダは、プリセ
ットされたアドレスがそれ自体は既知の方法でその入力
にかかる場合にその出力を上昇するRnとC1の交叉部にお
いてNMOSトランジスタN1のドレインがC1に接続されてお
り、そのドレインがアースに接続されており、ゲートが
Rnに接続されている。RnとC2の交叉部にはセルは接続さ
れていない。従ってRnにアクティブな時には列C1は強制
的に接地され、論理“0"を出し、列C2は“ハイ”に保持
され論理“1"を出す。このようにして全メモリがプログ
ラムされる。
のドレインに達しており、それぞれのトランジスタのソ
ースは静の供給電圧VCCに結合されており、ゲートはア
ースに接続されている。従って発明の詳細な説明の欄の
冒頭に記載したようにP1及びP2は行C1及びC2を“ハイ
（high）”に保持するプルアップセルの働きをする。行
のRnはデコーダDECの出力により同デコーダは、プリセ
ットされたアドレスがそれ自体は既知の方法でその入力
にかかる場合にその出力を上昇するRnとC1の交叉部にお
いてNMOSトランジスタN1のドレインがC1に接続されてお
り、そのドレインがアースに接続されており、ゲートが
Rnに接続されている。RnとC2の交叉部にはセルは接続さ
れていない。従ってRnにアクティブな時には列C1は強制
的に接地され、論理“0"を出し、列C2は“ハイ”に保持
され論理“1"を出す。このようにして全メモリがプログ
ラムされる。
ここで、PMOSトランジスタ、NMOSトランジスタとは、
MOSのそれぞれ、Ｐチャンネル・トランジスタ及びＮチ
ャンネル・トランジスタとも呼ばれているものである。
MOSのそれぞれ、Ｐチャンネル・トランジスタ及びＮチ
ャンネル・トランジスタとも呼ばれているものである。
既に記載したようにこの形式のメモリはVCCから静電
流を吸収するのでパワーの消費が高く作動の速度が遅
い。
流を吸収するのでパワーの消費が高く作動の速度が遅
い。
第２図は、第１図に類似しているが、同様に従来の技
術による動形式のROMメモリに関する。トランジスタP1
及びP2は系のクロックに連動しているφ１によって活性
化される一方ROMセルN1は他のNMOSトランジスタNX1を介
してアースに接続されており、同トランジスタはφ１と
逆の位相の信号φ２によって制御されている。この様に
して列C1及びC2はアースから絶縁されていてプレチャー
ジされている時のみ“ハイ”になる一方列がVCCから絶
縁されている時に行Rnの読取りがチャージされた電荷を
用いて行なわれる。従ってここには静電流がなくパワー
の消費も低く作動速度も高い。しかしながら信号φ１及
びφ２が必要となり更に、列から電荷が分散するにもか
かわらず確実な読取りを行なうために列の出力にラッチ
を設けることが通常必要となる。
術による動形式のROMメモリに関する。トランジスタP1
及びP2は系のクロックに連動しているφ１によって活性
化される一方ROMセルN1は他のNMOSトランジスタNX1を介
してアースに接続されており、同トランジスタはφ１と
逆の位相の信号φ２によって制御されている。この様に
して列C1及びC2はアースから絶縁されていてプレチャー
ジされている時のみ“ハイ”になる一方列がVCCから絶
縁されている時に行Rnの読取りがチャージされた電荷を
用いて行なわれる。従ってここには静電流がなくパワー
の消費も低く作動速度も高い。しかしながら信号φ１及
びφ２が必要となり更に、列から電荷が分散するにもか
かわらず確実な読取りを行なうために列の出力にラッチ
を設けることが通常必要となる。
第３図は、第１図及び第２図に類似しているが、本発
明によるCMOS技術のROMメモリに関する。この構成も行R
n及び列C1及びC2を含み同列はそれぞれプルアップトラ
ンジスタP1及びP2に達している。第２の補助列CX1及びC
X2がそれぞれの列のかたわらに設けられており一方にお
いてP1及びP2のゲートに接続されており他方においてそ
れぞれPMOSトランジスタPX1及びPX2を介してVCCに接続
されており同トランジスタのゲートはそれぞれC1及びC2
に接続されている。
明によるCMOS技術のROMメモリに関する。この構成も行R
n及び列C1及びC2を含み同列はそれぞれプルアップトラ
ンジスタP1及びP2に達している。第２の補助列CX1及びC
X2がそれぞれの列のかたわらに設けられており一方にお
いてP1及びP2のゲートに接続されており他方においてそ
れぞれPMOSトランジスタPX1及びPX2を介してVCCに接続
されており同トランジスタのゲートはそれぞれC1及びC2
に接続されている。
（包括）行Rnと列のそれぞれの対C1−CX1及びC2−C
X2、即ち個々のセルはそれぞれNMOSプルダウントランジ
スタN1及びN2を有し同トランジスタのゲートは行Rnによ
って駆動されドレインはアースに接続されている。N1及
びN2のドレインはそれぞれ論理“0"を発生する主列C1及
び論理“1"を発生する補助列CX2に接続されている。
X2、即ち個々のセルはそれぞれNMOSプルダウントランジ
スタN1及びN2を有し同トランジスタのゲートは行Rnによ
って駆動されドレインはアースに接続されている。N1及
びN2のドレインはそれぞれ論理“0"を発生する主列C1及
び論理“1"を発生する補助列CX2に接続されている。
以下メモリの作用を説明する。行Rnが活性化されると
総てのNMOSトランジスタが活性化される。C1がアースの
電圧になりプルアップトランジスタPX1を活性化しCX1を
VCCに上昇する。従ってトランジスタP1は遮断（“オ
フ”）され列C1の出力は静的に“ロー（low）”とな
る。即ちプルダウンN1が活性化される。
総てのNMOSトランジスタが活性化される。C1がアースの
電圧になりプルアップトランジスタPX1を活性化しCX1を
VCCに上昇する。従ってトランジスタP1は遮断（“オ
フ”）され列C1の出力は静的に“ロー（low）”とな
る。即ちプルダウンN1が活性化される。
同時にCX2もアースの電圧となり列C2のプルアップト
ランジスタP2を活性化しPX2を“オフ”する。即ち列C2
はP2によって静的に“ハイ”に保持される。
ランジスタP2を活性化しPX2を“オフ”する。即ち列C2
はP2によって静的に“ハイ”に保持される。
回路は、電流を、切換、即ち行がアクティブから非ア
クティブ又はその逆に変える間にしか吸収せず、その際
NMOSプルダウンセルはアースからプルアップトランジス
タに至る路を作り、同トランジスタはこの瞬間アクティ
ブである。主及び補助列Ｃ及びCXが一度最終状態に達す
ると静電流はもはや存在しない。即ちそれぞれの列に対
して単一のPMOS又はNMOSトランジスタしかアクティブで
なく両者は絶対に同時にはアクティブにならない。それ
ぞれの列がVccに接続されているか又はアクティブなト
ランジスタを介してアースに接続されているので分散の
問題はない。
クティブ又はその逆に変える間にしか吸収せず、その際
NMOSプルダウンセルはアースからプルアップトランジス
タに至る路を作り、同トランジスタはこの瞬間アクティ
ブである。主及び補助列Ｃ及びCXが一度最終状態に達す
ると静電流はもはや存在しない。即ちそれぞれの列に対
して単一のPMOS又はNMOSトランジスタしかアクティブで
なく両者は絶対に同時にはアクティブにならない。それ
ぞれの列がVccに接続されているか又はアクティブなト
ランジスタを介してアースに接続されているので分散の
問題はない。
電力消費は動的メモリに類似して実際上零であり、そ
の外にクロック及びラッチを必要としないと云う利点が
ある。追加の補助剤の負担は上記の利点に比較して無視
しうるものである。
の外にクロック及びラッチを必要としないと云う利点が
ある。追加の補助剤の負担は上記の利点に比較して無視
しうるものである。
作動速度及び構成の単純性は静的メモリに類似してい
る。更にメモリのプログラムはプルダウンセルのドレイ
ンから２つの列、即ち主列及び補助列のいずれかに至る
金属による接続にしか依存しない。従ってプログラムは
従来の方法よりも簡単である。即ち単一の金属接触しか
含まずアクティブな半導体エリアを含まない。
る。更にメモリのプログラムはプルダウンセルのドレイ
ンから２つの列、即ち主列及び補助列のいずれかに至る
金属による接続にしか依存しない。従ってプログラムは
従来の方法よりも簡単である。即ち単一の金属接触しか
含まずアクティブな半導体エリアを含まない。
以上本発明の特に好ましい実施例に就き記載したが本
発明の要旨を逸脱することなく等価の改善及び変形がこ
の分野の専門家によって容易に可能であることは当然で
ある。
発明の要旨を逸脱することなく等価の改善及び変形がこ
の分野の専門家によって容易に可能であることは当然で
ある。
第１図は従来の技術による静形式のCMOS読出し専用メモ
リの部分回路図である。 第２図は従来の技術による動形式のCMOS読出し専用メモ
リの部分図である。 第３図は本発明による静形式のCMOS読出し専用メモリの
部分図である。 Rn……（ｎ番目の）行 C1,C2……（１番目、２番目の）列又は主列 CX1,CX2……（１番目、２番目の）補助列 P1,P2,PX1,PX2……プルアップトランジスタ（PMOSトラ
ンジスタ） N1……ROMセル N1,NX1,N2……プルダウントランジスタ（NMOSトランジ
スタ） φ1,φ２……クロックステップ（信号） Vcc……供給電圧
リの部分回路図である。 第２図は従来の技術による動形式のCMOS読出し専用メモ
リの部分図である。 第３図は本発明による静形式のCMOS読出し専用メモリの
部分図である。 Rn……（ｎ番目の）行 C1,C2……（１番目、２番目の）列又は主列 CX1,CX2……（１番目、２番目の）補助列 P1,P2,PX1,PX2……プルアップトランジスタ（PMOSトラ
ンジスタ） N1……ROMセル N1,NX1,N2……プルダウントランジスタ（NMOSトランジ
スタ） φ1,φ２……クロックステップ（信号） Vcc……供給電圧
Claims (3)
- 【請求項１】複数の個々に活性化される行（Rn）及びこ
の行と交叉する複数の主列（C1,C2）を含みかつ論理
“0"に対応するそれぞれの交叉部で交叉線によって制御
されるプルダウンセル（N1）が接続されており、それぞ
れの主列がそれぞれのプルアップトランジスタ（P1,
P2）を介して供給電圧に接続されているCMOS技術におけ
る読出し専用メモリにおいて、 補助列（CX1,CX2）がそれぞれの主列と組合わされてお
り、これら補助列もそれぞれのプルアップトランジスタ
（PX1,PX2）を介して供給電圧に接続されており、論理
“1"に対応するそれぞれの交叉部で交叉線により制御さ
れるプルダウンセル（N2）が接続されていること、 上記主列のプルアップトランジスタのゲートが上記補助
列に接続されていること、及び 上記補助列のプルアップトランジスタのゲートが主列に
接続されていること、 を特徴とするCMOS技術におけるスタティック読出し専用
メモリ。 - 【請求項２】上記の供給電圧が正であり、上記のプルア
ップトランジスタがPMOS形式のトランジスタであること
を特徴とする請求項１に記載のCMOS技術におけるスタテ
ィック読出し専用メモリ。 - 【請求項３】主列及び補助列用の上記のプルダウンセル
がNMOS形式であることを特徴とする請求項２に記載のCM
OS技術におけるスタティック読出し専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22339A/87 | 1987-10-20 | ||
| IT8722339A IT1231902B (it) | 1987-10-20 | 1987-10-20 | Memoria elettronica cmos di sola lettura a funzionamento statico |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134792A JPH01134792A (ja) | 1989-05-26 |
| JP2669867B2 true JP2669867B2 (ja) | 1997-10-29 |
Family
ID=11194905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25926988A Expired - Fee Related JP2669867B2 (ja) | 1987-10-20 | 1988-10-14 | 読出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4928261A (ja) |
| EP (1) | EP0312789B1 (ja) |
| JP (1) | JP2669867B2 (ja) |
| DE (1) | DE3880615T2 (ja) |
| IT (1) | IT1231902B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
| US8350939B2 (en) * | 2008-10-01 | 2013-01-08 | Micron Technology, Inc. | Vertical 4-way shared pixel in a single column with internal reset and no row select |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608558B2 (ja) * | 1977-03-23 | 1985-03-04 | 日本電気株式会社 | 読出し専用記憶装置 |
| JPS5847796B2 (ja) * | 1979-05-26 | 1983-10-25 | 富士通株式会社 | 半導体メモリ装置 |
| JPS5837636B2 (ja) * | 1980-07-31 | 1983-08-17 | 富士通株式会社 | 半導体記憶装置 |
| US4389705A (en) * | 1981-08-21 | 1983-06-21 | Mostek Corporation | Semiconductor memory circuit with depletion data transfer transistor |
| JPS61153898A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| US4695979A (en) * | 1985-09-09 | 1987-09-22 | Texas Instruments Incorporated | Modified four transistor EEPROM cell |
| NL8602450A (nl) * | 1986-09-29 | 1988-04-18 | Philips Nv | Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit. |
| JPS63108596A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 読み出し専用メモリ装置 |
| US4811301A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Low-power, noise-resistant read-only memory |
-
1987
- 1987-10-20 IT IT8722339A patent/IT1231902B/it active
-
1988
- 1988-09-16 US US07/245,655 patent/US4928261A/en not_active Expired - Lifetime
- 1988-09-21 EP EP88115445A patent/EP0312789B1/en not_active Expired - Lifetime
- 1988-09-21 DE DE88115445T patent/DE3880615T2/de not_active Expired - Fee Related
- 1988-10-14 JP JP25926988A patent/JP2669867B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0312789A3 (en) | 1990-06-20 |
| IT1231902B (it) | 1992-01-15 |
| JPH01134792A (ja) | 1989-05-26 |
| EP0312789B1 (en) | 1993-04-28 |
| DE3880615D1 (de) | 1993-06-03 |
| IT8722339A0 (it) | 1987-10-20 |
| DE3880615T2 (de) | 1993-10-28 |
| US4928261A (en) | 1990-05-22 |
| EP0312789A2 (en) | 1989-04-26 |
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