JPH0516699B2 - - Google Patents
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- JPH0516699B2 JPH0516699B2 JP59222201A JP22220184A JPH0516699B2 JP H0516699 B2 JPH0516699 B2 JP H0516699B2 JP 59222201 A JP59222201 A JP 59222201A JP 22220184 A JP22220184 A JP 22220184A JP H0516699 B2 JPH0516699 B2 JP H0516699B2
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- circuit
- mosfet
- clock signal
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Computing Systems (AREA)
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- Shift Register Type Memory (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもの
で、例えば、アンド（AND）アレイとオア
（OR）アレイからなるPLA（プログラマブル・ロ
ジツク・アレイ）からなるマイクロプログラム制
御回路を含む半導体集積回路装置に利用して有効
な技術に関するものである。
で、例えば、アンド（AND）アレイとオア
（OR）アレイからなるPLA（プログラマブル・ロ
ジツク・アレイ）からなるマイクロプログラム制
御回路を含む半導体集積回路装置に利用して有効
な技術に関するものである。
マイクロプロセツサ等のようなデイジタル情報
処理装置において採用されているマイクロプログ
ラム制御では、その情報処理がハードワイヤドロ
ジツクに代え、静的機能ユニツトの選択制御及び
順序制御を行うマイクロ命令により実現される。
すなわち、特定のプログラム命令語に対してどの
静的ユニツトをいつどのような制御順序で機能さ
せるかをマイクロ命令により実現する。このよう
なマイクロ命令は、アンドアレイとオアアレイか
らなるPLAによつて形成される。
処理装置において採用されているマイクロプログ
ラム制御では、その情報処理がハードワイヤドロ
ジツクに代え、静的機能ユニツトの選択制御及び
順序制御を行うマイクロ命令により実現される。
すなわち、特定のプログラム命令語に対してどの
静的ユニツトをいつどのような制御順序で機能さ
せるかをマイクロ命令により実現する。このよう
なマイクロ命令は、アンドアレイとオアアレイか
らなるPLAによつて形成される。
上記アンドアレイとオアアレイとをダイナミツ
ク型論理回路で構成する場合、通常２相のクロツ
ク信号が必要にされる。これを１相のクロツク信
号により動作させると回路の簡素化を図ることが
できる。ここで、多段の順序論理回路として、１
相のクロツク信号により動作させるものが、特開
昭54−89558号公報によつて公知である。この公
報の回路では、クロツク信号の半周期に多段回路
を一斉にプリチヤージさせ、残り半周期を利用し
て各回路を一斉に動作状態にさせるものである。
このようなクロツク制御方式では、多段回路での
信号伝播遅延時間が比較的大きくなるので、クロ
ツク信号の周波数をあまり高くできない、言い換
えるならば、動作速度を速くできないという問題
がある。特に、上記のようなアンドアレイとオア
アレイにあつては、多数の記憶MOSFETが接続
されるので、出力容量（寄生容量）の容量値が比
較的大きくされる。これによつて、上記信号伝播
遅延時間が比較的大きくされるから、上記クロツ
ク制御方式は不向きなものになる。
ク型論理回路で構成する場合、通常２相のクロツ
ク信号が必要にされる。これを１相のクロツク信
号により動作させると回路の簡素化を図ることが
できる。ここで、多段の順序論理回路として、１
相のクロツク信号により動作させるものが、特開
昭54−89558号公報によつて公知である。この公
報の回路では、クロツク信号の半周期に多段回路
を一斉にプリチヤージさせ、残り半周期を利用し
て各回路を一斉に動作状態にさせるものである。
このようなクロツク制御方式では、多段回路での
信号伝播遅延時間が比較的大きくなるので、クロ
ツク信号の周波数をあまり高くできない、言い換
えるならば、動作速度を速くできないという問題
がある。特に、上記のようなアンドアレイとオア
アレイにあつては、多数の記憶MOSFETが接続
されるので、出力容量（寄生容量）の容量値が比
較的大きくされる。これによつて、上記信号伝播
遅延時間が比較的大きくされるから、上記クロツ
ク制御方式は不向きなものになる。
なお、マイクロプログラム制御方式について
は、1981年６月30日に(株)朝倉書店から発行された
「集積回路応用ハンドブツク」のP.446〜P.450に
記載されている。
は、1981年６月30日に(株)朝倉書店から発行された
「集積回路応用ハンドブツク」のP.446〜P.450に
記載されている。
〔発明の目的〕
この発明の目的は、簡単な回路構成によつて、
動作の高速化を図つたマイクロプログラム方式の
デイジタル回路を含む半導体集積回路装置を提供
することにある。
動作の高速化を図つたマイクロプログラム方式の
デイジタル回路を含む半導体集積回路装置を提供
することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、横型のROMにより構成されたア
ンドアレイ出力信号を受けてレベル保持を行う記
憶回路を介在させて、上記アンドアレイの読み出
し期間にプリチヤージが行われ、プリチヤージ期
間に上記記憶情報を受けてその読み出しを行う横
型のROMによりオアアレイを設けるものであ
る。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、横型のROMにより構成されたア
ンドアレイ出力信号を受けてレベル保持を行う記
憶回路を介在させて、上記アンドアレイの読み出
し期間にプリチヤージが行われ、プリチヤージ期
間に上記記憶情報を受けてその読み出しを行う横
型のROMによりオアアレイを設けるものであ
る。
参考例 １
第１図には、参考例としてのPLAの一実施例
の回路図が示されている。同図の各回路素子は、
公知のCMOS（相補型MOS）集積回路の製造技術
によつて、１個の単結晶シリコンのような半導体
基板上において形成される。同図において、ソー
ス・ドレイン間に直線が付加されたMOSFETは
Ｐチヤンネル型である。
の回路図が示されている。同図の各回路素子は、
公知のCMOS（相補型MOS）集積回路の製造技術
によつて、１個の単結晶シリコンのような半導体
基板上において形成される。同図において、ソー
ス・ドレイン間に直線が付加されたMOSFETは
Ｐチヤンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型
シリコンからなる半導体基板に形成される。Ｎチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＰチヤンネルMOSFETは、上記半導体基板
表面に形成されたＮ型ウエル領域に形成される。
これによつて、半導体基板は、その上に形成され
た複数のＮチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｎ型ウエル領域は、その上に形
成されたＰチヤンネルMOSFETの基体ゲートを
構成する。
シリコンからなる半導体基板に形成される。Ｎチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＰチヤンネルMOSFETは、上記半導体基板
表面に形成されたＮ型ウエル領域に形成される。
これによつて、半導体基板は、その上に形成され
た複数のＮチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｎ型ウエル領域は、その上に形
成されたＰチヤンネルMOSFETの基体ゲートを
構成する。
同図において点線で示したアンドアレイAND
は、横型ROMにより構成される。アンドアレイ
ANDは、縦方向にワード線が配置され、横方向
にデータ（ビツト）線が配置される。これらのワ
ード線とデータ線との交点に、記憶情報に従つて
記憶用MOSFETが選択的に形成される。上記記
憶用MOSFETは、ＮチヤンネルMOSFETによ
り構成され、そのゲートは上記ワード線に結合さ
れる。記憶用MOSFETのドレインは、データ線
に結合され、ソースは回路の接地電位点に結合さ
れる。上記記憶用MOSFETは、データ線に対し
て横方向（並列形態）にされるので、横型ROM
と呼ばれる。上記各データ線には、クロツク信号
φ２によつて制御されるＰチヤンネル型のプリチ
ヤージMOSFETQ１〜Ｑ３が設けられる。
は、横型ROMにより構成される。アンドアレイ
ANDは、縦方向にワード線が配置され、横方向
にデータ（ビツト）線が配置される。これらのワ
ード線とデータ線との交点に、記憶情報に従つて
記憶用MOSFETが選択的に形成される。上記記
憶用MOSFETは、ＮチヤンネルMOSFETによ
り構成され、そのゲートは上記ワード線に結合さ
れる。記憶用MOSFETのドレインは、データ線
に結合され、ソースは回路の接地電位点に結合さ
れる。上記記憶用MOSFETは、データ線に対し
て横方向（並列形態）にされるので、横型ROM
と呼ばれる。上記各データ線には、クロツク信号
φ２によつて制御されるＰチヤンネル型のプリチ
ヤージMOSFETQ１〜Ｑ３が設けられる。
また、各ワード線には、ノアゲート回路Ｇ１〜
Ｇ３を介して入力信号Dinが供給される。これら
のノアゲート回路Ｇ１〜Ｇ３は、クロツク信号
１によつてゲート制御が行われる。このアンドア
レイANDは、上記横型ROMを用いて論理積信号
を形成するため、ロウレベルを論理“０”とする
負論理構成とされる。上記ノアゲート回路Ｇ１〜
Ｇ３は、入力信号Dinを反転させるので、入力端
子から見れば、ハイレベルを論理“１”にしたの
と等価にできる。
Ｇ３を介して入力信号Dinが供給される。これら
のノアゲート回路Ｇ１〜Ｇ３は、クロツク信号
１によつてゲート制御が行われる。このアンドア
レイANDは、上記横型ROMを用いて論理積信号
を形成するため、ロウレベルを論理“０”とする
負論理構成とされる。上記ノアゲート回路Ｇ１〜
Ｇ３は、入力信号Dinを反転させるので、入力端
子から見れば、ハイレベルを論理“１”にしたの
と等価にできる。
上記アンドアレイANDの出力である各データ
線は、それぞれクロツク信号φ１によつて動作制
御が行われるクロツクドインバータ回路IV１〜
IV３の入力に供給される。これらのクロツクド
インバータ回路IV１〜IV３の出力は、ノアゲー
ト回路Ｇ４〜Ｇ６の一方の入力に供給される。こ
れらのノアゲート回路Ｇ４〜Ｇ６の他方の入力に
は、クロツク信号２が共通に供給される。これ
らのクロツクドインバータ回路IV１〜IV３とノ
アゲート回路Ｇ４〜Ｇ６は、記憶回路を構成す
る。すなわち、ノアゲート回路Ｇ４〜Ｇ６の一方
の入力容量を利用して、上記アンドアレイAND
の出力信号レベルを一時的に記憶する。
線は、それぞれクロツク信号φ１によつて動作制
御が行われるクロツクドインバータ回路IV１〜
IV３の入力に供給される。これらのクロツクド
インバータ回路IV１〜IV３の出力は、ノアゲー
ト回路Ｇ４〜Ｇ６の一方の入力に供給される。こ
れらのノアゲート回路Ｇ４〜Ｇ６の他方の入力に
は、クロツク信号２が共通に供給される。これ
らのクロツクドインバータ回路IV１〜IV３とノ
アゲート回路Ｇ４〜Ｇ６は、記憶回路を構成す
る。すなわち、ノアゲート回路Ｇ４〜Ｇ６の一方
の入力容量を利用して、上記アンドアレイAND
の出力信号レベルを一時的に記憶する。
同図に点線で示すようにオアアレイORは、上
記同様な横型ROMにより構成される。すなわ
ち、横方向にはワード線が配置され、縦方向には
データ線が配置され、それぞれの交点に記憶情報
に従つた記憶用MOSFETが設けられる。上記オ
アアレイORの各データ線には、それぞれクロツ
ク信号１を受けるＰチヤンネル型のプリチヤー
ジMOSFETQ４〜Ｑ６が設けられる。
記同様な横型ROMにより構成される。すなわ
ち、横方向にはワード線が配置され、縦方向には
データ線が配置され、それぞれの交点に記憶情報
に従つた記憶用MOSFETが設けられる。上記オ
アアレイORの各データ線には、それぞれクロツ
ク信号１を受けるＰチヤンネル型のプリチヤー
ジMOSFETQ４〜Ｑ６が設けられる。
この参考例では、上記記憶回路として２段の反
転回路を用いているので、アンドアレイANDの
出力が同相でオアアレイORに入力される。言い
換えれば、アンドアレイANDにより１つの選択
されたハイレベルの出力が入力としてオアアレイ
ORに供給される。したがつて、オアアレイOR
は、ハイレベルを論理“１”とする正論理構成に
される。なお、このオアアレイORは、ノア
（NOR）ゲート回路を構成するが、その出力にク
ロツク信号φ２によつて動作制御が行われるクロ
ツクドインバータ回路IV４〜IV６が設けられる
ので、オア出力信号Doutを形成する。
転回路を用いているので、アンドアレイANDの
出力が同相でオアアレイORに入力される。言い
換えれば、アンドアレイANDにより１つの選択
されたハイレベルの出力が入力としてオアアレイ
ORに供給される。したがつて、オアアレイOR
は、ハイレベルを論理“１”とする正論理構成に
される。なお、このオアアレイORは、ノア
（NOR）ゲート回路を構成するが、その出力にク
ロツク信号φ２によつて動作制御が行われるクロ
ツクドインバータ回路IV４〜IV６が設けられる
ので、オア出力信号Doutを形成する。
この参考例では、形式的には上記２つのクロツ
ク信号φ１とφ２とを用いているが、後述する動
作説明から明らかなように、実質的には１つのク
ロツク信号によつて動作する。
ク信号φ１とφ２とを用いているが、後述する動
作説明から明らかなように、実質的には１つのク
ロツク信号によつて動作する。
第２図には、上記PLAの動作の一例を示すタ
イミング図が示されている。
イミング図が示されている。
クロツク信号φ１がハイレベルの時、クロツク
信号φ２は上記クロツク信号φ１とは逆相のロウ
レベルにされる。なお、この参考例では、特に制
限されないが、１つのクロツク信号の理論的な信
号処理によつて、上記互いに逆相のクロツク信号
φ１とφ２の変化タイミングが重なり合うことの
無いように微少時間差を設けている。
信号φ２は上記クロツク信号φ１とは逆相のロウ
レベルにされる。なお、この参考例では、特に制
限されないが、１つのクロツク信号の理論的な信
号処理によつて、上記互いに逆相のクロツク信号
φ１とφ２の変化タイミングが重なり合うことの
無いように微少時間差を設けている。
上記クロツク信号φ１のハイレベルの期間に、
その反転信号１のロウレベルによつてノアゲー
ト回路Ｇ１〜Ｇ３が開き、入力信号Dinをアンド
アレイANDのワード線に伝える。例えば、上記
入力信号Dinのハイレベルにより１つのワード線
の信号Ａはロウレベルにされる。この時、クロツ
ク信号φ２のロウレベルによつて、その反転信号
φ２がハイレベルにされるからプリチヤージ
MOSFETQ１〜Ｑ３はオフ状態にされる。した
がつて、このタイミングでは、アンドアレイ
ANDの読み出し動作が行われ、選択された１つ
のデータ線の信号Ｂは、上記クロツク信号φ１の
ハイレベルによつて動作状態にされたクロツクド
インバータ回路IV１〜IV３を介してノアゲート
回路Ｇ４の入力容量に伝えられる。他のデータ線
は、上記入力信号Dinのビツトパターンに従つた
いずれかの記憶用MOSFETのオン状態によつて
ロウレベルにされ、上記同様にノアゲート回路Ｇ
５，Ｇ６の入力容量に伝えられる（図示せず）。
その反転信号１のロウレベルによつてノアゲー
ト回路Ｇ１〜Ｇ３が開き、入力信号Dinをアンド
アレイANDのワード線に伝える。例えば、上記
入力信号Dinのハイレベルにより１つのワード線
の信号Ａはロウレベルにされる。この時、クロツ
ク信号φ２のロウレベルによつて、その反転信号
φ２がハイレベルにされるからプリチヤージ
MOSFETQ１〜Ｑ３はオフ状態にされる。した
がつて、このタイミングでは、アンドアレイ
ANDの読み出し動作が行われ、選択された１つ
のデータ線の信号Ｂは、上記クロツク信号φ１の
ハイレベルによつて動作状態にされたクロツクド
インバータ回路IV１〜IV３を介してノアゲート
回路Ｇ４の入力容量に伝えられる。他のデータ線
は、上記入力信号Dinのビツトパターンに従つた
いずれかの記憶用MOSFETのオン状態によつて
ロウレベルにされ、上記同様にノアゲート回路Ｇ
５，Ｇ６の入力容量に伝えられる（図示せず）。
また、この時にオアアレイORは、タイミング
信号φ１のハイレベルによりその反転信号１が
ロウレベルにされるから、プリチヤージ
MOSFETQ４〜Ｑ６はオン状態になつて各デー
タ線を信号Ｄのようにハイレベルにプリチヤージ
する。この時、反転信号２のハイレベルによつ
て、ノアゲート回路Ｇ４〜Ｇ６は、ゲートを閉じ
てその出力をロウレベルにする。したがつて、オ
アアレイORの全ワード線は、信号Ｃのようにロ
ウレベルにされるから全記憶用MOSFETがオフ
状態にされて、上記プリチヤージ動作が行われ
る。
信号φ１のハイレベルによりその反転信号１が
ロウレベルにされるから、プリチヤージ
MOSFETQ４〜Ｑ６はオン状態になつて各デー
タ線を信号Ｄのようにハイレベルにプリチヤージ
する。この時、反転信号２のハイレベルによつ
て、ノアゲート回路Ｇ４〜Ｇ６は、ゲートを閉じ
てその出力をロウレベルにする。したがつて、オ
アアレイORの全ワード線は、信号Ｃのようにロ
ウレベルにされるから全記憶用MOSFETがオフ
状態にされて、上記プリチヤージ動作が行われ
る。
また、クロツク信号φ２のロウレベルによつ
て、出力用のクロツクドインバータ回路IV４〜
IV６は、非動作状態にされて出力をハイインピ
ーダンス状態にする。
て、出力用のクロツクドインバータ回路IV４〜
IV６は、非動作状態にされて出力をハイインピ
ーダンス状態にする。
次に、クロツク信号φ１がハイレベルからロウ
レベルに変化すると、その反転信号１がロウレ
ベルからハイレベルに変化するので、上記ノアゲ
ート回路Ｇ１〜Ｇ３を閉じさせて、アンドアレイ
ANDの全ワード線をロウレベルにする。これに
より、全記憶用MOSFETがオフ状態にされる。
上記時間差により、続いて反転信号２がハイレ
ベルからロウレベルに変化して、プリチヤージ
MOSFETQ１〜Ｑ３がオン状態にされる。これ
により、アンドアレイANDのプリチヤージが開
始される。上記のようなクロツク信号φ１とφ２
との時間差の設定によつて、プリチヤージ
MOSFETとオフ状態に切り替えられる前の記憶
用MOSFETを通して流れる直流電流の発生を防
止する。上記クロツク信号φ１のロウレベルによ
つて、クロツクドインバータ回路IV１〜IV３は、
非動作状態にされ、その出力をハイインピーダン
ス状態にする。これにより、上記アンドアレイ
ANDの出力信号は、上記ノアゲート回路Ｇ４〜
Ｇ６の入力容量に保持されたままとなる。
レベルに変化すると、その反転信号１がロウレ
ベルからハイレベルに変化するので、上記ノアゲ
ート回路Ｇ１〜Ｇ３を閉じさせて、アンドアレイ
ANDの全ワード線をロウレベルにする。これに
より、全記憶用MOSFETがオフ状態にされる。
上記時間差により、続いて反転信号２がハイレ
ベルからロウレベルに変化して、プリチヤージ
MOSFETQ１〜Ｑ３がオン状態にされる。これ
により、アンドアレイANDのプリチヤージが開
始される。上記のようなクロツク信号φ１とφ２
との時間差の設定によつて、プリチヤージ
MOSFETとオフ状態に切り替えられる前の記憶
用MOSFETを通して流れる直流電流の発生を防
止する。上記クロツク信号φ１のロウレベルによ
つて、クロツクドインバータ回路IV１〜IV３は、
非動作状態にされ、その出力をハイインピーダン
ス状態にする。これにより、上記アンドアレイ
ANDの出力信号は、上記ノアゲート回路Ｇ４〜
Ｇ６の入力容量に保持されたままとなる。
上記反転信号１のハイレベルへの変化によ
り、オアアレイORのプリチヤージMOSFETQ４
〜Ｑ６はオフ状態にされる。そして、反転信号
２のロウレベルへの変化によつて、ノアゲート回
路Ｇ４〜Ｇ６がゲートを開く、上記保持されたア
ンドアレイANDの出力をオアアレイORのワード
線に伝えるので、オアアレイORの読み出し動作
が開始される。この読み出し信号は、上記クロツ
ク信号φ２のハイレベルにより動作状態にされた
クロツクドインバータ回路IV４〜IV６を介して
送出される。以上の動作の繰り返しによつて、ア
ンドアレイANDとオアアレイORの相補的なプリ
チヤージ／読み出し動作が行われる。
り、オアアレイORのプリチヤージMOSFETQ４
〜Ｑ６はオフ状態にされる。そして、反転信号
２のロウレベルへの変化によつて、ノアゲート回
路Ｇ４〜Ｇ６がゲートを開く、上記保持されたア
ンドアレイANDの出力をオアアレイORのワード
線に伝えるので、オアアレイORの読み出し動作
が開始される。この読み出し信号は、上記クロツ
ク信号φ２のハイレベルにより動作状態にされた
クロツクドインバータ回路IV４〜IV６を介して
送出される。以上の動作の繰り返しによつて、ア
ンドアレイANDとオアアレイORの相補的なプリ
チヤージ／読み出し動作が行われる。
なお、プリチヤージ動作と、記憶用MOSFET
の非選択状態への移行との競合は、両MOSFET
を通した直流電流の発生を抑えるものであり、実
質的な動作には何等影響を与えないから、上記ク
ロツク信号φ１とφ２とは、１相のクロツク信号
に置き換えることができるものである。
の非選択状態への移行との競合は、両MOSFET
を通した直流電流の発生を抑えるものであり、実
質的な動作には何等影響を与えないから、上記ク
ロツク信号φ１とφ２とは、１相のクロツク信号
に置き換えることができるものである。
参考例 ２
第３図には、他の参考例の回路図が示されてい
る。この参考例では、アンドアレイANDとして、
横型ROMを用いていることを利用してデータ線
の両端からその出力を得るようにするものであ
る。言い換えるならば、オアアレイORを同図に
示すように、２つのオアアレイOR１，OR２を
アンドアレイANDの右左に配置するものである。
これによつて、１つのオアアレイORにより構成
する場合に比べて、オアアレイOR１とOR２の
ワード線長を1/2にすることができる。言い換え
るならば、１つのワード線に結合される記憶用
MOSFETの数を半減させることができるから、
その寄生容量値も半減できる。したがつて、ワー
ド線のプリチヤージ／デイスチヤージに要する時
間の短縮化によつて高速動作化を図ることができ
る。
る。この参考例では、アンドアレイANDとして、
横型ROMを用いていることを利用してデータ線
の両端からその出力を得るようにするものであ
る。言い換えるならば、オアアレイORを同図に
示すように、２つのオアアレイOR１，OR２を
アンドアレイANDの右左に配置するものである。
これによつて、１つのオアアレイORにより構成
する場合に比べて、オアアレイOR１とOR２の
ワード線長を1/2にすることができる。言い換え
るならば、１つのワード線に結合される記憶用
MOSFETの数を半減させることができるから、
その寄生容量値も半減できる。したがつて、ワー
ド線のプリチヤージ／デイスチヤージに要する時
間の短縮化によつて高速動作化を図ることができ
る。
参考例 ３
第４図には、上記記憶回路の他の一参考例の回
路図が示されている。この参考例では、記憶回路
として、第１図の参考例回路におけるノアゲート
Ｇ４〜Ｇ６に代え、クロツクドインバータ回路を
用いるものである。このようなクロツクドインバ
ータ回路を用いた場合には、オアアレイORのプ
リチヤージ期間に、上記クロツクドインバータ回
路は、出力ハイインピーダンス状態にされるのみ
であるから、オアアレイORのワード線をロウレ
ベルにするため各ワード線と回路の接地電位との
間にリセツト用のMOSFETが設けられる（図示
ぜす）。
路図が示されている。この参考例では、記憶回路
として、第１図の参考例回路におけるノアゲート
Ｇ４〜Ｇ６に代え、クロツクドインバータ回路を
用いるものである。このようなクロツクドインバ
ータ回路を用いた場合には、オアアレイORのプ
リチヤージ期間に、上記クロツクドインバータ回
路は、出力ハイインピーダンス状態にされるのみ
であるから、オアアレイORのワード線をロウレ
ベルにするため各ワード線と回路の接地電位との
間にリセツト用のMOSFETが設けられる（図示
ぜす）。
第５図には、本発明の実施例の回路図が示され
ている。同図のアンドアレイAND、オアアレイ
ORは、第１図、第３図のものと同じものであ
る。
ている。同図のアンドアレイAND、オアアレイ
ORは、第１図、第３図のものと同じものであ
る。
上記アンドアレイANDの出力信号（データ線）
は、CMOSインバータ回路構成のＰチヤンネル
MOSFETQ１１、NNチヤンネルMOSFETQ１
２のゲートに結合される。上記Ｎチヤンネル
MOSFETQ１３と出力端子との間には、クロツ
ク信号φ１を受けるＮチヤンネルMOSFETQ１
２が設けられる。
は、CMOSインバータ回路構成のＰチヤンネル
MOSFETQ１１、NNチヤンネルMOSFETQ１
２のゲートに結合される。上記Ｎチヤンネル
MOSFETQ１３と出力端子との間には、クロツ
ク信号φ１を受けるＮチヤンネルMOSFETQ１
２が設けられる。
この入力側回路の出力信号は、上記同様なＰチ
ヤンネルMOSFETQ１４とＮチヤンネル
MOSFETQ１６のゲートに共通に供給される。
そして、上記オアアレイORの入力線（ワード
線）に接続される出力端子と上記Ｐチヤンネル
MOSFETQ１４との間に前記クロツク信号φ１
を受けるＰチヤンネルMOSFETQ１５が設けら
れる。すなわち、この実施例の入力側回路は、通
常のクロツクドインバータ回路における反転クロ
ツク信号φ１を受けるＰチヤンネルMOSFETが
省略され、出力側回路は、反転クロツク信号φ１
を受けるＮチヤンネルMOSFETが省略されたも
のである。このように上記MOSFETを省略する
ものとしても、１相のクロツク信号でそのプリチ
ヤージ動作と読み出し動作を行うダイナミツク型
回路としてのアンドアレイANDの出力信号を受
け、その入力信号を形成する動作にには何等の支
障も生じない。
ヤンネルMOSFETQ１４とＮチヤンネル
MOSFETQ１６のゲートに共通に供給される。
そして、上記オアアレイORの入力線（ワード
線）に接続される出力端子と上記Ｐチヤンネル
MOSFETQ１４との間に前記クロツク信号φ１
を受けるＰチヤンネルMOSFETQ１５が設けら
れる。すなわち、この実施例の入力側回路は、通
常のクロツクドインバータ回路における反転クロ
ツク信号φ１を受けるＰチヤンネルMOSFETが
省略され、出力側回路は、反転クロツク信号φ１
を受けるＮチヤンネルMOSFETが省略されたも
のである。このように上記MOSFETを省略する
ものとしても、１相のクロツク信号でそのプリチ
ヤージ動作と読み出し動作を行うダイナミツク型
回路としてのアンドアレイANDの出力信号を受
け、その入力信号を形成する動作にには何等の支
障も生じない。
例えば、上記クロツク信号φ１がロウレベルの
時、アンドアレイANDの出力線がプリチヤージ
されてハイレベルにされる。このハイレベルによ
りＰチヤンネルMOSFETQ１１はオフ状態にな
り、クロツク信号φ１のロウレベルによつてＮチ
ヤンネルMOSFETQ１２がオフ状態になる。し
たがつて、上記プリチヤージハイレベルによりＮ
チヤンネルMOSFETQ１３がオン状態になつて
も、その出力端子はハイインピーダンス状態にな
つて、以前の読み出し動作の信号を保持するもの
となる。そして、出力段側回路の入力容量（図示
せず）に保持された読み出し信号は、上記クロツ
ク信号φ１のロウレベルにより、Ｐチヤンネル
MOSFETQ１５がオン状態になつているので、
上記保持されたアンドアレイANDの読み出し信
号がハイレベルなら、ＮチヤンネルMOSFETQ
１６がオン状態になつて、オアアレイORの入力
線（ワード線）にロウレベルを伝える。また、上
記保持された読み出し信号がロウレベルなら、Ｐ
チヤンネルMOSFETQ１４がオン状態になるの
で、上記オン状態になつているＰチヤンネル
MOSFETQ１５を通してオアアレイORの入力線
にハイレベルを伝える。これにより、オアアレイ
ORは、その読み出し動作を行う。
時、アンドアレイANDの出力線がプリチヤージ
されてハイレベルにされる。このハイレベルによ
りＰチヤンネルMOSFETQ１１はオフ状態にな
り、クロツク信号φ１のロウレベルによつてＮチ
ヤンネルMOSFETQ１２がオフ状態になる。し
たがつて、上記プリチヤージハイレベルによりＮ
チヤンネルMOSFETQ１３がオン状態になつて
も、その出力端子はハイインピーダンス状態にな
つて、以前の読み出し動作の信号を保持するもの
となる。そして、出力段側回路の入力容量（図示
せず）に保持された読み出し信号は、上記クロツ
ク信号φ１のロウレベルにより、Ｐチヤンネル
MOSFETQ１５がオン状態になつているので、
上記保持されたアンドアレイANDの読み出し信
号がハイレベルなら、ＮチヤンネルMOSFETQ
１６がオン状態になつて、オアアレイORの入力
線（ワード線）にロウレベルを伝える。また、上
記保持された読み出し信号がロウレベルなら、Ｐ
チヤンネルMOSFETQ１４がオン状態になるの
で、上記オン状態になつているＰチヤンネル
MOSFETQ１５を通してオアアレイORの入力線
にハイレベルを伝える。これにより、オアアレイ
ORは、その読み出し動作を行う。
一方、クロツク信号φ１がハイレベルに変化す
ると、アンドアレイANDのプリチヤージされた
出力線（データ線）のうち、入力信号Dinに従つ
て選択されたもののみがプリチヤージレベルにと
どまり、他はデイスチヤージされる。このように
して読み出された信号は、上記クロツク信号φ１
のハイレベルにより入力側回路のＮチヤンネル
MOSFETQ１２がオン状態になつているので、
その出力端子に上記読み出し信号の反転信号を形
成する。この時、出力段側回路は、上記クロツク
信号φ１のハイレベルによつてＰチヤンネル
MOSFETQ１５がオフ状態になつているので、
上記読み出し信号の反転信号（ロウレベル）がオ
アアレイORに入力されることはない。なお、非
選択の出力信号によつて、Ｎチヤンネル
MOSFETQ１６がオン状態にされるので、オア
アレイORの入力線（ワード線）のリセツトを助
長するように作用する。なお、オアアレイORの
全ワード線をリセツト状態にさせるため、上記
〔実施例４〕と同様なリセツトMOSFETが設け
られる。
ると、アンドアレイANDのプリチヤージされた
出力線（データ線）のうち、入力信号Dinに従つ
て選択されたもののみがプリチヤージレベルにと
どまり、他はデイスチヤージされる。このように
して読み出された信号は、上記クロツク信号φ１
のハイレベルにより入力側回路のＮチヤンネル
MOSFETQ１２がオン状態になつているので、
その出力端子に上記読み出し信号の反転信号を形
成する。この時、出力段側回路は、上記クロツク
信号φ１のハイレベルによつてＰチヤンネル
MOSFETQ１５がオフ状態になつているので、
上記読み出し信号の反転信号（ロウレベル）がオ
アアレイORに入力されることはない。なお、非
選択の出力信号によつて、Ｎチヤンネル
MOSFETQ１６がオン状態にされるので、オア
アレイORの入力線（ワード線）のリセツトを助
長するように作用する。なお、オアアレイORの
全ワード線をリセツト状態にさせるため、上記
〔実施例４〕と同様なリセツトMOSFETが設け
られる。
この実施例の記憶回路は、その素子数が合計で
６個と上記第１図又は第４図の回路に比べて少な
いこと、形式的にも１つのクロツク信号φ１のみ
で動作するので、上記アンドアレイとアオアレイ
との間に、高密度でレイアウトすることができる
ものとなる。
６個と上記第１図又は第４図の回路に比べて少な
いこと、形式的にも１つのクロツク信号φ１のみ
で動作するので、上記アンドアレイとアオアレイ
との間に、高密度でレイアウトすることができる
ものとなる。
(1) アンドアレイとオアアレイのプリチヤージ動
作と読み出し動作とを交互（相補的）に行わせ
ることにより、実質的に１相のクロツク信号を
用いてPLA回路のようなロジツクアレイを構
成することができるという効果が得られる。
作と読み出し動作とを交互（相補的）に行わせ
ることにより、実質的に１相のクロツク信号を
用いてPLA回路のようなロジツクアレイを構
成することができるという効果が得られる。
(2) 上記(1)により、アンドアレイとオアアレイと
は、同時に読み出し動作を行わないから、その
読み出しのための信号伝播遅延時間を短くする
ことができる。これによつて、高い周波数のク
ロツク信号を用いることができるから、高速動
作化を実現することができるという効果が得ら
れる。
は、同時に読み出し動作を行わないから、その
読み出しのための信号伝播遅延時間を短くする
ことができる。これによつて、高い周波数のク
ロツク信号を用いることができるから、高速動
作化を実現することができるという効果が得ら
れる。
(3) アンドアレイとオアアレイとを共に横型
ROMを用いることによつて、アンドアレイと
して縦型ROMを用いる場合に比べてそのデイ
スチヤージ（読み出し動作）を速くできるか
ら、高速動作化を図ることができる。
ROMを用いることによつて、アンドアレイと
して縦型ROMを用いる場合に比べてそのデイ
スチヤージ（読み出し動作）を速くできるか
ら、高速動作化を図ることができる。
(4) アンドアレイとして横型ROMを用いること
によつて、その出力線（データ線）の双方向か
ら出力信号を得ることができる。これによつ
て、オアアレイを２分割できるから、オアアレ
イの動作高速化を実現できるという効果が得ら
れる。
によつて、その出力線（データ線）の双方向か
ら出力信号を得ることができる。これによつ
て、オアアレイを２分割できるから、オアアレ
イの動作高速化を実現できるという効果が得ら
れる。
(5) アンドアレイとオアアレイとを結合させる記
憶回路として、リセツト動作のみを考慮してク
ロツク信号に従つて動作するスイツチ
MOSFETを設けることにより、素子数とクロ
ツク信号線の削減を図ることができるという効
果が得られる。
憶回路として、リセツト動作のみを考慮してク
ロツク信号に従つて動作するスイツチ
MOSFETを設けることにより、素子数とクロ
ツク信号線の削減を図ることができるという効
果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、アンドアレイとオアアレイ及びそ
の周辺回路は、ＮチヤンネルMOSFET又はＰチ
ヤンネルMOSFETのみによつて構成するもので
あつてもよい。上記オアアレイの出力は、更にオ
ンドアレイに入力するもの等多段のアレイ構成に
するものであつてもよい。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、アンドアレイとオアアレイ及びそ
の周辺回路は、ＮチヤンネルMOSFET又はＰチ
ヤンネルMOSFETのみによつて構成するもので
あつてもよい。上記オアアレイの出力は、更にオ
ンドアレイに入力するもの等多段のアレイ構成に
するものであつてもよい。
この発明は、PLAにより構成されたマイクロ
プログラム制御方式のマイクロプロセツサ等のよ
うなデイジタル情報処理装置の他、少なくともア
ンドアレイとオアアレイを含む半導体集積回路装
置に広く利用できる。
プログラム制御方式のマイクロプロセツサ等のよ
うなデイジタル情報処理装置の他、少なくともア
ンドアレイとオアアレイを含む半導体集積回路装
置に広く利用できる。
第１図は、参考例の要部一実施例を示す回路
図、第２図は、その動作の一例を説明するための
タイミング図、第３図は、他のPLAの参考例を
示す回路図、第４図は、上記PLAにおける記憶
回路の他の参考例を示す回路図、第５図は、本発
明の一実施例を示す回路図である。 AND……アンドアレイ、OR，OR１，OR２
……オアアレイ。
図、第２図は、その動作の一例を説明するための
タイミング図、第３図は、他のPLAの参考例を
示す回路図、第４図は、上記PLAにおける記憶
回路の他の参考例を示す回路図、第５図は、本発
明の一実施例を示す回路図である。 AND……アンドアレイ、OR，OR１，OR２
……オアアレイ。
Claims (1)
- 【特許請求の範囲】 １ 複数の第１ワード線と、複数の第１データ線
と、それぞれ第１データ線と回路の接地電位点と
の間に設けられかつゲートがワード線に結合され
た第１導電型の複数の記憶用MOSFETと、それ
ぞれ回路の電源端子と上記第１データ線との間に
設けられ第１クロツク信号によつて動作制御され
る第２導電型の複数の第１プリチヤージ
MOSFETとからなる横型のROMにより構成さ
れたアンドアレイと、 それぞれ上記アンドアレイのデータ線からの出
力信号を受けレベル保持を行なう複数の記憶回路
と、 複数の第２ワード線と、複数の第２データ線
と、それぞれ第２データ線と回路の接地電位点と
の間に設けられかつゲートがワード線に結合され
た第１導電型の複数の記憶用MOSFETと、それ
ぞれ回路の電源端子と上記第２データ線との間に
設けられ第２クロツク信号によつて動作制御され
る第２導電型の複数の第２プリチヤージ
MOSFETとからなる横型のROMにより構成さ
れ、上記第２クロツク信号によつて上記アンドア
レイの読み出し期間にプリチヤージが行なわれ、
上記アンドアレイのプリチヤージ期間に上記記憶
回路からの記憶情報を受けてその読み出しを行う
オアアレイとを備えてなり、 上記記憶回路は、上記回路の電源端子と第１出
力点との間に設けられそのゲートに上記アンドア
レイの出力信号を受ける第２導電型の第
1MOSFETと、そのゲートに上記アンドアレイ
の出力信号を受ける第１導電型の第2MOSFET
と、上記第2MOSFETと直列接続されて上記第
１出力点と上記回路の接地電位点との間に設けら
れかつそのゲートに上記第２クロツク信号に対し
て逆相にされた第３クロツク信号が供給される第
１導電型の第3MOSFETと、そのゲートに上記
第１出力点の信号を受ける第２導電型の第
4MOSFETと、上記第4MOSFETと直列接続さ
れて上記回路の電源端子と第２出力点との間に設
けられかつそのゲートに上記第３クロツク信号が
供給される第２導電型の第5MOSFETと、上記
第２出力点と回路の接地電位点との間に設けられ
そのゲートに上記第１出力点の信号を受ける第１
導電型の第6MOSFETとからなり、上記第２出
力点の出力を上記オアアレイの入力に送出するも
のであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222201A JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222201A JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101124A JPS61101124A (ja) | 1986-05-20 |
| JPH0516699B2 true JPH0516699B2 (ja) | 1993-03-05 |
Family
ID=16778718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222201A Granted JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101124A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764691A (en) * | 1985-10-15 | 1988-08-16 | American Microsystems, Inc. | CMOS programmable logic array using NOR gates for clocking |
| FR2611099B1 (fr) * | 1987-02-12 | 1993-02-12 | Bull Sa | Reseau logique dynamique |
| JPH01198120A (ja) * | 1988-02-02 | 1989-08-09 | Fujitsu Ltd | デコーダ回路 |
| JP2544027B2 (ja) * | 1990-05-24 | 1996-10-16 | 株式会社東芝 | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 |
| US5746516A (en) * | 1995-08-11 | 1998-05-05 | Hitachi Powdered Metals Co., Ltd. | Porous bearing system having internal grooves and electric motor provided with the same |
| US6120188A (en) * | 1997-06-19 | 2000-09-19 | Matsushita Electric Industiral Co., Ltd. | Bearing unit manufacturing method bearing unit and motor using the bearing unit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
| JPS5782292A (en) * | 1980-11-11 | 1982-05-22 | Matsushita Electric Ind Co Ltd | Shift register |
| JPS615622A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク動作形ｐｌａ |
-
1984
- 1984-10-24 JP JP59222201A patent/JPS61101124A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
| JPS5782292A (en) * | 1980-11-11 | 1982-05-22 | Matsushita Electric Ind Co Ltd | Shift register |
| JPS615622A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク動作形ｐｌａ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101124A (ja) | 1986-05-20 |
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