JPS6151694A - 擬似スタティックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダ・ｆナミック型ＲＡＭ（ランダム・アク
セス・メモリ）に関するもので、例えば、一対の相補デ
ータ線を短絡することによってプリチャージを行う方式
のダイナミック型ＲＡＭに利用して有効な技術に関する
ものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形感で記憶するキャパシタとアドレス選択用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔとによって構成されるダイナミッ
ク型メモリセルを用いるとともに、その周辺回路をＣＭ
Ｏ９（相補型ＭＯ５）スタティック型回路で構成し、上
記アドレス信号の変化を検出して必要なタイミング信号
を得ることによって、外部からはスタティック型ＲＡ　
Ｍと同等に扱えるようにするものである。

このようにダイナミック型メモリアレイを用いた場合、
電源投入時にはメモリアレイ等のダイナミック型回路部
分にプリチャージが行われないため、その書込み又は読
み出しに先立って、一旦各ダイナミソク型回路を動作さ
せるという複数サイクルのダミーサイクルを設ける必要
がある。

そこで、本願発明者は、上記ダミーサイクルが不要なダ
イナミック型ＲＡＭを考えた。

〔発明の目的〕

この発明の目的は、電源投入後に直ちに書き込み又は読
み出し動作を行うことのできるダイナミック型ＲＡ　Ｍ
　’ｃ提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電源投入を検出して１ショットパルスを発生
させ、このパルス信号に応答し、ダ・イナミフク型メモ
リセルがマトリックス配置されたメモリアレイにおける
相補データ線の一方を電源電圧レベルに他方を回路の接
地電位とするＭＯＳＦＥＴを設けるものである。

〔実施例１〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成され、例えば、
端子Ｄｉｎ、　Ｄｏｕｔ　、　ＡＯ〜Ａｌ　？、ＷＥ、
Ｃ３，ＲＥＳＨ及びＶ　ＣＣＩ　　Ｖ　ｓｓは、その外
部端子とされ、端子Ｖ　ｃｃ、　　Ｖ　ｓｓには図示し
ない適当な外部電源装置から給電が行われる。

回路記号Ｍ　−Ａ　ＲＹで示されているのは、メモリア
レイであり、後述するように記憶用キャパシタとアドレ
ス選択用ＭＯ３ＦＥＴＬ：’構成された公知のＩ　Ｍ　
ＯＳ型少モリセルがマトリックス状に配置されている。

この実施例では、上記メモリセルは一対の平行に配置さ
れた相補データ線り、Ｄのいずれか一方に、その入出力
ノードが結合された二交点方式で配置される。この実施
例では、これらの相？Ｊｉデータ線の電源投入ｉ後にお
けるレベルを規定するため、各相補データ線には後述す
るようなＭＯＳ　Ｆ　ＥＴが設けられている。

回路記号ＰＣで示されているのは、データ線ブリチ中−
ジ回路である。この実施例のメモリアレイのプリチャー
ジ動作は、後述するように一対の相補データ線（後述す
る共通相補データ線も同様である）をＭＯＳＦＥＴによ
り単に短絡することにより上記相補データ線り、Ｄを約
Ｖｃｃ／２の中間レベルにするものである。これにより
、０ボルトからＶＣＣレベルまでチャージアンプするも
のに比べ、そのレベル変化量が小さく、プリチャージＭ
　ＯＳ　ｌ？　Ｅ　Ｔのゲート電圧を通常の論理Ｌ／ヘ
ル（Ｖｃｃ）を用いても十分に非飽和状態でオンさせる
ことが出来るからプリチャージ動作を高速に、しかも１
氏消費電力のもとに行うことができる。上記のように、
プリチャージレベルを約■ｃｃ／２の中間レベルにする
ものであるので、メモリセルの読み出し時においても、
メモリセルのスイッチＭＯ３ＦＥＴのゲート電圧（ワー
ド！５１ｉＨ択電圧）として通常の論理レベル（Ｖ　ｃ
ｃ）を用いても十分に非飽和状態でオンさせることが出
来るから、ブート・ストラップ電圧を用いることなく、
↑？ｊ　’＋ｒＵ記憶キャパシタの全型ｒｉｒ読み出し
が可能となる。また、読み出し基準電圧は、メモリセル
が選択されない−方のデータ線のプリチャージレベルを
利用することによって、読み出し基準電圧を形成するダ
ミーセルが不要になる。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制■されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれＰチ中ンネルＭＯ３Ｆ　Ｅ　Ｔ　（
！：　Ｎ　−’ｆ−ヤ７ネ）Ｉ、ＭＯＳ　Ｆ　ＥＴトチ
、）Ｒ成された一対のパワースイッチＭＯＳ　Ｆ　ＥＴ
が設けられた０ＭＯ３（相補型Ｍ　ＯＳ　”）ラッチ回
路で１ｒｌ成され、その一対の入出力ノードは、上記イ
；目補データ線り、Ｄに結合されている。タイミングパ
ルスφｐａは、上記パワースイッチＭＯ３−ＦＥＴを制
御するためのものである。なお、Ｎチャンネル！、／１
０５ＦＥＴとＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔで構成
されタハワースイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔを制御する
ために、非反転タイミングパルスφｐａと反ｋ　タイミ
ングパルスφｐａとが用いられるが、同図では非反転タ
イミングパルスφｐａのみが示されている。上記一対の
パワースイッチＭＯＳＦＥＴは、上記のプリチャージ動
作の開始直前にオフ状態にされる。これにより相補デー
タ線り、Ｄはフローティング状態でＶ　ｃｃ、　　Ｖ　
ｓｓレベルを保持する。

回路記号Ｃ−Ｓ　Ｗで示されているのは、カラムスイッ
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補データ線（一本の線で表す）ＣＤ、Ｃ
Ｄに結合させる。

回路記号Ｒ−Ａ　Ｄ　Ｂで示されているのは、ロウアド
レスバッファであり、外部端子ＡＯ−Ａ８からの外部ア
ドレス信号を受けて、内部相捕アドレス信号ａ　Ｏ−ａ
　８．　　Ｘ１０”ａ　８を形成する。なお、以後の説
明及び図面では、一対の内部相補アドレス信号、例えば
ａＱ、ＴＯを内部相補アドレス信号上０と表すことにす
る。したがって、上記内部相補アドレス信号ａＱ＝ａ３
．７０〜丁８は、内部相補アドレス信号上０〜土８と表
すつ回路記号Ｃ−Ａ、　Ｄ　Ｂで示されているのは、カ
ラムアドレスバッファで゛あり、外部端子Ａ９〜Ａ１７
からの外部アドレス信号を受けて、内部相補アドレス信
号ａ９〜ａ　１７．丁９〜丁１７を形成する。なお、上
述した内部相補アドレス信号の表し方に従って、図面及
び以下の説明では、上記内部相補アドレス信号ａ９〜ａ
１７，７９〜τ１７を内部相補アドレス信号上９〜工１
７と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａＱｗａ８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。

回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、タイミングパルスφｒＷにより、メインアン
プＭＡからの読み出しデータを外部端子Ｉ１０にそれぞ
れ送出する。なお、書込み時には、タイミングパルスφ
ｒｗのロウレベルによりこのデータ出力バッファＤＯＢ
は、不動作（出力ハイインピーダンス）状態にされる。

回路記号Ｄ　Ｉ　Ｆ、で示されているのは、ヂーク人カ
バツファであり・久イミングパルス９１ｒＷにより、外
部端子Ｉ１０からの書込みデータを共通相補データ線に
伝える。なお、読み出し時には、タイミングパルスφｒ
ＷのロウしノベルによりこのＤ！Ｂは上記同様に不動作
にされる。これにより、釘要ならば、上記端子Ｄｏｕｔ
とＤｉｎとは共通の外部データバスに接続することがで
きる。なお、上記端子ＤｏｕｔとＤｉｎとは共通の端子
としてもよい。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡＴｒ）で示されているのは、特に１ｌｉｌ
Ｊ限されないが、アドレス信号ａＱ−３８（又は７０〜
丁８）を受けて、その立ち上がり又は立ち下がりの変・
化検出するアドレス信号変化検出口Ｆ３である。回路記
号ＣＡＴＤで示されているのは、特に制昭されないが、
アト１．−ス信し−ａ９”ａ１７（又はａ９〜ａ１７）
を受けて、その立ち上がり又は立ぢ下がりの変化を検出
するアドレス信号変化検出回路である。

上記アドレス信号変化検出回路ＲＡＴＤは、特に制限さ
れないが、アドレス信号ａＯ〜ａ８と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出力信号を受ける論理和回路とによって構
成される。すなわち、アドレス信号とそのアドレス信号
の遅延信号とを受ける排他的回路が各アドレス信号に対
して設けられている。この場合９個の排他的論理和回路
が設けられており、この９個の排他的論理和回路の出力
信号が論理和回路に入力されている。このアドレス信号
変化検出回路ＲＡＴＤは、アドレス信号ａＯ〜ａ８のう
ちいずれか１つでも変化すると、その変化タイミングに
同期したアドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされている
。すなわち、アドレス信号ａ９〜ａ１７と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これらの排
他的論理和回路の出力信号を受ける論理和回路とによっ
て構成されている。このアドレス信号変化検出回路ＣＡ
ＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同様
に、アトＬ・大信号ａ９〜ａ１７のうちいずれが１つで
も変化したとき、その変化タイミングに同期Ｌ７たアト
Ｌ・ス信号変化槙出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発他回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるラーイトイネーブル信号１Ｎ　Ｅ　
、チップ選択信号ｃ３を受けて、ｌ：記一連のタイミン
グパルスと後述するメへリアレイ開−八ＲＹのシリアル
読み出し動作に必要なタイミングパルスを形成する。ま
た、このタイミング発生回路ＴＧは、後述するように電
源投入時の相補データ線の自動レベル設定を行うための
１ショントパルス発注回路を内蔵している。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信列（図示せず）に従って、上記アドレスバッファＲ−
ＡＤＢで形成された内部相補アドレス信号１０〜ユ８と
、上記自動リフレッシュ回路ＲＥＦで形成された内部相
補アドレス信号ａＯ−ａ８とを選択的に上記デコーダＲ
−ＤＣＲに伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。基板バイアス電圧発注回路Ｖｂｂ
−Ｑは、集信回路の外部端子を構成する電源θ１；１子
Ｖｃｃと基準電位端子もしくはアース端子との間に加え
られる＋５■のような正電源電圧に応答して、半導体基
板に供給すべき負のバンクバイアス電圧−ｖｂｂｔ−発
生する。これによって、ＮチャンネルＭＯ３ＦＥＴの基
板ゲートにバンクバイアス電圧が加えられることになる
。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのりフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。オな：ｂ
ち、チップ選択信号Ｃ３がハイレベルのときにリフレッ
シュ信号ＲＥＳＨをロウレベルにすると自動リフレッシ
ュ回路ＲＥＦは、マルチプレクサＭＰＸを切り換えて、
内蔵のリフレッシュアドレスカウンタからの内部アドレ
ス信号をロウデコーダＲ−ＤＣＨに伝えて一本のワード
線選択によるリフレッシュ動作（オートリフレッシュ）
を行う、また、リフレッシュｆ言％ＲＥＳＨをロウレベ
ルにしつづけるとタイマーが作動して、一定時間毎にリ
フレッシュアドレスカウンタが歩進させられて、この間
連続的なリフレッシュ動作（セルフリフレッシュ）を行
う。

図示のブロックのダイナミック型ＲＡＭは、擬似スタテ
ィック型ＲＡＭを構成する。種々の回路動作は、アドレ
ス信号変化検出回路ＲＡＴＤ及びＣＡＴＤから送出され
る検出パルスφｒ、φＣによって制御される。

マルチプレクサＭＰＸから出力されるロウ系の内部アド
レス信号の少な（とも１つにおけるレベル変化に応じて
検出パルスφｒが出力されると、それに応じてタイミン
グ発生回路ＴＧからロウ系回路の動作を制御するための
タイミング信号が出力される。タイミング信号φｐａは
、検出パルスφｒが発生されると、それに応じてセンス
アンプＳＡを非動作にさせるレベルにされる。タイミン
グ信号φｐは、タイミング信号φｐａが変化されると同
時もしくは若干遅延されたタイミングから所定期間だけ
例えばハイレベルのプリチャージ指示レベルにされる。

これによりプリチャージ回路ＰＣが動作され、メモリア
レー（Ｍ　−Ａ　ＲＹにおける各データ線かはｖＶｃｃ
／２レベルにプリチャージされる。すなわち、データ読
み出し動作前の前Ｌ％備が実行される。

タイミング信号φＸは、検出パルスφｒと同期して例え
ばロウレベルにされ、タイミング信号φｐがロウレベル
にされた後にハイレベルにさ−れる。

ロウデコーダＲ−ＤＣＲは、タイミング信号φＸがハイ
レベルにされるごとによって動作される。

その結果、メモリアレイＭ　−Ａ　ＲＹにおける複数の
ワード線のうちロウ系の内部アドレス信号に対応された
１つが選択されるようになる。

タイミング信号φｐａは、タイミング信号φＸがハイレ
ベルにされた後に、センスアンプＳＡ’ａＪＪ＋作させ
るレベルにされる。これによってメモリアレイＭ−ＡＲ
Ｙにおけるメモリセルから読み出されたデータの増幅が
開始される。

タイミング信号φｙは、検出パルスφｒの発生とともに
ロウレベルにされ、タイミング信号φＸ及びφｐａが発
生された後にハイレベルにされる。

タイミング信号φｙは、またタイミング信号φＸがハイ
レベルにされているときにおいて検出パルスφＣが発生
されると、すなわちロウ系アドレス信号が変化されると
その時から所定期間だけロウレベルのリセントレベルに
された後にハイレベルにされる。カラムデコーダＣ−Ｄ
ＣＲは、タイミング信号φｙがハイレベルにされること
によって動作される。カラムデコーダＣ−ＤＣＲの動作
によってカラムスイッチＣ−５Ｗが動作さ（られるよう
になる。その結果、メモリアレイＭ−ＡＲＹにおける複
数対のデータ線のうちカラム系アドレス信号に対応され
た１つが選択される。

タイミング信号φｍａは、タイミング信号φｙがロウレ
ベルにされるとこれに同期してロウレベルにされ、タイ
ミング信号φｙがハイレベルにされた後にハイレベルに
される。メインアンプＭＡは、タイミング信号φｍａが
ハイレベルにされることによって動作される。

タイミング信号は、外部端子Ｃ３におけるチップ選択信
号がロウレベル（選択レベル）にされ、かつ外部端子Ｗ
Ｅにおけるライトエネイブル信号がハイレベル（読み出
し動作指示レベル）にされているときに例えばロウレベ
ルにされる。

′５Ｓ２図には、上記メモリアレイＭ−ＡＲＹにおける
相補データ線の自動レベル設定回路の一実施例の回路図
が示されている。同図の各回路素子は、公知のＣＭＯ５
（相補型ＭＯＳ）集積回路の製造技術によって、１個の
単結晶シリコンのような半導体基板上において形成され
る。なお、同図において、特に説明をしない場合はＮチ
ャンネルＭＯ５ＦＥＴ　（絶縁ゲート型電界効果トラン
ジスタ）である。また、ソース・ドレイン間に直線が付
加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型ＭＯ５ＦＥ
Ｔである。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型つ゛エル領域は、その上に形成されたＰチャ
ンネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯ５ＦＥＴの基板ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。

第２図において、メモリアレイＭ−ＡＲＹは、その二対
の行が代表として示されており、それぞれ一対の平行に
配置された相補データ線り、Ｄに、アドレス選択用ＭＯ
ＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成され
た複数のメモリセルのそれぞれの入出力ノードが所定の
規則性をもって配分されて結合されている。同じ列に配
置されたメモリセルのアドレス選１尺用ＭＯ３ＦＥＴＱ
ｍは、そのゲートが対応するワード線Ｗに結合される。

プリチャージ回路ＰＣは、代表として示されたＭＯ３Ｆ
ＥＴＱＩ、Ｑ２のように、相補データ線り、Ｄ間に設け
られたスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔにより構成される
。こ、ｊｔらのＭＯ３ＦＥＴＱＩ、Ｑ２は、そのゲート
に夕・イミングパルスφｐがイ共（合される。

この実施例では、電１ｊ！Ａ投入直後における相補デー
タ線り、Ｄを電源電圧Ｖｃｃと回路の接地電位■ｓｓに
設定するため、一方の相補データ線りにＮチャンネルＭ
Ｏ３ＦＥＴＱ３．Ｑ５のソース又はドレインが結合され
、他力の相補データ線にＰチャンネ／ｌｚＭＯ３ＦＥＴ
Ｑ４．Ｑ６（７）ソース又は）’レインが結合される。

上記ＮチャンネルＭ　ＯＳ　Ｆ　ＥＴＱ３．Ｑ５の他方
のソース又はドレインは、相互に共通接続され、タイミ
ング信号φ２が供給される。上記ＰチャンネルＭＯＳＦ
ＥＴＱ４．Ｑ６の他方のソース又はドレインは、相互に
共通接続され、タイミング信号φ１が供給される。上記
ＮチャンネルＭＯ３ＦＥＴＱ３．Ｑ５のゲートには、上
記タイミング信号φ１が共通に供給され、Ｐチャンネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４　、　　Ｑ　６のゲート
には、上記タイミング信号φ２が共通に供給される。

これらのタイミング信号φ１．φ２は、次の電圧検出回
路によって形成される。電源電圧Ｖｃｃの立ち上がり電
圧は、ＰチャンネルＭＯ５ＦＥＴＱ７とキャパシタＣに
よって遅延される。すわなち、ＰチャンネルＭＯ５ＦＥ
ＴＱ７は、そのゲートに定常的に回路の接地電位が供給
されることによって抵抗手段して作用する。これにより
、Ｍ　ＯＳ　ＦＥＴＱ７とキャパシタＣとの接続点（ノ
ードＮ１）の電圧は、電源投入による電源電圧Ｖｃｃの
立ち上がりに対して遅れて徐々に立ち上がる。この電圧
Ｎ１は、一方においてナンド（ＮＡＮＤ）ゲート回路Ｇ
１の一方の入力に供給される。上記電圧Ｎｌは、他方に
おいて遅延回路ＤＬを通して上記ナントゲート回路Ｇ１
の他方の入力に供給される。

すなわち、遅延回路ＤＬの出力Ｎ２は、上記電圧Ｎ１か
ら遅れて立ち上がる電圧にされる。これにより、ナント
ゲート回路Ｇ１は、電源電圧ＶＣＣがその動作電圧に達
したとき、その入力がロジックスレッショルド電圧以下
のロウレベル（論理“０”）であるので、ハイレベル（
論理“１゛）の出力信号（タイミング信号φ１）を形成
する。上記電圧Ｎｌが先にナントゲート回路Ｇ１のロジ
ックスレッショルド電圧以上の高いレベルにされるが、
遅延回路ＤＬの出力Ｎ２が未だロジックスレ、ショルド
電圧以下のロウレベルであるので、その出力をハイレベ
ルのままとする。そして、遅れて遅延回路ＤＬの出力Ｎ
１がナントゲート回路Ｇ１のロジックスレッショルド電
圧電圧以上に達した時、上記ナントゲート回路Ｇ１の出
力は、ハイレベルからロウレベルに変化する。この出力
は、直列形態にされたインバータ回路ＩＶＩ、ＩＶ２を
介して上記タイミング信号φｌとして送出される。また
、上記タイミング信号φ１は、インバータ回路ＩＶ３に
より反転され、上記り１゛ミング信φ２として送出され
る。上記インバータ回路ＩＶ２とＩＶ３は、上記Ｌ／　
＜　／ｌｚ設定用（７）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
３〜Ｑ６の制御信号であるとともに、相補データ線り、
Ｄのレベルを供給するものであるので、その電流駆動能
力が比較的大きく設定されるものである。

この実施例では、上述のように電源投入直後にハイレベ
ルになるタイミング信号φ１とその反転タイミング信号
φ２が形成される。上記タイミング信号φ１のハイレベ
ルにより、ＮチャンネルＭＯ３ＦＥＴＱ３．Ｑ５はオン
状態にされ、それに結合された相補データ線りをタイミ
ング信号φ２のロウレベルに設定する。また、タイミン
グ信号φ２のロウレベルによりＰチャンネルＭＯ３ＦＥ
ＴＱ４．Ｑ６はオン状態にされ、それに結合された相補
データ線りをタイミング信号φ１のハイレベルに設定す
るものである。

そして、上記タイミング信号φｌがロウレベルに、タイ
ミング信号φ２がハイレベルになると、ＮチャンネルＭ
Ｏ５ＦＥＴＱ３．Ｑ５及びＰチャンネルＭＯ３ＦＥＴＱ
４．Ｑ６は共にオフ状態にされる。これにより、相補デ
ータ線り、Ｄは、フローティング状態で上記ロウレベル
とハイレベルとを保持する。以後、書き込み又は読み出
し動作のためのアドレス信号を供給すると、その変化タ
イミングでタイミングパルスφｐが形成され、プリチャ
ージＭＯ３ＦＥＴＱＩ、Ｑ２はオン状態になって、相補
データ線を短絡して上記相補データ電車り、Ｄを約Ｖｃ
ｃ／２のプリチャージレベルせる．これにより、書き込
み又は読み出し動作を直ちに開始することができる。

〔実施例２〕 第４図には、この発明のイ也の一実施例のｍｌ路図が示
されている。この実施例では、上記電源投入直後の相補
データ線のレベル設定回路として、センスアンプＳＡを
利用するものである。すなわち、センスアンプＳＡは、
ＰチャンネルＭＯ　Ｓ　Ｆ　ＥＴＱｌｌ，Ｑｌ３と、Ｎ
チャンネルＭ．ＯＳＦＥＴＱｌｏ、Ｑｌ２とからなるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り，Ｄに結合されている。上記ラッ
チ回路は、ＰチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　’ｒ’　
Ｑ　１　９を通して電源電圧Ｖｃｃが供給され、Ｎチャ
ンネルＭＯＳＦＥＴＱ１８を通して回路の接地電圧Ｖｓ
ｓが供給されることによって動作状態にされる。他のセ
ンスアンプＳＡも上記類似のＰチャンネルＭＯＳＦＥＴ
ＱＩ５、Ｑｌ７とＮチャンネルＭＯＳＦＥＴＱＩ　４。

Ｑｌ６とからなるＣＭＯＳラッチ回路により構成され、
上記スイッチＭＯＳＦＥＴＱＩ　９，Ｑｌ　Ｂを通して
共通に動作電圧が供給される。

上記パワースイッチＭＯＳＦＥＴＱ１８のゲートには、
タイミングパルスφｐａ”が供給され、パワースイッチ
ＭＯＳＦＥＴＱＩ　９のゲートには、インバータ回Ｉｉ
８１Ｖ４を介して反転されたタイミングパルスφｐａ°
　が供給される。このタイミングパルスφｐａ°　は、
次の回路により形成される。

上記２図に示した実施例回路と同様なＰチャンネルＭＯ
ＳＦＥＴＱ７とキャパシタＣ及び遅延回路ＤＬ，ナント
ゲート回路Ｇ１とで形成されたＩショットパルスφ工°
は、排他的論理和回路ＥＸの一方の入力端子に供給され
る。この排他的論理和回路ＥＸの他方の入力端子には、
センスアンプの動作タイミングパルスφｐａが供給され
る。そして、この排他的論理和回路ＥＸの出力から、上
記タイミングパルスφｐａ″が形成される。

この実施例では、電源投入直後では、センスアンプの動
作タイミングパルスφｐａが形成されずロウレベル（論
理″Ｏ″）になっている。したがって、電源投入によっ
て、第３図に示したのと同様なタイミング信号φ１°が
形成されると、そのハイレベル（論理“１”）の期間に
、ハイレベルになるタイミングパルスφｐａ°　が形成
される。これにより、上記ＣＭＯＳラッチ回路に動作電
圧を供給するＮチャンネルＭＯＳＦＥＴＱ１８とＰチャ
ンネルＭＯＳＦＥＴＱＩ　９がオン状態にされる。

上記ＣＭＯＳラッチ回路は、上記動作電圧の供給により
動作を開始し、相補データ線り，　Ｄのうち一方をハイ
レベルに、他方をロウレベルにする。

上記タイミング信号φｌ゛のロウレベルによりタイミン
グパルスφｐａ゛がロウレベルになると、上記パワース
イッチＭＯＳＦＥＴ’Ｑ１　Ｂ，Ｑｌ　９はオフ状態に
される。これにより相補データ線り。

Ｄは、フローティング状態でハイレベルとロウレベルと
を保持するものとされる。以後の動作は上記第２図の実
施例と同様である。

この実施例では、センスアンプ回路を利用して、電源投
入直後のメモリアレイＭ−ＡＲＹにおける相補データ線
り，Ｄのレベル設定を行うことができるから、電源投入
を検出して１ショットパルスを発生する回路等比軟的簡
単な回路により、上記自動レベル設定を行うことができ
る。

なお、第４図においては、相補データ線り，　　Ｄは、
カラムスイッチＭＯＳＩ”ＥＴＱ２　０，Ｑ．２　１及
びＱ２３，’Ｑ２４を介し°ζ共通相補デーク線ＣＤ，
ＣＤに結合される。これらのカラムスイッチＭＯＳＦＥ
ＴＱ２０，Ｑ２１及びＱ２３，Ｑ２４のゲートは、共通
化されてカラムデコーダＣ−ＤＣＲによって形成された
選択信号が供給される。

このようなカラム選択回路は、第２図においては省略さ
れている。

〔効　果〕

＋ｚ＋ｍｓ投入を検出してニジヨツトパルスを発生させ
て、これにより、メモリアレイにおける相補データ線の
レベル設定を自動的行うことができるから、電源投入直
後に直ちに会き込み又は読み出し動作を行うことができ
るという効果が得られる。

言い換えるならば、相補データ線におけるＶｃｃ／２プ
リチャージの前提となるレベル設定を行うダミーサイク
ルが不要になる。これによって、扱い易いスタティック
型ＲＡＭの動作に近づけた擬似スタティック型ＲＡＭを
実現できる。

（２）相補データ線のレベル設定をセンスアンプを構成
するＣＭＯＳラッチ回路の増幅動作を利用することによ
り、極めて簡単な回路を付加するだけで、上記自動レベ
ル設定を実現することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、電源電圧ＶＣ
Ｃの立ち上がりを検出して１ショットパルスを発生させ
る回路は、何であってもよい。また、相？ｄ；データ線
にハイレベルとロウレベルを供給するＭＯＳ　Ｆ　Ｆ、
Ｔは、上記１ショットパルスにより制御されるスイッチ
ＭＯ３Ｆ　Ｅ　’Ｉ”により、電源電圧Ｖｃｃと回路の
接ｔｈ（！ｌ！電位を供給するものであってもよい。

〔利用分野〕

この発明は、周辺回路がスタティック型回路により構成
され、メモリアレイがダイナミック型メモリセルにより
構成され、その相補データ線を■ｃｃ／２にプリチャー
ジする方式のダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。 ｆｆ１２図は、要部一実施例を示す回路図、第３図は、
その動作を説明するためのタイミング図、 ｆｆ１４図は、この発明の他の一実施例を示す要因回路
図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、Ｒ−ＡＤＨ・・ロウアドレ
スバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤＢ
・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウアド
レスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコーダ
、ＭＡ・・メインアンプ、ＲＡＴＤ、ＣＡＴＤ・・アド
レス信号変化検出回路、ＴＧ・・タイミング発生回路、
ＲＥＦ・・自動リフレッシュ回路、ＤＯＢ・・データ出
カバソファ、ＤＩＢ・・データ人カバソファ、ＭＰＸ・
・マルチブレクサ 第　　２　　図 第　　３　　図 ｚ 第４図

Claims (1)

1. 【特許請求の範囲】 １、情報記憶用キャパシタとアドレス選択用のＭＯＳＦ
   ＥＴとからなるダイナミック型メモリセルがマトリック
   ス配置されて構成されたメモリアレイと、このメモリア
   レイにおける一対の相補データ線を短絡して電源電圧の
   ほゞ１／２の電圧にプリチャージを行うプリチャージ回
   路と、電源電圧の立ち上がりを検出して１ショットパル
   スを発生させる電圧検出回路と、この電圧検出回路によ
   り形成されたパルスを受け、上記相補データ線の一方を
   電源電圧レベルに、他方を回路の接地電位とするＭＯＳ
   ＦＥＴとを含むことを特徴とするダイナミック型ＲＡＭ
   。 ２、上記相補データ線に電源電圧レベルと回路の接地電
   位を供給するＭＯＳＦＥＴは、上記１ショットパルスを
   受けて動作し、上記１ショットパルスの反転信号をその
   相補データ線に伝える第１導電型のＭＯＳＦＥＴと、上
   記１ショットパルスの反転信号を受けて動作し、上記１
   ショットパルスをその相補データ線に伝える第２導電型
   のＭＯＳＦＥＴとからなるものであることを特徴とする
   特許請求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記相補データ線に電源電圧レベルと回路の接地電
   位を供給するＭＯＳＦＥＴは、相補データ線にその入出
   力端子が結合され、センスアンプ回路を構成するＣＭＯ
   Ｓラッチ回路と併用されるものであり、上記１ショット
   パルスは、上記ＣＭＯＳラッチ回路に電源電圧と回路の
   接地電位を供給するパワースイッチＭＯＳＦＥＴのゲー
   トに伝えられるものであることを特徴とする特許請求の
   範囲第１項記載のダイナミック型ＲＡＭ。