JPS63241793A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS63241793A JPS63241793A JP62076687A JP7668787A JPS63241793A JP S63241793 A JPS63241793 A JP S63241793A JP 62076687 A JP62076687 A JP 62076687A JP 7668787 A JP7668787 A JP 7668787A JP S63241793 A JPS63241793 A JP S63241793A
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- JP
- Japan
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- memory
- control signal
- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 42
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 7
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は半導体メモリに関し、特に画像用メモリのよ
うにメモリ内容の迅速なりリア動作が必要とされる半導
体メモリに関する。
うにメモリ内容の迅速なりリア動作が必要とされる半導
体メモリに関する。
(従来の技術)
近年、半導体メモリの大容量化に伴い、半導体メモリが
画像メモリとして利用されている。画像処理装置におい
ては、いくつかの新しい機能が画像処理メモリに求めら
れており、そのうちの1つとしては画像処理記憶データ
の瞬間クリア機能がある。この瞬間クリア機能とは、今
まで蓄えられていたメモリ内の記憶データの全部、ある
いは一部のデータをクリアし、その代わりにクリアした
メモリセルに対して同一データ、すなわち“0”または
′1″を書込む動作のことである。
画像メモリとして利用されている。画像処理装置におい
ては、いくつかの新しい機能が画像処理メモリに求めら
れており、そのうちの1つとしては画像処理記憶データ
の瞬間クリア機能がある。この瞬間クリア機能とは、今
まで蓄えられていたメモリ内の記憶データの全部、ある
いは一部のデータをクリアし、その代わりにクリアした
メモリセルに対して同一データ、すなわち“0”または
′1″を書込む動作のことである。
従来の半導体メモリ、例えばダイナミックRAMにあっ
ては、高速アクセスを実現するため種々の高速モードに
プルモード、ファーストベージモード、スタティックカ
ラムモードなど)を採用しているが、画像処理のために
前記したような瞬間クリア機能を実現しようとしても、
行アドレスの設定、センスアンプの駆動によるビット線
の電位設定2列アドレスの設定2 クリアデータの書込
みという一連の動作が必要となるので時間がかかり、上
記高速モードを使用しても現在のIMビットダイナツク
RAMで全メモリのクリア動作に50m5ec程度の長
い時間を要するという問題がある。
ては、高速アクセスを実現するため種々の高速モードに
プルモード、ファーストベージモード、スタティックカ
ラムモードなど)を採用しているが、画像処理のために
前記したような瞬間クリア機能を実現しようとしても、
行アドレスの設定、センスアンプの駆動によるビット線
の電位設定2列アドレスの設定2 クリアデータの書込
みという一連の動作が必要となるので時間がかかり、上
記高速モードを使用しても現在のIMビットダイナツク
RAMで全メモリのクリア動作に50m5ec程度の長
い時間を要するという問題がある。
(発明が解決しようとする問題点)
この発明は上記のような点に鑑みなされたもので、従来
の半導体メモリではメモリ内の全部または一部の記憶デ
ータを同一データに書換えるためのメモリクリア動作に
長い時間が必要とされた点を改泌し、高速メモリクリア
動作が可能な半導体メモリを提供することを目的とする
。
の半導体メモリではメモリ内の全部または一部の記憶デ
ータを同一データに書換えるためのメモリクリア動作に
長い時間が必要とされた点を改泌し、高速メモリクリア
動作が可能な半導体メモリを提供することを目的とする
。
[発明の構成]
(問題点を解決するための手段)
この発明による半導体メモリにあっては、複数のメモリ
セルから成るマトリクスアレイと、このマトリクスアレ
イの互いに異なる行のメモリセルにそれぞれ接続される
複数のビットa対と、前記マトリクスアレイの互いに異
なる列のメモリセルにそれぞれ接続される複数のワード
線と、前記ビット線対の一方のビット線に接続され、メ
モリクリア動作を指令する制御信号に基づいてそのビッ
ト線をメモリセルの第1の書込み電位に設定する第1の
電位設定手段と、前記ビット線対の他方のビット線に接
続され、前記制御信号に基づいてそのビット線をメモリ
セルの第2の書込み電位に設定する第2の電位設定手段
と、前記制御信号に基づいて前記wL数のワード線の各
アドレス値を順次指定するアドレス指定手段と、このア
ドレス指定手段によって指定されたアドレス値に対応す
るワード線を駆動する行デコーダとを具備したものであ
る。
セルから成るマトリクスアレイと、このマトリクスアレ
イの互いに異なる行のメモリセルにそれぞれ接続される
複数のビットa対と、前記マトリクスアレイの互いに異
なる列のメモリセルにそれぞれ接続される複数のワード
線と、前記ビット線対の一方のビット線に接続され、メ
モリクリア動作を指令する制御信号に基づいてそのビッ
ト線をメモリセルの第1の書込み電位に設定する第1の
電位設定手段と、前記ビット線対の他方のビット線に接
続され、前記制御信号に基づいてそのビット線をメモリ
セルの第2の書込み電位に設定する第2の電位設定手段
と、前記制御信号に基づいて前記wL数のワード線の各
アドレス値を順次指定するアドレス指定手段と、このア
ドレス指定手段によって指定されたアドレス値に対応す
るワード線を駆動する行デコーダとを具備したものであ
る。
(作用)
上記構成の半導体メモリにあっては、前記第1および第
2の電位設定手段によってビット線の電位をメモリセル
の書込み電位に直接設定することができるため、センス
アンプによる増幅動作が不用となり、その電位設定に要
する時間を大幅に短縮することが可能となる。したがっ
て、各メモリセルに同一データを書込むメモリクリア動
作の高速化が実現できる。
2の電位設定手段によってビット線の電位をメモリセル
の書込み電位に直接設定することができるため、センス
アンプによる増幅動作が不用となり、その電位設定に要
する時間を大幅に短縮することが可能となる。したがっ
て、各メモリセルに同一データを書込むメモリクリア動
作の高速化が実現できる。
(実施例)
以下、図面を参照してこの発明の詳細な説明する。
第1図にこの発明の一実施例に係わる半導体メモリを示
す。この半導体メモリはダイナミックRAMであり、こ
の図は複数のビット線対のうちBLI、BLIと、BL
2.BL2に対応する部分だけを取出して示すものであ
る。これらのビット線対にはそれぞれ複数のメモリセル
meが接続されると共に、センスアンプsaL s s
a2がそれぞれ接続されている。また、ビット線対BL
I。
す。この半導体メモリはダイナミックRAMであり、こ
の図は複数のビット線対のうちBLI、BLIと、BL
2.BL2に対応する部分だけを取出して示すものであ
る。これらのビット線対にはそれぞれ複数のメモリセル
meが接続されると共に、センスアンプsaL s s
a2がそれぞれ接続されている。また、ビット線対BL
I。
BLIのセンスアンプsatと反対側の端は、PuM
OS )ランジスタTpt、 N型MOS)ランジス
タTnlを介してそれぞれ電源電位v dd、接地電位
VSSに接続されている。同様に、ビット線対BL2.
BL2のセンスアンプsa2と反対側の端も、P型MO
SトランジスタTp2.N型MOSトランジスタTn2
を介してそれぞれ電源電位V dd。
OS )ランジスタTpt、 N型MOS)ランジス
タTnlを介してそれぞれ電源電位v dd、接地電位
VSSに接続されている。同様に、ビット線対BL2.
BL2のセンスアンプsa2と反対側の端も、P型MO
SトランジスタTp2.N型MOSトランジスタTn2
を介してそれぞれ電源電位V dd。
接地電位VSSに接続されている。
P型MOSトランジスタTpi、 Tp2のゲートには
、メモリクリア時にアクティブ#L”となるメモリクリ
ア信号CLRがインバータIを介して制御信号発生回路
12から供給され、N型MOS)ランジスタT nl、
T n2のゲートには、メモリクリア時にアクティ
ブH”となるメモリクリア信号CLRが制御信号発生回
路12から供給される。
、メモリクリア時にアクティブ#L”となるメモリクリ
ア信号CLRがインバータIを介して制御信号発生回路
12から供給され、N型MOS)ランジスタT nl、
T n2のゲートには、メモリクリア時にアクティ
ブH”となるメモリクリア信号CLRが制御信号発生回
路12から供給される。
前記制御信号発生回路12は、外部から供給されるクリ
アリクエスト信号に基づいて前述のクリア信号CLRを
発生すると共に、アドレスカウンタ13に起動信号を送
る。アドレスカウンタ13は、順次カウントアツプした
アドレス値を行デコーダ11に送り、この行デコーダ1
1によってそのアドレス値に対応したワード線WLL〜
W L nが順次選択される。
アリクエスト信号に基づいて前述のクリア信号CLRを
発生すると共に、アドレスカウンタ13に起動信号を送
る。アドレスカウンタ13は、順次カウントアツプした
アドレス値を行デコーダ11に送り、この行デコーダ1
1によってそのアドレス値に対応したワード線WLL〜
W L nが順次選択される。
また、制御信号発生回路12からは、クリアリクエスト
信号以外の外部入力信号をディスエーブルするためのデ
ィスエーブル信号が出力される。
信号以外の外部入力信号をディスエーブルするためのデ
ィスエーブル信号が出力される。
次に、上記ダイナミックRAMのメモリクリア動作を説
明する。クリアリクエスト信号が制御信号発生回路12
に供給されると、クリア信号CLR。
明する。クリアリクエスト信号が制御信号発生回路12
に供給されると、クリア信号CLR。
CLRが共にアクティブ状態となるため、P型MoSト
ランジ、Z、 タT pi、 T p2、N型MOSト
ランジスタTnl、、Tn2がそれぞれ3極管動作し、
ビット線BL1.BL2は電源電位Vddに、ビット線
BLI、BL2は接地電位VSSにそれぞれ電位設定さ
れる。そして、このようにビット線の電位が設定される
と、アドレスカウンタ13のカウント動作が開始され、
行デコーダ11によってワード線7WLI〜W L n
が順次選択される。この結果、同一のビット線に接続さ
れたメモリセルff1cには、同一のデータが順次書込
まれる。
ランジ、Z、 タT pi、 T p2、N型MOSト
ランジスタTnl、、Tn2がそれぞれ3極管動作し、
ビット線BL1.BL2は電源電位Vddに、ビット線
BLI、BL2は接地電位VSSにそれぞれ電位設定さ
れる。そして、このようにビット線の電位が設定される
と、アドレスカウンタ13のカウント動作が開始され、
行デコーダ11によってワード線7WLI〜W L n
が順次選択される。この結果、同一のビット線に接続さ
れたメモリセルff1cには、同一のデータが順次書込
まれる。
行デコーダ11によるワード線の駆動動作は各ビット線
が書込み電位すなわちVddまたはVSSに充分に充放
電されてから行なう必要があるが、前述のようにトラン
ジスタのオン吻オフを利用してビット線の電位を書込み
電位に直接設定しているため、その電位設定にかかる時
間を非常に短くすることができ、メモリクリア動作の高
速化が可能となる。
が書込み電位すなわちVddまたはVSSに充分に充放
電されてから行なう必要があるが、前述のようにトラン
ジスタのオン吻オフを利用してビット線の電位を書込み
電位に直接設定しているため、その電位設定にかかる時
間を非常に短くすることができ、メモリクリア動作の高
速化が可能となる。
第2図はこの発明の第2の実施例を示すものであり、こ
のダイナミックRAMにあっては、第1図においてビッ
ト線BLI 、BL2の電位設定に用いていたP型MO
SトランジスタTpl、Tp2の代わりに、N型MOS
トランジスタTnL’、T n2’ をそれぞれ設け、
それらのゲートにブートストラップ回路14によって昇
圧されたクリア信号CLRを供給する構成である。
のダイナミックRAMにあっては、第1図においてビッ
ト線BLI 、BL2の電位設定に用いていたP型MO
SトランジスタTpl、Tp2の代わりに、N型MOS
トランジスタTnL’、T n2’ をそれぞれ設け、
それらのゲートにブートストラップ回路14によって昇
圧されたクリア信号CLRを供給する構成である。
この場合、ブートストラップ回路14から出力される電
圧値は、Vdd+Vth (Vth: N型MOSトラ
ンジスタTnl’ 、Tn2のしきい値電圧)以上にな
るように設定される。
圧値は、Vdd+Vth (Vth: N型MOSトラ
ンジスタTnl’ 、Tn2のしきい値電圧)以上にな
るように設定される。
このような構成でも、ビット線BLI、BL2は電源電
位Vddに、ビット線BLI、BL2は接地電位Vss
にそれぞれ電位設定されるので、第1図と同様の効果を
得ることができる。
位Vddに、ビット線BLI、BL2は接地電位Vss
にそれぞれ電位設定されるので、第1図と同様の効果を
得ることができる。
さらに第3図に示すように、行デコーダ11に入力され
るノビットのアドレス信号の内下位のA1〜A k−1
ビツトのアドレス信号線に対してP型MOSトランジス
タQ1〜Q k−1をそれぞれ接続し、これらのトラン
ジスタを制御信号発生回路12からのクリア信号CLH
によって導通制御してA1〜A k−Lビットのアドレ
ス信号線を全てVddに電位設定すると共に、上位のA
k−AI!ビットのアドレスをアドレスカウンタ13に
よって順次カウントアツプする構成にすれば、複数のワ
ード線を数ブロックに分割でき、ブロック単位でワード
線を同時に駆動することができるようになる。
るノビットのアドレス信号の内下位のA1〜A k−1
ビツトのアドレス信号線に対してP型MOSトランジス
タQ1〜Q k−1をそれぞれ接続し、これらのトラン
ジスタを制御信号発生回路12からのクリア信号CLH
によって導通制御してA1〜A k−Lビットのアドレ
ス信号線を全てVddに電位設定すると共に、上位のA
k−AI!ビットのアドレスをアドレスカウンタ13に
よって順次カウントアツプする構成にすれば、複数のワ
ード線を数ブロックに分割でき、ブロック単位でワード
線を同時に駆動することができるようになる。
したがって、第1図および第2図にそれぞれ示したダイ
ナミックRAMにこのような回路を追加することにより
、メモリクリア動作をさらに高速で実行できるようにな
る。
ナミックRAMにこのような回路を追加することにより
、メモリクリア動作をさらに高速で実行できるようにな
る。
また、全てのビットAt−Aノのアドレス信号線に対し
てトランジスタを接続し、全てのワード線WL1〜W
L nを同時に駆動することも可能である。
てトランジスタを接続し、全てのワード線WL1〜W
L nを同時に駆動することも可能である。
[発明の効果]
以上のようにこの発明によれば、ビット線対の電位をメ
モリセルの書込み電位に直接設定することができると共
に、同時に複数のビット線対およびワード線を選択する
ことが可能となるので、メモリクリア動作の高速化が達
成される。
モリセルの書込み電位に直接設定することができると共
に、同時に複数のビット線対およびワード線を選択する
ことが可能となるので、メモリクリア動作の高速化が達
成される。
第1図はこの発明の一実施例に係わる半導体メモリを説
明するための回路構成図、第2図および第3図はそれぞ
れこの発明の他の実施例を説明するための回路構成図で
ある。 11・・・行デコーダ、12・・・制御信号発生回路、
13・・・アドレスカウンタ、sat 、 sa2・・
・センスアンプ、me・・・メモリセル。
明するための回路構成図、第2図および第3図はそれぞ
れこの発明の他の実施例を説明するための回路構成図で
ある。 11・・・行デコーダ、12・・・制御信号発生回路、
13・・・アドレスカウンタ、sat 、 sa2・・
・センスアンプ、me・・・メモリセル。
Claims (4)
- (1)複数のメモリセルから成るマトリクスアレイと、 前記マトリクスアレイの互いに異なる行のメモリセルに
それぞれ接続される複数のビット線対と、 前記マトリクスアレイの互いに異なる列のメモリセルに
それぞれ接続される複数のワード線と、 前記ビット線対の一方のビット線に接続され、メモリク
リア動作を指令する制御信号に基づいてそのビット線を
メモリセルの第1の書込み電位に設定する第1の電位設
定手段と、 前記ビット線対の他方のビット線に接続され、前記制御
信号に基づいてそのビット線をメモリセルの第2の書込
み電位に設定する第2の電位設定手段と、 前記制御信号に基づいて前記複数のワード線の各アドレ
ス値を順次指定するアドレス指定手段と、 このアドレス指定手段によって指定されたアドレス値に
対応するワード線を駆動する行デコーダとを具備するこ
とを特徴とする半導体メモリ。 - (2)前記アドレス指定手段は、前記複数のワード線を
1以上のブロックに分割し、そのブロック内の全てのワ
ード線のアドレスを同時に指定して、ブロック単位で前
記複数のワード線のアドレス値を順次指定する特許請求
の範囲第1項記載の半導体メモリ。 - (3)前記第1の電位設定手段は、前記ビット線対の一
方のビット線に一端が接続され、他端が前記第1の書込
み電位となる高電位供給端子に接続され、ゲートに前記
制御信号の反転信号が供給されるP型MOSトランジス
タによって構成され、前記第2の電位設定手段は、前記
ビット線対の他方のビット線に一端が接続され、他端が
前記第2の書込み電位となる接地電位供給端子に接続さ
れ、ゲートに前記制御信号が供給されるN型MOSトラ
ンジスタによって構成される特許請求の範囲第1項また
は第2項記載の半導体メモリ。 - (4)前記第1の電位設定手段は、前記制御信号の電圧
値を昇圧するブートストラップ回路と、このブートスト
ラップ回路によって昇圧された制御信号がゲートに供給
され、一端が前記ビット線対の一方のビット線に接続さ
れ、他端が前記第1の書込み電位となる高電位供給端子
に接続される第1のN型MOSトランジスタとによって
構成され、前記第2の電位設定手段は、前記ビット線対
の他方のビット線に一端が接続され、他端が前記第2の
書込み電位となる接地電位供給端子に接続され、ゲート
に前記制御信号が供給される第1のN型MOSトランジ
スタによって構成される特許請求の範囲第1項または第
2項記載の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076687A JPH0787033B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076687A JPH0787033B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63241793A true JPS63241793A (ja) | 1988-10-07 |
JPH0787033B2 JPH0787033B2 (ja) | 1995-09-20 |
Family
ID=13612365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62076687A Expired - Fee Related JPH0787033B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0787033B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
JPH04212777A (ja) * | 1990-03-12 | 1992-08-04 | Nec Corp | 半導体メモリ装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
JPS6151694A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 擬似スタティックram |
JPS626490A (ja) * | 1985-07-01 | 1987-01-13 | Nec Corp | ダイナミツク型半導体記憶装置 |
-
1987
- 1987-03-30 JP JP62076687A patent/JPH0787033B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
JPS6151694A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 擬似スタティックram |
JPS626490A (ja) * | 1985-07-01 | 1987-01-13 | Nec Corp | ダイナミツク型半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
JPH04212777A (ja) * | 1990-03-12 | 1992-08-04 | Nec Corp | 半導体メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0787033B2 (ja) | 1995-09-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |