JPS63241793A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリに関し、特に画像用メモリのよ
うにメモリ内容の迅速なりリア動作が必要とされる半導
体メモリに関する。

（従来の技術） 近年、半導体メモリの大容量化に伴い、半導体メモリが
画像メモリとして利用されている。画像処理装置におい
ては、いくつかの新しい機能が画像処理メモリに求めら
れており、そのうちの１つとしては画像処理記憶データ
の瞬間クリア機能がある。この瞬間クリア機能とは、今
まで蓄えられていたメモリ内の記憶データの全部、ある
いは一部のデータをクリアし、その代わりにクリアした
メモリセルに対して同一データ、すなわち“０”または
′１″を書込む動作のことである。

従来の半導体メモリ、例えばダイナミックＲＡＭにあっ
ては、高速アクセスを実現するため種々の高速モードに
プルモード、ファーストベージモード、スタティックカ
ラムモードなど）を採用しているが、画像処理のために
前記したような瞬間クリア機能を実現しようとしても、
行アドレスの設定、センスアンプの駆動によるビット線
の電位設定２列アドレスの設定２　クリアデータの書込
みという一連の動作が必要となるので時間がかかり、上
記高速モードを使用しても現在のＩＭビットダイナツク
ＲＡＭで全メモリのクリア動作に５０ｍ５ｅｃ程度の長
い時間を要するという問題がある。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の半導体メモリではメモリ内の全部または一部の記憶デ
ータを同一データに書換えるためのメモリクリア動作に
長い時間が必要とされた点を改泌し、高速メモリクリア
動作が可能な半導体メモリを提供することを目的とする
。

［発明の構成］ （問題点を解決するための手段） この発明による半導体メモリにあっては、複数のメモリ
セルから成るマトリクスアレイと、このマトリクスアレ
イの互いに異なる行のメモリセルにそれぞれ接続される
複数のビットａ対と、前記マトリクスアレイの互いに異
なる列のメモリセルにそれぞれ接続される複数のワード
線と、前記ビット線対の一方のビット線に接続され、メ
モリクリア動作を指令する制御信号に基づいてそのビッ
ト線をメモリセルの第１の書込み電位に設定する第１の
電位設定手段と、前記ビット線対の他方のビット線に接
続され、前記制御信号に基づいてそのビット線をメモリ
セルの第２の書込み電位に設定する第２の電位設定手段
と、前記制御信号に基づいて前記ｗＬ数のワード線の各
アドレス値を順次指定するアドレス指定手段と、このア
ドレス指定手段によって指定されたアドレス値に対応す
るワード線を駆動する行デコーダとを具備したものであ
る。

（作用） 上記構成の半導体メモリにあっては、前記第１および第
２の電位設定手段によってビット線の電位をメモリセル
の書込み電位に直接設定することができるため、センス
アンプによる増幅動作が不用となり、その電位設定に要
する時間を大幅に短縮することが可能となる。したがっ
て、各メモリセルに同一データを書込むメモリクリア動
作の高速化が実現できる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図にこの発明の一実施例に係わる半導体メモリを示
す。この半導体メモリはダイナミックＲＡＭであり、こ
の図は複数のビット線対のうちＢＬＩ、ＢＬＩと、ＢＬ
２．ＢＬ２に対応する部分だけを取出して示すものであ
る。これらのビット線対にはそれぞれ複数のメモリセル
ｍｅが接続されると共に、センスアンプｓａＬ　ｓ　ｓ
ａ２がそれぞれ接続されている。また、ビット線対ＢＬ
Ｉ。

ＢＬＩのセンスアンプｓａｔと反対側の端は、ＰｕＭ　
ＯＳ　）ランジスタＴｐｔ、　　Ｎ型ＭＯＳ）ランジス
タＴｎｌを介してそれぞれ電源電位ｖ　ｄｄ、接地電位
ＶＳＳに接続されている。同様に、ビット線対ＢＬ２．
ＢＬ２のセンスアンプｓａ２と反対側の端も、Ｐ型ＭＯ
ＳトランジスタＴｐ２．Ｎ型ＭＯＳトランジスタＴｎ２
を介してそれぞれ電源電位Ｖ　ｄｄ。

接地電位ＶＳＳに接続されている。

Ｐ型ＭＯＳトランジスタＴｐｉ、　Ｔｐ２のゲートには
、メモリクリア時にアクティブ＃Ｌ”となるメモリクリ
ア信号ＣＬＲがインバータＩを介して制御信号発生回路
１２から供給され、Ｎ型ＭＯＳ）ランジスタＴ　ｎｌ、
　　Ｔ　ｎ２のゲートには、メモリクリア時にアクティ
ブＨ”となるメモリクリア信号ＣＬＲが制御信号発生回
路１２から供給される。

前記制御信号発生回路１２は、外部から供給されるクリ
アリクエスト信号に基づいて前述のクリア信号ＣＬＲを
発生すると共に、アドレスカウンタ１３に起動信号を送
る。アドレスカウンタ１３は、順次カウントアツプした
アドレス値を行デコーダ１１に送り、この行デコーダ１
１によってそのアドレス値に対応したワード線ＷＬＬ〜
Ｗ　Ｌ　ｎが順次選択される。

また、制御信号発生回路１２からは、クリアリクエスト
信号以外の外部入力信号をディスエーブルするためのデ
ィスエーブル信号が出力される。

次に、上記ダイナミックＲＡＭのメモリクリア動作を説
明する。クリアリクエスト信号が制御信号発生回路１２
に供給されると、クリア信号ＣＬＲ。

ＣＬＲが共にアクティブ状態となるため、Ｐ型ＭｏＳト
ランジ、Ｚ、　タＴ　ｐｉ、　Ｔ　ｐ２、Ｎ型ＭＯＳト
ランジスタＴｎｌ、、Ｔｎ２がそれぞれ３極管動作し、
ビット線ＢＬ１．ＢＬ２は電源電位Ｖｄｄに、ビット線
ＢＬＩ、ＢＬ２は接地電位ＶＳＳにそれぞれ電位設定さ
れる。そして、このようにビット線の電位が設定される
と、アドレスカウンタ１３のカウント動作が開始され、
行デコーダ１１によってワード線７ＷＬＩ〜Ｗ　Ｌ　ｎ
が順次選択される。この結果、同一のビット線に接続さ
れたメモリセルｆｆ１ｃには、同一のデータが順次書込
まれる。

行デコーダ１１によるワード線の駆動動作は各ビット線
が書込み電位すなわちＶｄｄまたはＶＳＳに充分に充放
電されてから行なう必要があるが、前述のようにトラン
ジスタのオン吻オフを利用してビット線の電位を書込み
電位に直接設定しているため、その電位設定にかかる時
間を非常に短くすることができ、メモリクリア動作の高
速化が可能となる。

第２図はこの発明の第２の実施例を示すものであり、こ
のダイナミックＲＡＭにあっては、第１図においてビッ
ト線ＢＬＩ　、ＢＬ２の電位設定に用いていたＰ型ＭＯ
ＳトランジスタＴｐｌ、Ｔｐ２の代わりに、Ｎ型ＭＯＳ
トランジスタＴｎＬ’、Ｔ　ｎ２’　をそれぞれ設け、
それらのゲートにブートストラップ回路１４によって昇
圧されたクリア信号ＣＬＲを供給する構成である。

この場合、ブートストラップ回路１４から出力される電
圧値は、Ｖｄｄ＋Ｖｔｈ　（Ｖｔｈ：　Ｎ型ＭＯＳトラ
ンジスタＴｎｌ’　、Ｔｎ２のしきい値電圧）以上にな
るように設定される。

このような構成でも、ビット線ＢＬＩ、ＢＬ２は電源電
位Ｖｄｄに、ビット線ＢＬＩ、ＢＬ２は接地電位Ｖｓｓ
にそれぞれ電位設定されるので、第１図と同様の効果を
得ることができる。

さらに第３図に示すように、行デコーダ１１に入力され
るノビットのアドレス信号の内下位のＡ１〜Ａ　ｋ−１
ビツトのアドレス信号線に対してＰ型ＭＯＳトランジス
タＱ１〜Ｑ　ｋ−１をそれぞれ接続し、これらのトラン
ジスタを制御信号発生回路１２からのクリア信号ＣＬＨ
によって導通制御してＡ１〜Ａ　ｋ−Ｌビットのアドレ
ス信号線を全てＶｄｄに電位設定すると共に、上位のＡ
ｋ−ＡＩ！ビットのアドレスをアドレスカウンタ１３に
よって順次カウントアツプする構成にすれば、複数のワ
ード線を数ブロックに分割でき、ブロック単位でワード
線を同時に駆動することができるようになる。

したがって、第１図および第２図にそれぞれ示したダイ
ナミックＲＡＭにこのような回路を追加することにより
、メモリクリア動作をさらに高速で実行できるようにな
る。

また、全てのビットＡｔ−Ａノのアドレス信号線に対し
てトランジスタを接続し、全てのワード線ＷＬ１〜Ｗ　
Ｌ　ｎを同時に駆動することも可能である。

［発明の効果］ 以上のようにこの発明によれば、ビット線対の電位をメ
モリセルの書込み電位に直接設定することができると共
に、同時に複数のビット線対およびワード線を選択する
ことが可能となるので、メモリクリア動作の高速化が達
成される。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体メモリを説
明するための回路構成図、第２図および第３図はそれぞ
れこの発明の他の実施例を説明するための回路構成図で
ある。 １１・・・行デコーダ、１２・・・制御信号発生回路、
１３・・・アドレスカウンタ、ｓａｔ　、　ｓａ２・・
・センスアンプ、ｍｅ・・・メモリセル。

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルから成るマトリクスアレイと、 前記マトリクスアレイの互いに異なる行のメモリセルに
   それぞれ接続される複数のビット線対と、 前記マトリクスアレイの互いに異なる列のメモリセルに
   それぞれ接続される複数のワード線と、 前記ビット線対の一方のビット線に接続され、メモリク
   リア動作を指令する制御信号に基づいてそのビット線を
   メモリセルの第１の書込み電位に設定する第１の電位設
   定手段と、 前記ビット線対の他方のビット線に接続され、前記制御
   信号に基づいてそのビット線をメモリセルの第２の書込
   み電位に設定する第２の電位設定手段と、 前記制御信号に基づいて前記複数のワード線の各アドレ
   ス値を順次指定するアドレス指定手段と、 このアドレス指定手段によって指定されたアドレス値に
   対応するワード線を駆動する行デコーダとを具備するこ
   とを特徴とする半導体メモリ。
2. （２）前記アドレス指定手段は、前記複数のワード線を
   １以上のブロックに分割し、そのブロック内の全てのワ
   ード線のアドレスを同時に指定して、ブロック単位で前
   記複数のワード線のアドレス値を順次指定する特許請求
   の範囲第１項記載の半導体メモリ。
3. （３）前記第１の電位設定手段は、前記ビット線対の一
   方のビット線に一端が接続され、他端が前記第１の書込
   み電位となる高電位供給端子に接続され、ゲートに前記
   制御信号の反転信号が供給されるＰ型ＭＯＳトランジス
   タによって構成され、前記第２の電位設定手段は、前記
   ビット線対の他方のビット線に一端が接続され、他端が
   前記第２の書込み電位となる接地電位供給端子に接続さ
   れ、ゲートに前記制御信号が供給されるＮ型ＭＯＳトラ
   ンジスタによって構成される特許請求の範囲第１項また
   は第２項記載の半導体メモリ。
4. （４）前記第１の電位設定手段は、前記制御信号の電圧
   値を昇圧するブートストラップ回路と、このブートスト
   ラップ回路によって昇圧された制御信号がゲートに供給
   され、一端が前記ビット線対の一方のビット線に接続さ
   れ、他端が前記第１の書込み電位となる高電位供給端子
   に接続される第１のＮ型ＭＯＳトランジスタとによって
   構成され、前記第２の電位設定手段は、前記ビット線対
   の他方のビット線に一端が接続され、他端が前記第２の
   書込み電位となる接地電位供給端子に接続され、ゲート
   に前記制御信号が供給される第１のＮ型ＭＯＳトランジ
   スタによって構成される特許請求の範囲第１項または第
   ２項記載の半導体メモリ。