JPS6148193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6148193A JPS6148193A JP59167749A JP16774984A JPS6148193A JP S6148193 A JPS6148193 A JP S6148193A JP 59167749 A JP59167749 A JP 59167749A JP 16774984 A JP16774984 A JP 16774984A JP S6148193 A JPS6148193 A JP S6148193A
- Authority
- JP
- Japan
- Prior art keywords
- word
- bit line
- memory cells
- bit lines
- bln
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関′し、特に全ビットの記
憶情報を一度にクリアするための手段を備えたダイナミ
ックランダムアクセスメモリ′に関す従来、ダイナミッ
クランダムアクセスメモリにおいては、全ビットの、メ
モリセルをクリアする場合、各メモリセルごとに順次ア
ドレス指定を行ないながらデータ“０”を書き込む方法
が用いられていた。
憶情報を一度にクリアするための手段を備えたダイナミ
ックランダムアクセスメモリ′に関す従来、ダイナミッ
クランダムアクセスメモリにおいては、全ビットの、メ
モリセルをクリアする場合、各メモリセルごとに順次ア
ドレス指定を行ないながらデータ“０”を書き込む方法
が用いられていた。
しかしながら、この、ような従来形においては、全ビッ
トをクリアするために長時間を要し、かつ記憶装置に順
次クリアするメモリセルのアドレスを印加するための特
別の回路装置またはプ、ロク：ラムが必要であるという
不都合があった。
トをクリアするために長時間を要し、かつ記憶装置に順
次クリアするメモリセルのアドレスを印加するための特
別の回路装置またはプ、ロク：ラムが必要であるという
不都合があった。
（発明が解決し−ようとする問題点）
本発明は、前述の従来形における問題点に鑑み、半導体
記憶装置において、極めて簡単な回路を用いることによ
り短時間で全ビットのメモリセルをクリアできるように
することを目的とする。
記憶装置において、極めて簡単な回路を用いることによ
り短時間で全ビットのメモリセルをクリアできるように
することを目的とする。
（問題点を解決するための手＆）
上述の【虹題点を解決、するため、本発明に、よれば〈
１での、相補信号端子を有す！複数のセンスアンプ、゛
′複数のワード線、それぞれビット線とワード線と
に接続された複数のメモリセル、通常アクセス時より多
数のワード線を選択状態とするワード線全選択手段、お
よび各ビット線対を構成するビット線間に所定方向の電
位差を与える手段を具備することを特徴とする半導体記
憶装置が提供される。
１での、相補信号端子を有す！複数のセンスアンプ、゛
′複数のワード線、それぞれビット線とワード線と
に接続された複数のメモリセル、通常アクセス時より多
数のワード線を選択状態とするワード線全選択手段、お
よび各ビット線対を構成するビット線間に所定方向の電
位差を与える手段を具備することを特徴とする半導体記
憶装置が提供される。
（作 用）
本発明によれば、上述のような構成を用いることにより
、各センスアンプの相補入出力端子に接続されたビット
線間に所定方向の電位差が与えられかつ全ワード線が同
時選択されるから、全ビットのメモリセルのクリア動作
がきわめて迅速に行なわれる。また、各ビット線間に電
位差を与える手段としては各ビット線に接続したスイッ
チングトランジスタ等を用い、必要に応じてセンスアン
プを動作させることによってクリア動作がより確実に行
なわれる。
、各センスアンプの相補入出力端子に接続されたビット
線間に所定方向の電位差が与えられかつ全ワード線が同
時選択されるから、全ビットのメモリセルのクリア動作
がきわめて迅速に行なわれる。また、各ビット線間に電
位差を与える手段としては各ビット線に接続したスイッ
チングトランジスタ等を用い、必要に応じてセンスアン
プを動作させることによってクリア動作がより確実に行
なわれる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図４よ、本発明の１実施例に係わる半導体記憶装置
としてのダイナミックランダムアクセスメモリを示す。
としてのダイナミックランダムアクセスメモリを示す。
同図の記憶装置は、センスアンプＳＡ１ 。
ＳＡ２ 、・・・ｐ Ｓ Ａ ｎ ％これらの各セ
ンスアンプＳＡＩ 。
ンスアンプＳＡＩ 。
ＳＡ２ 、・・・、 ＳＡｎの相補入出力端子ａおよ
びｂにそれぞれ接続されたビット線ＢＬＩ 、ＢＬｊ
、ＢＬ２ 、ＢＬ２ 。
びｂにそれぞれ接続されたビット線ＢＬＩ 、ＢＬｊ
、ＢＬ２ 、ＢＬ２ 。
−、ＢＬｎ 、 ＢＬｎ、ワード線ＷＪ ｐ ・”
ｐ ＷＬｍ Ｊ ”・、およびこれらの各ビット線と
ワード線との交点部に配設されたメモリセルＭＣを基本
として構成されている。各メモリセルＭＣは１個のＭＩ
Ｓ ｌ−ランジスタとコンデンサとによって構成されて
おり、該ＭＩＳ）ランジスタのゲートおよびソース（ま
たはドレイン）がそれぞれワード線およびビット線に接
続されている。各センスアンプＳＡ１．Ｓ＾２ 、・・
・。
ｐ ＷＬｍ Ｊ ”・、およびこれらの各ビット線と
ワード線との交点部に配設されたメモリセルＭＣを基本
として構成されている。各メモリセルＭＣは１個のＭＩ
Ｓ ｌ−ランジスタとコンデンサとによって構成されて
おり、該ＭＩＳ）ランジスタのゲートおよびソース（ま
たはドレイン）がそれぞれワード線およびビット線に接
続されている。各センスアンプＳＡ１．Ｓ＾２ 、・・
・。
ＳＡｎの両側に１対のデータバスＤＢおよび■が配設さ
れてこれらのデータバスＤＢおよび面と各ビット線対を
構成するビット線ａｔ１，７ｍ％ ；ＢＬ２ 、ＢＬ
２ ；・・・； ＢＬｎ ｐ ＩＩＬｎの間にはそ
れぞれコラムデコーダＣＤＩ 、ＣＤ２ 、・・・、
ＣＤｎによって制御される１対のトランジスタＱｕ＃
Ｑ１２； Ｑｚｌ ｐ Ｑ２２ ｍ ”” ｐ Ｑｎ
ｌ ｐＱｎ２がｔＪＦ続されている。各データバスＤ
Ｂ 、 ＤＢにはデータ入出力のために出力バッファＢ
ＵＦおよび書込みアンプ賀＾が接続され、各ワード線Ｗ
Ｌｊ 、・・・。
れてこれらのデータバスＤＢおよび面と各ビット線対を
構成するビット線ａｔ１，７ｍ％ ；ＢＬ２ 、ＢＬ
２ ；・・・； ＢＬｎ ｐ ＩＩＬｎの間にはそ
れぞれコラムデコーダＣＤＩ 、ＣＤ２ 、・・・、
ＣＤｎによって制御される１対のトランジスタＱｕ＃
Ｑ１２； Ｑｚｌ ｐ Ｑ２２ ｍ ”” ｐ Ｑｎ
ｌ ｐＱｎ２がｔＪＦ続されている。各データバスＤ
Ｂ 、 ＤＢにはデータ入出力のために出力バッファＢ
ＵＦおよび書込みアンプ賀＾が接続され、各ワード線Ｗ
Ｌｊ 、・・・。
ＷＬｍ ＃・・・にはローデコーダすなわちワードデコ
ーダが接続されている。さらに、第１図の記憶装置にお
いては、非反転側ビット線ＢＬＩ 、ＢＬ２ 、・・・
。
ーダが接続されている。さらに、第１図の記憶装置にお
いては、非反転側ビット線ＢＬＩ 、ＢＬ２ 、・・・
。
ＢＬｎと例えばグランド間にそれぞれトランジスタＱ１
３．Ｑ２３．・・・、Ｑ１０が、反転側ビット線ａｔ、
１ 。
３．Ｑ２３．・・・、Ｑ１０が、反転側ビット線ａｔ、
１ 。
「１．・・・、 ＢＬｎと正電圧の電源Ｖｃｃ間にそれ
ぞれトランジスタＱ工４ ” ２４ ’・・・、 Ｑｎ
４が接続されている。そして、これらのトランジスタの
ゲートにはクリアライト信号ＣＷが印加される。
ぞれトランジスタＱ工４ ” ２４ ’・・・、 Ｑｎ
４が接続されている。そして、これらのトランジスタの
ゲートにはクリアライト信号ＣＷが印加される。
以上のような構成を有する記憶装置の動作を説明する。
書き込み動作時には、ワードアドレスレコーダＲＤによ
って１本のワード線例えば−し１が選択され、該ワード
線孔１に接続されたすべてのメモリセルＭＣのトランジ
スタがオン状態となる。また、コラムアドレス信号によ
り１つのコラムデコーダ、例えばＣＤＩの出力が高レベ
ル−となり、トランジスタＱｕ、Ｑ１２が共にオンとな
ってビット線ＤＩ、１およびＢＬｌがそれぞれデータバ
スＤＢおよび面に接続される。この状態で、人力データ
ＤＩＮカベ書込みアンプーＡによって相補信号とされ、
この相補信号力（データバスＤＢおよび而、トランジス
タＱｕおよびＱ。
って１本のワード線例えば−し１が選択され、該ワード
線孔１に接続されたすべてのメモリセルＭＣのトランジ
スタがオン状態となる。また、コラムアドレス信号によ
り１つのコラムデコーダ、例えばＣＤＩの出力が高レベ
ル−となり、トランジスタＱｕ、Ｑ１２が共にオンとな
ってビット線ＤＩ、１およびＢＬｌがそれぞれデータバ
スＤＢおよび面に接続される。この状態で、人力データ
ＤＩＮカベ書込みアンプーＡによって相補信号とされ、
この相補信号力（データバスＤＢおよび而、トランジス
タＱｕおよびＱ。
を介してビット線ＩＩＬｊおよび「に転送される。
入力データＤＩＮが例えば“１”であるものとすると、
データバスＤＢしたがってビット線ＢＬ１が高レベルと
なり、ワード線孔１とビット線ＢＬ１とに接続されたメ
モリセルＭＣのコンデンサが高レベルに充電されてデー
タ“１”が記憶される。なお、上述において、ワード線
ＷＬＩＯ代りに例えばワードｉＱＷＬｍが選択された場
合には、入力データＤＩＮが同じ“ｌ”であっても、反
転データバス面および反転ビット線札を介して低レベル
が与えられるから、選択メモリセルＭＣのコンデンサの
電荷が放電され、記憶極性が逆になる。すなわち、第１
図の記憶装置においては、センスアンプ列ＳＡｊ 、Ｓ
Ａ２ 。
データバスＤＢしたがってビット線ＢＬ１が高レベルと
なり、ワード線孔１とビット線ＢＬ１とに接続されたメ
モリセルＭＣのコンデンサが高レベルに充電されてデー
タ“１”が記憶される。なお、上述において、ワード線
ＷＬＩＯ代りに例えばワードｉＱＷＬｍが選択された場
合には、入力データＤＩＮが同じ“ｌ”であっても、反
転データバス面および反転ビット線札を介して低レベル
が与えられるから、選択メモリセルＭＣのコンデンサの
電荷が放電され、記憶極性が逆になる。すなわち、第１
図の記憶装置においては、センスアンプ列ＳＡｊ 、Ｓ
Ａ２ 。
・・・、 ＳＡｎの両側に配置されたメモリセルの記憶
極性が同一書込みデータに対して互に逆になる。
極性が同一書込みデータに対して互に逆になる。
また、データ読み出しを行なう場合にも、上述と同様に
して１本のワード線例えばＷＬＩが選択され、その後選
択ワード線孔１に接続されたメモリセルＭＣの記憶状態
に応じて生ずるビット線ＲＬと■「との電位差がセンス
アンプＳＡＩによって増幅される。しかる後コラムアド
レスに応じて１つのコラムデコーダ例えばＣＤｊの出力
が高レベルとなり、トランジスタＱ およびＱ工、がオ
ンとなってピット線［ＩＬｌおよび■「がデータバスＤ
Ｂおよび皿に接続され、センスアンプ増幅出力がデータ
バスＤＢおよび酉を介して出力バッファＢＵＦに入力さ
れ読出しデータＤｏｕｔとして出力される。
して１本のワード線例えばＷＬＩが選択され、その後選
択ワード線孔１に接続されたメモリセルＭＣの記憶状態
に応じて生ずるビット線ＲＬと■「との電位差がセンス
アンプＳＡＩによって増幅される。しかる後コラムアド
レスに応じて１つのコラムデコーダ例えばＣＤｊの出力
が高レベルとなり、トランジスタＱ およびＱ工、がオ
ンとなってピット線［ＩＬｌおよび■「がデータバスＤ
Ｂおよび皿に接続され、センスアンプ増幅出力がデータ
バスＤＢおよび酉を介して出力バッファＢＵＦに入力さ
れ読出しデータＤｏｕｔとして出力される。
上述のような記憶装置において、例えばすべてのメモリ
セルＭＣの記憶データをクリアする場合には、クリアラ
イト信号ＩＪによって全ビット線ＢＬｌ 。
セルＭＣの記憶データをクリアする場合には、クリアラ
イト信号ＩＪによって全ビット線ＢＬｌ 。
ＢＬ２ 、・・・７ ＢＬｎｎ頂弯−２肛丁Ｌ・・
・、頂５−に接続されたトランジスタＱＬＩＳ ｐ Ｑ
２３ ｐ ”・ｐ （Ｊｎ３ ｐ Ｑ１４ ｐＱ２４．
・・・、 Ｑｎ４をオンとする。これにより、ビッット
線ＢＬ１． ＢＬ２ 、− 、 ＢＬｎの電位がほぼＯ
ｖの低レベル、ビット線［ＩＬｌ 、ＢＬ２ 、・・
・、 ＩＩＬｍのｆｆｉ位がほぼＶｃｃＯ高レベルとな
る。一方、ワードデコーダＲＤを全選択状態としてすべ
てのワード線孔１ 。
・、頂５−に接続されたトランジスタＱＬＩＳ ｐ Ｑ
２３ ｐ ”・ｐ （Ｊｎ３ ｐ Ｑ１４ ｐＱ２４．
・・・、 Ｑｎ４をオンとする。これにより、ビッット
線ＢＬ１． ＢＬ２ 、− 、 ＢＬｎの電位がほぼＯ
ｖの低レベル、ビット線［ＩＬｌ 、ＢＬ２ 、・・
・、 ＩＩＬｍのｆｆｉ位がほぼＶｃｃＯ高レベルとな
る。一方、ワードデコーダＲＤを全選択状態としてすべ
てのワード線孔１ 。
・・・、ｌｎＬｍｌ・・・の電圧を各メモリセルＭＣの
トランスファゲート用トランジスタのしきい値電圧ｖｔ
ｈより高くする。これにより、センスアンプＳＡ１．Ｓ
Ａ２ 。
トランスファゲート用トランジスタのしきい値電圧ｖｔ
ｈより高くする。これにより、センスアンプＳＡ１．Ｓ
Ａ２ 。
・・・、 ＳＡｎをはさみ非反転側ビット線ＢＬ１．Ｂ
Ｌ２ ｐ・・・、［ｌＬｎに接続されたメモリセルＭＣ
のコンデンサがグランドレベルに放電され、反転側ビッ
ト線ＢＬＩ 。
Ｌ２ ｐ・・・、［ｌＬｎに接続されたメモリセルＭＣ
のコンデンサがグランドレベルに放電され、反転側ビッ
ト線ＢＬＩ 。
ＢＬ２ 、・・・ｐ ＢＬｎに接続されたメモリセルＭ
Ｃのコンデンサが各ビット線のクランプ用トランジスタ
を介して高レベルに充電される。このようにして、すべ
てのメモリセルＭＣのクリア動作が行なわれる。
Ｃのコンデンサが各ビット線のクランプ用トランジスタ
を介して高レベルに充電される。このようにして、すべ
てのメモリセルＭＣのクリア動作が行なわれる。
以上のクリア動作において、ビット線ＢＬＩ 、ＢＬ
２ 。
２ 。
・・・、 ＢＬｎの電位を０レベル、ビット線ＢＬｔ
＃ ＢＬ２ 。
＃ ＢＬ２ 。
・・・、 ＢＬｎの電位をＶｃｃレベルとする方法とし
ては、上述のように各ビット線に接続されたクランプ用
トランジスタによって強制的に各電圧レベルまで引き込
む方法の他に、これらのクランプ用トランジスタ等によ
って各センスアンプをはさむビット線間に所定方向の差
電圧を与えた後にセンスアンプを動作させて各ビット線
の電位を所望のレベルにする方法等がある。特に、後者
の方法を用いる 。
ては、上述のように各ビット線に接続されたクランプ用
トランジスタによって強制的に各電圧レベルまで引き込
む方法の他に、これらのクランプ用トランジスタ等によ
って各センスアンプをはさむビット線間に所定方向の差
電圧を与えた後にセンスアンプを動作させて各ビット線
の電位を所望のレベルにする方法等がある。特に、後者
の方法を用いる 。
場合にはクランプ用トランジスタはセンスアンプＳ＾１
．ＳＡ２＃・・・、 ＳＡｎをはさむビット線の内一方
のビット線群、非反転側ビット線８１，１ 、ＢＬ２
、・・・。
．ＳＡ２＃・・・、 ＳＡｎをはさむビット線の内一方
のビット線群、非反転側ビット線８１，１ 、ＢＬ２
、・・・。
ＢＬｎあるいは反転側ビット線ＢＬｊ 、ＢＬ２ 、
・・・、 ＢＬｎ、のみに設けてもよい。また、後者の
方法の場合には、当初ビット線に与える差電圧はセンス
アンプが識別可能な例えば数１００ｍＶ程度でよいから
、クランプ用トランジスタとして大型のものを必要とせ
ず、クリア動作の速度も速くすることができる。
・・・、 ＢＬｎ、のみに設けてもよい。また、後者の
方法の場合には、当初ビット線に与える差電圧はセンス
アンプが識別可能な例えば数１００ｍＶ程度でよいから
、クランプ用トランジスタとして大型のものを必要とせ
ず、クリア動作の速度も速くすることができる。
なお、クリア動作に全ワード線の電圧を高レベルに引き
上げるときこれを徐々に行ない、また全ワード線の電圧
が高レベルに達した後も徐々に低レベルに戻すことによ
り、過渡電圧、電流による誤動作が防止さ・れ確実に全
ビットのクリア動作を行なうことができる。
上げるときこれを徐々に行ない、また全ワード線の電圧
が高レベルに達した後も徐々に低レベルに戻すことによ
り、過渡電圧、電流による誤動作が防止さ・れ確実に全
ビットのクリア動作を行なうことができる。
第２図は、上述の記憶装置に用いられるワードデコーダ
の１例を示す。同図のワードデコーダは、各アドレス信
号Ａｏ ｐ Ａ１ ｐ Ａ２ ｐ・・・のそれぞれ反転
および非反転信号を作成するアドレスバッファ回路匈へ
１１と該アドレスバッファ回路ＷＡＢの各出力が選択的
に入力されるノアゲートＮ１ 、Ｎ２゜Ｎ３ 、・・・
ａＮｍとを有する。
の１例を示す。同図のワードデコーダは、各アドレス信
号Ａｏ ｐ Ａ１ ｐ Ａ２ ｐ・・・のそれぞれ反転
および非反転信号を作成するアドレスバッファ回路匈へ
１１と該アドレスバッファ回路ＷＡＢの各出力が選択的
に入力されるノアゲートＮ１ 、Ｎ２゜Ｎ３ 、・・・
ａＮｍとを有する。
このようなワードデコーダ回路においては、通常、入力
アドレス信号Ａｏ ７ Ａ １ ｐ Ａ２ ｐ・・・
の値に応じていずれか１つのノアゲートの出力のみが高
レベルとなり他はすべて低レベルとなる。しか□しなが
ら、何らかの方法でアドレスバッファーＡＢの出力をす
べて低レベルとすることができればすべてのノアゲート
の出力すなわちデコード出力を高レベルとして全選択を
行なうことができる。
アドレス信号Ａｏ ７ Ａ １ ｐ Ａ２ ｐ・・・
の値に応じていずれか１つのノアゲートの出力のみが高
レベルとなり他はすべて低レベルとなる。しか□しなが
ら、何らかの方法でアドレスバッファーＡＢの出力をす
べて低レベルとすることができればすべてのノアゲート
の出力すなわちデコード出力を高レベルとして全選択を
行なうことができる。
第３図は、１ビット分のアドレスバッファ回路を示す、
同図のアドレス８７７１回路は、インバータＩＮＶＩ
、 １ＮＶ２ 、およびトランジスタＱ３１゜Ｑ３
２ ａ Ｑ３３ ＃ Ｑ３４を具備する。このようなア
ドレスバッファ回路において、出力アドレス信号Ａｉお
よびτ「の双方を共に低レベルとするためには、通常ア
ドレス選択時に印加されるクロックパルスφ＾を発生さ
せないようにすればよい。
同図のアドレス８７７１回路は、インバータＩＮＶＩ
、 １ＮＶ２ 、およびトランジスタＱ３１゜Ｑ３
２ ａ Ｑ３３ ＃ Ｑ３４を具備する。このようなア
ドレスバッファ回路において、出力アドレス信号Ａｉお
よびτ「の双方を共に低レベルとするためには、通常ア
ドレス選択時に印加されるクロックパルスφ＾を発生さ
せないようにすればよい。
第４図は、第２図の回路における各ノアゲートＮ１
ｐ Ｎ２ 、・・・、Ｎｍの構成例を示す。同図のノア
ゲートは、並列接続されたトランジスタＱ 。
ｐ Ｎ２ 、・・・、Ｎｍの構成例を示す。同図のノア
ゲートは、並列接続されたトランジスタＱ 。
Ｑ２１．・・・、Ｑ４Ｎ 、リセット用トランジスタＱ
ｌ？ 。
ｌ？ 。
および出力用トランジスタＱＳ、ＱＴを具備する。
このようなノアゲート回路においては、通常釜トランジ
スタＱ、。、Ｑ４□、・・・、Ｑ４Ｎのゲートに印加さ
れるアドレス信号がすべて低レベルのときにこれらのト
ランジスタがすべてオフとなり、ワード線ＷＬｉに高レ
ベルの選択信号が印加される。
スタＱ、。、Ｑ４□、・・・、Ｑ４Ｎのゲートに印加さ
れるアドレス信号がすべて低レベルのときにこれらのト
ランジスタがすべてオフとなり、ワード線ＷＬｉに高レ
ベルの選択信号が印加される。
このようなデコーダ回路において、アドレスバッファに
対して上述の操作を施すことなしに、ワード線の全選択
状態を実現させることも可能である。そのためには例え
ばトランジスタＱｓのゲートに電源Ｖｃｃを印加する代
りにクロック信号等を印加し、通常勤時にはこのクロッ
ク信号を高レベルとするが、全選択を行なう場合にはこ
のクロック信号をリセット時に高レベルとしてノードＭ
２を高レベルとした後、ノアゲート動作開始前に低レベ
ルとし、たとえノードＭ１が低レベルとなってもノード
Ｍ２が高レベルの状態に維持されるように制ｙａｌ＋さ
れる。
対して上述の操作を施すことなしに、ワード線の全選択
状態を実現させることも可能である。そのためには例え
ばトランジスタＱｓのゲートに電源Ｖｃｃを印加する代
りにクロック信号等を印加し、通常勤時にはこのクロッ
ク信号を高レベルとするが、全選択を行なう場合にはこ
のクロック信号をリセット時に高レベルとしてノードＭ
２を高レベルとした後、ノアゲート動作開始前に低レベ
ルとし、たとえノードＭ１が低レベルとなってもノード
Ｍ２が高レベルの状態に維持されるように制ｙａｌ＋さ
れる。
（＠明の効果）
このように、本発明によれば、ダイナミックランダムア
クセスメモリ等において、簡単な回路を１り加するごと
により短時間で確実に全ビットのクリア動作を行なうこ
とができる。
クセスメモリ等において、簡単な回路を１り加するごと
により短時間で確実に全ビットのクリア動作を行なうこ
とができる。
第１図は本発明の１実施例に係わる半導体記憶装置の構
成を示すブロック回路図、第２図は第１１ 図の装置に
用いられるワードデコーダの構成を示すブロック回路図
、第３図は第２図のワードデコーダに用いられるアドレ
スバッファ回路の詳細を示すブロック回路図、そして第
４図は第２図のワードデコーダにおけるノアゲートの１
例を示す電１ 気回路図である。 ＢＬｌ、ＢＬ’１ 、ＢＬ２ 、ＢＬ２ 、−、Ｂ
Ｌｎ 、ＢＬｎ二 ビット線、 ＤＢ、ＤＢ ： データバス、 ｔｙＬｌ ｐ・ＡＩＬｍ ｐ・： ワ、−ド線、
２Ｓ＾１ｐ ＳＡ２ ｍ ・・” ｐ ＳＡｎ ：
センスアンプ、ＣＤ１．ｃｏ２ 、 ＝ 、 ＣＤｎ
： コラムデコーダ、ＢＵＦ ： 出カバソ
ファ、 静 ： 書込みアンプ、 ＲＤ： ローデコーダ、 ＭＣ： メモリセル、 Ｑｌｌｐ Ｑ１２ ｐ、 （１２； ＝ Ｑ２芋、、、
””ト用トランジスタ、Ｑ１３ ｐ Ｑ１４ ＃Ｑ２
３ ｐ Ｑ２４ ｐ ”’ ｐ Ｑｎ３ ｐ Ｑｎ４
−：クランプ用トランジスタ、 ＷＡＢ ： アドレスバッファ回路、Ｎ、、Ｎ２
、Ｎ３ ： ノアゲート、ＩＮｖｌ、ＩＮｖ２：イ
ンバータ、 第２回 Ａｏ Ａ１Ａ２−−− 第３０ ｐＡ Ａｊ 虱 第４回
成を示すブロック回路図、第２図は第１１ 図の装置に
用いられるワードデコーダの構成を示すブロック回路図
、第３図は第２図のワードデコーダに用いられるアドレ
スバッファ回路の詳細を示すブロック回路図、そして第
４図は第２図のワードデコーダにおけるノアゲートの１
例を示す電１ 気回路図である。 ＢＬｌ、ＢＬ’１ 、ＢＬ２ 、ＢＬ２ 、−、Ｂ
Ｌｎ 、ＢＬｎ二 ビット線、 ＤＢ、ＤＢ ： データバス、 ｔｙＬｌ ｐ・ＡＩＬｍ ｐ・： ワ、−ド線、
２Ｓ＾１ｐ ＳＡ２ ｍ ・・” ｐ ＳＡｎ ：
センスアンプ、ＣＤ１．ｃｏ２ 、 ＝ 、 ＣＤｎ
： コラムデコーダ、ＢＵＦ ： 出カバソ
ファ、 静 ： 書込みアンプ、 ＲＤ： ローデコーダ、 ＭＣ： メモリセル、 Ｑｌｌｐ Ｑ１２ ｐ、 （１２； ＝ Ｑ２芋、、、
””ト用トランジスタ、Ｑ１３ ｐ Ｑ１４ ＃Ｑ２
３ ｐ Ｑ２４ ｐ ”’ ｐ Ｑｎ３ ｐ Ｑｎ４
−：クランプ用トランジスタ、 ＷＡＢ ： アドレスバッファ回路、Ｎ、、Ｎ２
、Ｎ３ ： ノアゲート、ＩＮｖｌ、ＩＮｖ２：イ
ンバータ、 第２回 Ａｏ Ａ１Ａ２−−− 第３０ ｐＡ Ａｊ 虱 第４回
Claims (1)
- 複数のビット線対、各々ビット線対に対応して設けら
れ対応ビット線対の各ビット線に接続された１対の相補
信号端子を有する複数のセンスアンプ、複数のワード線
、それぞれビット線とワード線とに接続された複数のメ
モリセル、通常アクセス時より多数のワード線を選択状
態とするワード線全選択手段、および各ビット線対を構
成するビット線間に所定方向の電位差を与える手段を具
備することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167749A JPS6148193A (ja) | 1984-08-13 | 1984-08-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167749A JPS6148193A (ja) | 1984-08-13 | 1984-08-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148193A true JPS6148193A (ja) | 1986-03-08 |
Family
ID=15855388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167749A Pending JPS6148193A (ja) | 1984-08-13 | 1984-08-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148193A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
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1984
- 1984-08-13 JP JP59167749A patent/JPS6148193A/ja active Pending
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