JPS63214998A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS63214998A JPS63214998A JP62049120A JP4912087A JPS63214998A JP S63214998 A JPS63214998 A JP S63214998A JP 62049120 A JP62049120 A JP 62049120A JP 4912087 A JP4912087 A JP 4912087A JP S63214998 A JPS63214998 A JP S63214998A
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Links
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- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に高速クリア機能をも
つダイナミックメモリに関する。
つダイナミックメモリに関する。
第２図は一般的なマルチストローブ方式ダイナミックメ
モリの構成図を示す。外部からの信号１１丁、 Ｃｒｙ
、Ｗ”Ｔが信号発生器１に入力され信号発生器１からは
制御信号が各部に送出される。
モリの構成図を示す。外部からの信号１１丁、 Ｃｒｙ
、Ｗ”Ｔが信号発生器１に入力され信号発生器１からは
制御信号が各部に送出される。
リフレッシュカウンタ３からのカウント信号Ｃ０ＮＴｌ
または外部からのアドレス信号Ａ １ Ｈ１がアドレス
バッファ４に入力される。アドレスバッファ４の内容は
行デコーダ５または列デコーダ６を介してメモリセルア
レイ７内のメモリセルを選択する。列デコーダ６はデー
タアウトバッファ８およびデータインバッファ９にデー
タバスラインにより接続され、データアウトバッファ８
がら出力データＤＱＵ↑が外部へ出力され、データイン
バッファ９に外部から入力データＤＩＮが入力される。
または外部からのアドレス信号Ａ １ Ｈ１がアドレス
バッファ４に入力される。アドレスバッファ４の内容は
行デコーダ５または列デコーダ６を介してメモリセルア
レイ７内のメモリセルを選択する。列デコーダ６はデー
タアウトバッファ８およびデータインバッファ９にデー
タバスラインにより接続され、データアウトバッファ８
がら出力データＤＱＵ↑が外部へ出力され、データイン
バッファ９に外部から入力データＤＩＮが入力される。
以下に簡単な動作の説明を行なう。メモリセルアレイ７
への書き込み時、まず信号ＲＡＳ（ＲＯＷ＾ＤＤＲＥＳ
Ｓ ５ＴＲＯＢＥ）が活性化（高レベルから低レベルへ
の遷移）し、行アドレスのラッチ、ワード線の選択が行
なわれる。その後丁Ｔｙ（ＣＯＬＵＭＮ ＡＤＤＲＥＳ
Ｓ ５ＴＲＯＢＥ）、 Ｗ”ｆ（ｌＩＲＩＴ［！ ＥＮ
ＡＢＬＩり カ活性化シ列アドレスのラッチ、Ｙスイッ
チの活性化ののちデータインバッファ９にラッチされた
書き込みデータがデータバスライン、Ｙスイッチ、ビッ
トラインを介してメモリセルアレイ７内の選択メモリセ
ル群（１ビツト、４ビツト、８ビツト、ｅｔｃ、）へ書
き込まれる。その後、各制御信号ＷＴ丁、で−に’ｒ、
Ｗ”Ｔが非活性状態（低レベルから高レベルへの遷移
）となり、ワード線、Ｙスイッチのリセット、ビット線
のバランス等が行なわれ、書き込み動作が終了する。
への書き込み時、まず信号ＲＡＳ（ＲＯＷ＾ＤＤＲＥＳ
Ｓ ５ＴＲＯＢＥ）が活性化（高レベルから低レベルへ
の遷移）し、行アドレスのラッチ、ワード線の選択が行
なわれる。その後丁Ｔｙ（ＣＯＬＵＭＮ ＡＤＤＲＥＳ
Ｓ ５ＴＲＯＢＥ）、 Ｗ”ｆ（ｌＩＲＩＴ［！ ＥＮ
ＡＢＬＩり カ活性化シ列アドレスのラッチ、Ｙスイッ
チの活性化ののちデータインバッファ９にラッチされた
書き込みデータがデータバスライン、Ｙスイッチ、ビッ
トラインを介してメモリセルアレイ７内の選択メモリセ
ル群（１ビツト、４ビツト、８ビツト、ｅｔｃ、）へ書
き込まれる。その後、各制御信号ＷＴ丁、で−に’ｒ、
Ｗ”Ｔが非活性状態（低レベルから高レベルへの遷移
）となり、ワード線、Ｙスイッチのリセット、ビット線
のバランス等が行なわれ、書き込み動作が終了する。
以上説明したランダム書き込みサイクルの所用時間は、
現状では最高速品でも２００ Ｎｓ程度である。マルチ
ストローブ方式ＤＲＡＭのその他のアプリケーションと
してベージモードがある。ベージモードとは、ワード線
を選択したままＹスイッチを切りかえることにより、１
ワ一ド分のデータを高速に読み書きするモードである。
現状では最高速品でも２００ Ｎｓ程度である。マルチ
ストローブ方式ＤＲＡＭのその他のアプリケーションと
してベージモードがある。ベージモードとは、ワード線
を選択したままＹスイッチを切りかえることにより、１
ワ一ド分のデータを高速に読み書きするモードである。
ベージモードサイクルでの１ビット当りの書き込み時間
は現状の最高速品でも１００ ”程度である。
は現状の最高速品でも１００ ”程度である。
多くの理由により、メモリ内のすべてのデータをある一
定のデータステート、すなわち、全てが論理「１」また
は論理「０」のデータとなるように変える必要がある場
合がある。たとえば、半導体メモリが画像用として用い
られている場合、画面クリアがこの状態に相当し、上記
書きかえの時間が画面の描画速度に影響を及ぼす。これ
らの理由により、メモリ内のデータを全て論理「１」あ
るいは論理「０」への書きかえ（以下メモリクリアと称
する）の高速化が望まれている。
定のデータステート、すなわち、全てが論理「１」また
は論理「０」のデータとなるように変える必要がある場
合がある。たとえば、半導体メモリが画像用として用い
られている場合、画面クリアがこの状態に相当し、上記
書きかえの時間が画面の描画速度に影響を及ぼす。これ
らの理由により、メモリ内のデータを全て論理「１」あ
るいは論理「０」への書きかえ（以下メモリクリアと称
する）の高速化が望まれている。
前述した従来の半導体メモリでは、メモリクリアを行な
うためには、メモリの容量がＮビットであれば、メモリ
クリアするためにはランダム書込みサイクルをＮ回くり
かえさなければならない。
うためには、メモリの容量がＮビットであれば、メモリ
クリアするためにはランダム書込みサイクルをＮ回くり
かえさなければならない。
ベージモードを用いたとしてもメモリクリアのための所
用時間はわずか半分になる程度であり、メモリクリアを
高速にできないという欠点がある。
用時間はわずか半分になる程度であり、メモリクリアを
高速にできないという欠点がある。
上述した従来のグイナミンクＲＡＭは、単位セル群（１
ビツト、４ビツト、８ビツト、・・・）への順次アクセ
スによる書き込みでのメモリクリアしかできないのに対
し、本発明によるメモリではワード線単位での順次アク
セスによるメモリクリアを可能としている。
ビツト、４ビツト、８ビツト、・・・）への順次アクセ
スによる書き込みでのメモリクリアしかできないのに対
し、本発明によるメモリではワード線単位での順次アク
セスによるメモリクリアを可能としている。
本発明は、複数のワード線と複数のビット線との各交点
にメモリセルを配置し、ストローブ信号を受けて内部制
御信号を発生する信号発生器を有する半導体メモリにお
いて、それぞれの一端が前記ビット線の対応するものに
接続され他端が固定電位の電源に接続され前記内部制御
信号および外部から入力される外部制御信号によって導
通が制御される複数のリセット用トランジスタを含んで
構成される。 。
にメモリセルを配置し、ストローブ信号を受けて内部制
御信号を発生する信号発生器を有する半導体メモリにお
いて、それぞれの一端が前記ビット線の対応するものに
接続され他端が固定電位の電源に接続され前記内部制御
信号および外部から入力される外部制御信号によって導
通が制御される複数のリセット用トランジスタを含んで
構成される。 。
本発明の半導体メモリは、リセット用トランジスタが内
部制御信号および外部制御信号ならびに外部から入力さ
れる入力データとワード線を選択するアドレス信号によ
り導通が制御されるように構成されることもできる。
部制御信号および外部制御信号ならびに外部から入力さ
れる入力データとワード線を選択するアドレス信号によ
り導通が制御されるように構成されることもできる。
次に、本発明について図面を参照して説明する
第１図は本発明の第１の実施例のセルアレイ部の回路図
である。代表例として×１ビット系メモリへの適用例を
示す。ワード線ＷＬＯ，ＷＬＩ。
である。代表例として×１ビット系メモリへの適用例を
示す。ワード線ＷＬＯ，ＷＬＩ。
・・・と、ビット線ＢＬＯ，百］フＯ，ＢＬ１．ＢＬＩ
の交点にトランジスタＱ目（ｔ＝ｏ、１．２゜・・・）
と、容量Ｃ目（ｉ＝０．１．２．・・・）で構成された
メモリセルが配置され、ビット線間の差電位増幅を行な
うためのセンスアンプ１０が各ビット線ベアに１台設置
されている。ビット線ＢＬＯ９Ｗロ０．ＢＬＩ、１ｍ丁
はトランジスタＱ２０゜〜Ｑ２３からなるＹスイッチを
介してデータバス１７０２丁７丁に接続され、データの
読出し書き込みが行なわれる。第１図において、トラン
ジスタＱ２０〜Ｑ２３のゲートに入力される信号Ｙ、。
の交点にトランジスタＱ目（ｔ＝ｏ、１．２゜・・・）
と、容量Ｃ目（ｉ＝０．１．２．・・・）で構成された
メモリセルが配置され、ビット線間の差電位増幅を行な
うためのセンスアンプ１０が各ビット線ベアに１台設置
されている。ビット線ＢＬＯ９Ｗロ０．ＢＬＩ、１ｍ丁
はトランジスタＱ２０゜〜Ｑ２３からなるＹスイッチを
介してデータバス１７０２丁７丁に接続され、データの
読出し書き込みが行なわれる。第１図において、トラン
ジスタＱ２０〜Ｑ２３のゲートに入力される信号Ｙ、。
ｙｓｔやｌは第２図に示すアドレスバッファ４がらの信
号Ｙ、を列デコーダ６でデコードして得たものである。
号Ｙ、を列デコーダ６でデコードして得たものである。
以上は従来のダイナミックメモリとまったく同一構成で
あり、本実施例の特徴は、各ビット線ＢＬＯ，Ｙロ丁、
ＢＬ１．丁「丁と接地電位との間にトランジスタＱｏ＋
（ｉ＝ｏ、１，２．”ｌがもうけられていることにある
。ゲート制御信号Φ□小−−の信号線とトランジスタＱ
ｏ＋の接続関係は、ビット線ＢＬＯ，ｆＬ７１ｒ、ＢＬ
Ｉ、ＢＬＩとデータバスＩ１０．Ｔ）’？５−との接続
に依存してなり、第１図においてはクリアデータが外部
的に論理「１」または論理「０」となるように接続され
ている。すなわちデータバスＩ１０に接続されるビット
線ｆＩ１７Ｆ、 Ｂ Ｌ １に接続のトランジスタＱ
ｏ ｔ ＋ＱＯ２はゲート制御信号ｒ１に制御され、デ
ータバス−「フ′で−に接続されるビット線ＢＬＯ，ｆ
ｆ丁］−に接続のトランジスタＱＯＯ，ＱＯ３はゲート
制御信号Φ、に制御される。
あり、本実施例の特徴は、各ビット線ＢＬＯ，Ｙロ丁、
ＢＬ１．丁「丁と接地電位との間にトランジスタＱｏ＋
（ｉ＝ｏ、１，２．”ｌがもうけられていることにある
。ゲート制御信号Φ□小−−の信号線とトランジスタＱ
ｏ＋の接続関係は、ビット線ＢＬＯ，ｆＬ７１ｒ、ＢＬ
Ｉ、ＢＬＩとデータバスＩ１０．Ｔ）’？５−との接続
に依存してなり、第１図においてはクリアデータが外部
的に論理「１」または論理「０」となるように接続され
ている。すなわちデータバスＩ１０に接続されるビット
線ｆＩ１７Ｆ、 Ｂ Ｌ １に接続のトランジスタＱ
ｏ ｔ ＋ＱＯ２はゲート制御信号ｒ１に制御され、デ
ータバス−「フ′で−に接続されるビット線ＢＬＯ，ｆ
ｆ丁］−に接続のトランジスタＱＯＯ，ＱＯ３はゲート
制御信号Φ、に制御される。
第３図は第１図で示した実施例のゲート制御信号Φ１１
丁１を発生する回路の一例を示す論理図である。信号発
生器１１は信号Ｗの入力に同期して制御信号ＣＩ、Ｃ２
を出力する。バッファ２１は外部制御信号ΦＩＮを入力
して信号Φ！を出力する。制御信号Ｃ２はアドレスバッ
ファ１４にアドレス信号ＡＩＮＩをラッチさせ、制御信
号Ｃ２は信号Φ鳳を入力するアンド回路２０の出力がデ
ータインバッファ１９に入力データＤＩＮをう・ソチさ
せる。排他的論理和２２はアドレスバッファ１４からの
信号Ｘｏとデータバッファ１９からの信号Ｄｏを入力す
る。アンド回路２７は制御信号Ｃ１と信号Ｘｏの否定回
路２３とノア回路２５を介した信号を入力し、出力はワ
ード線ＷＬＩに接続される。アンド回路２８は制御信号
Ｃ１と信号Ｘ。
丁１を発生する回路の一例を示す論理図である。信号発
生器１１は信号Ｗの入力に同期して制御信号ＣＩ、Ｃ２
を出力する。バッファ２１は外部制御信号ΦＩＮを入力
して信号Φ！を出力する。制御信号Ｃ２はアドレスバッ
ファ１４にアドレス信号ＡＩＮＩをラッチさせ、制御信
号Ｃ２は信号Φ鳳を入力するアンド回路２０の出力がデ
ータインバッファ１９に入力データＤＩＮをう・ソチさ
せる。排他的論理和２２はアドレスバッファ１４からの
信号Ｘｏとデータバッファ１９からの信号Ｄｏを入力す
る。アンド回路２７は制御信号Ｃ１と信号Ｘｏの否定回
路２３とノア回路２５を介した信号を入力し、出力はワ
ード線ＷＬＩに接続される。アンド回路２８は制御信号
Ｃ１と信号Ｘ。
のノア回路２６を介した信号を入力し、出力はワード線
ＷＬＯに接続されるやアンド回路２９は制御信号Ｃ１，
信号Φ１と排他的論理和２２の出力を入力し、ゲート制
御信号Φ１を出力する。アンド回路３０は制御信号Ｃ１
，信号Φ１と排他的論理和２２の出力の否定回路２４を
介した信号を入力し、ゲート制御信号丁；を出力する。
ＷＬＯに接続されるやアンド回路２９は制御信号Ｃ１，
信号Φ１と排他的論理和２２の出力を入力し、ゲート制
御信号Φ１を出力する。アンド回路３０は制御信号Ｃ１
，信号Φ１と排他的論理和２２の出力の否定回路２４を
介した信号を入力し、ゲート制御信号丁；を出力する。
第３図において、アドレスバッファ１４の出力信号Ｘｏ
（第２図に示すアドレスバッファ４がらの信号Ｘ、の最
下位ビット）が論理「０」であると、ワード線ＷＬＯが
選択され、ＲＡＳ系制御信号Ｃ１の活性化時にワード線
ＷＬＯが活性化される。外部制御信号Φ！Ｎが活性化し
ていると、つまり信号Φ１が論理「１」であると、アド
レスバッファ１４の活性化と同時にデータインバッファ
１９が活性化される。いま仮に信号Ｄｏが論理「０」レ
ベルであると、信号Ｘｏと信号Ｄｏを入力する排他的論
理和２２により、ゲート制御信号丁１が立ち上がる。
（第２図に示すアドレスバッファ４がらの信号Ｘ、の最
下位ビット）が論理「０」であると、ワード線ＷＬＯが
選択され、ＲＡＳ系制御信号Ｃ１の活性化時にワード線
ＷＬＯが活性化される。外部制御信号Φ！Ｎが活性化し
ていると、つまり信号Φ１が論理「１」であると、アド
レスバッファ１４の活性化と同時にデータインバッファ
１９が活性化される。いま仮に信号Ｄｏが論理「０」レ
ベルであると、信号Ｘｏと信号Ｄｏを入力する排他的論
理和２２により、ゲート制御信号丁１が立ち上がる。
次に、ゲート制御信号丁；が立ち上がると、第１図にお
いてトランジスタＱＯＩ、 ＱＯ２がＯＮ状態となり、
ビット線１口丁、 Ｂ ｔ、 １のレベルを低下させる
。トランジスタＱｏ＋、 Ｑｏ２の電流能力は、センス
アンプ１０が活性化されるまでの時間にビット線間に数
１００ｍＶ程度の差電位がつく程度でよい。センスアン
プ１０が活性化するとビット線間の差電位はさらに増幅
され容量ＣＩＯには物理的ｒＨ，レベル、容量Ｃ１２に
は物理的「Ｌ」レベルがリーフレシュレベルとして書き
込まれる。
いてトランジスタＱＯＩ、 ＱＯ２がＯＮ状態となり、
ビット線１口丁、 Ｂ ｔ、 １のレベルを低下させる
。トランジスタＱｏ＋、 Ｑｏ２の電流能力は、センス
アンプ１０が活性化されるまでの時間にビット線間に数
１００ｍＶ程度の差電位がつく程度でよい。センスアン
プ１０が活性化するとビット線間の差電位はさらに増幅
され容量ＣＩＯには物理的ｒＨ，レベル、容量Ｃ１２に
は物理的「Ｌ」レベルがリーフレシュレベルとして書き
込まれる。
このセル情報はデータバスＩ１０を共に「低」レベルに
するものであり、外部データでメモリは論理「０」にク
リアされたことになる。
するものであり、外部データでメモリは論理「０」にク
リアされたことになる。
このようにして、行アドレスを順次インクリメントする
ことにより全メモリビットを論理「ｏ」クリアすること
ができる。逆に入力データによる信号Ｄｏが論理「１」
であるとき、同様の動作により全メモリビットを論理「
１」クリアすることができる。もちろんクリア動作はワ
ード線単位で行なわれるので、ワード線単位でクリアす
るデータは自由に選択することもできる。なお、図示を
省略したが信号Ｘｏ以外のアドレスバッファ１４からの
信号も変換されてノア回路２５．２６に入力されアドレ
ス信号ＡＩＮ＋によってワード線のいずれかを選択する
ようにしている。
ことにより全メモリビットを論理「ｏ」クリアすること
ができる。逆に入力データによる信号Ｄｏが論理「１」
であるとき、同様の動作により全メモリビットを論理「
１」クリアすることができる。もちろんクリア動作はワ
ード線単位で行なわれるので、ワード線単位でクリアす
るデータは自由に選択することもできる。なお、図示を
省略したが信号Ｘｏ以外のアドレスバッファ１４からの
信号も変換されてノア回路２５．２６に入力されアドレ
ス信号ＡＩＮ＋によってワード線のいずれかを選択する
ようにしている。
第４図は以上の動作をあられすタイミングチャートで、
上から外部制御信号ΦｌＮ＋信号ｍ。
上から外部制御信号ΦｌＮ＋信号ｍ。
信号ＤＩＮ＋信号Ｘｏ、ワード線ＷＬＯの信号、ワード
線ＷＬＩの信号、ゲート信号Φ１．ゲート信号Ｈ，ビッ
ト線Ｂ Ｌ Ｏ／ １丁で）信号およびビット線Ｂ Ｌ
ｔ ／「「「の信号の波形を示す。外部制御信号ΦＩＮ
の活性化、入力データＤＩＮによるクリアデータの入力
さえすれば、あとは、ＲＡＳオンリーリフレッシュサイ
クルとまったく同様の動作である。アドレス信号は外部
アドレス以外にも内部のリフレッシュカウンタ３（第２
図）からのカウント信号ＣＯＵ Ｔ Ｉによるアドレス
信号も使用できるので、第５図に示すようなＣｒｙビフ
ォア「ｒ丁すフレッシュカウンタを用いた動作モードも
可能である。第５図の上から５番目の波形は信号Ｘｏと
してカウント信号ＣｏＵＴｏと同一の波形のものを用い
ることを示す。
線ＷＬＩの信号、ゲート信号Φ１．ゲート信号Ｈ，ビッ
ト線Ｂ Ｌ Ｏ／ １丁で）信号およびビット線Ｂ Ｌ
ｔ ／「「「の信号の波形を示す。外部制御信号ΦＩＮ
の活性化、入力データＤＩＮによるクリアデータの入力
さえすれば、あとは、ＲＡＳオンリーリフレッシュサイ
クルとまったく同様の動作である。アドレス信号は外部
アドレス以外にも内部のリフレッシュカウンタ３（第２
図）からのカウント信号ＣＯＵ Ｔ Ｉによるアドレス
信号も使用できるので、第５図に示すようなＣｒｙビフ
ォア「ｒ丁すフレッシュカウンタを用いた動作モードも
可能である。第５図の上から５番目の波形は信号Ｘｏと
してカウント信号ＣｏＵＴｏと同一の波形のものを用い
ることを示す。
なお、各センスアンプ１０に接続するビット線対の一方
に接続しているビット線リセット用トランジスタＱＯ１
，ＱＯ２を除去し、ゲート制御信号歪−−の生成を省略
することもできる。この場合は全てのメモリセルが同一
の状態にクリアされ、メモリセルをワード線単位でクリ
アすることはできない。
に接続しているビット線リセット用トランジスタＱＯ１
，ＱＯ２を除去し、ゲート制御信号歪−−の生成を省略
することもできる。この場合は全てのメモリセルが同一
の状態にクリアされ、メモリセルをワード線単位でクリ
アすることはできない。
また、第１図において一端がビット線ＢＬＯ。
１口し・・に接続されるトランジスタＱｏｏ〜Ｑｏ３の
他端を接地したが、一端が対応するビット線に接続され
るトランジスタそれぞれの他端を所定の電位に保たれた
電源に接続しても本発明を実施できる。
他端を接地したが、一端が対応するビット線に接続され
るトランジスタそれぞれの他端を所定の電位に保たれた
電源に接続しても本発明を実施できる。
第６図は多ビツト系メモリに適用した本発明の第２の実
施例のセルアレイ部の回路図である。複数対のデータバ
スＩ ／ Ｏｏ、ＴフＯｏ ””−Ｉ ／ Ｏｎ−１、
Ｔ７７Σ丁−一を有し、それぞれがＹスイッチのトラン
ジスタＱ２０〜Ｑ ２（２１１−１１を介してビ・ソト
線ＢＬＯ／［１丁℃−〜Ｂ Ｌ ｎ −１／ ”Ｅ”１
丁１−：］−に接続されている。
施例のセルアレイ部の回路図である。複数対のデータバ
スＩ ／ Ｏｏ、ＴフＯｏ ””−Ｉ ／ Ｏｎ−１、
Ｔ７７Σ丁−一を有し、それぞれがＹスイッチのトラン
ジスタＱ２０〜Ｑ ２（２１１−１１を介してビ・ソト
線ＢＬＯ／［１丁℃−〜Ｂ Ｌ ｎ −１／ ”Ｅ”１
丁１−：］−に接続されている。
第７図は第６図に示す第２の実施例におけるビット線リ
セット用トランジスタのゲート制御信号Φ１９丁；発生
部の論理図である。信号発生器３１゜アドレスバッファ
３４．アンド回路４０．４７〜５０、バッファ４１．排
他的論理和回路４２．否定回路４３．４４およびノア回
路４５．４６は第３図の信号発生器１１等と同様である
。ただし、デートインバッファ３９は入力データＤ＋ｗ
ｋ（ｋ＝０〜ｎ−１）を入力し、排他的論理和回路３２
がデータインバッファ３９の出力ｄ Ｏ” ｄ ａ−１
を入力して出力信号り、を排他的論理和回路４２に入力
させている。なお、本実施例ではデータがｎビット構成
の場合の適用例の１つとして排他的論理和回路３２を用
いているが、他の種々の論理を用いても本発明は適用可
能である。
セット用トランジスタのゲート制御信号Φ１９丁；発生
部の論理図である。信号発生器３１゜アドレスバッファ
３４．アンド回路４０．４７〜５０、バッファ４１．排
他的論理和回路４２．否定回路４３．４４およびノア回
路４５．４６は第３図の信号発生器１１等と同様である
。ただし、デートインバッファ３９は入力データＤ＋ｗ
ｋ（ｋ＝０〜ｎ−１）を入力し、排他的論理和回路３２
がデータインバッファ３９の出力ｄ Ｏ” ｄ ａ−１
を入力して出力信号り、を排他的論理和回路４２に入力
させている。なお、本実施例ではデータがｎビット構成
の場合の適用例の１つとして排他的論理和回路３２を用
いているが、他の種々の論理を用いても本発明は適用可
能である。
第８図および第９図はそれぞれ多ビツト系メモリに適用
した本発明の第３の実施例のセルアレイ部の回路図およ
びビット線リセット用トランジスタのゲート制御信号Φ
、。１丁＝〜Ｏａ ｎ −１ｒ ｒ発生部の論理図であ
る。第８図においてビット線リセット用トランジスタＱ
ｏｏ〜Ｑ ０（２ｎ−１１それぞれはゲート制御信号Φ
、０．［〜Φａｌｌ−１＋Φ、。−１それぞれに制御さ
れている。
した本発明の第３の実施例のセルアレイ部の回路図およ
びビット線リセット用トランジスタのゲート制御信号Φ
、。１丁＝〜Ｏａ ｎ −１ｒ ｒ発生部の論理図であ
る。第８図においてビット線リセット用トランジスタＱ
ｏｏ〜Ｑ ０（２ｎ−１１それぞれはゲート制御信号Φ
、０．［〜Φａｌｌ−１＋Φ、。−１それぞれに制御さ
れている。
第９図に示す信号発生器５１．アドレスバッファ５４．
アンド回路６０．６７．６８．バッファ６１、否定回路
６３は第３図の信号発生器１１等と同様であり、データ
インバッファ５９は第７図に示すデータインバッファ３
９と同様である。排他的論理和回路６２ （０）〜６２
（ｎ−１＞はそれぞれ信号ｘｇと出力ｄＯ〜ｄｎ−１そ
れぞれの排他的論理和である信号Ｄｏ〜Ｄ、−１を出力
する。アンド回路６９ （０）〜６９（ｎ−１）はそれ
ぞれ制御信号Ｃ１，信号Φ！および信号り。〜Ｄト１そ
れぞれを入力し、ゲート制御信号Φ１゜〜Φａｍ−１そ
れぞれを出力する。アンド回路７０（０） 〜７０（ｎ
−１）はそれぞれ制御信号Ｃ１゜信号Φ１および信号Ｄ
ｏ〜ＤＮ−１それぞれの否定回路６４（０）〜６４（ｎ
−１）を介した信号を入力し、ゲート制御信号［π（丁
π肩−を出力する。
アンド回路６０．６７．６８．バッファ６１、否定回路
６３は第３図の信号発生器１１等と同様であり、データ
インバッファ５９は第７図に示すデータインバッファ３
９と同様である。排他的論理和回路６２ （０）〜６２
（ｎ−１＞はそれぞれ信号ｘｇと出力ｄＯ〜ｄｎ−１そ
れぞれの排他的論理和である信号Ｄｏ〜Ｄ、−１を出力
する。アンド回路６９ （０）〜６９（ｎ−１）はそれ
ぞれ制御信号Ｃ１，信号Φ！および信号り。〜Ｄト１そ
れぞれを入力し、ゲート制御信号Φ１゜〜Φａｍ−１そ
れぞれを出力する。アンド回路７０（０） 〜７０（ｎ
−１）はそれぞれ制御信号Ｃ１゜信号Φ１および信号Ｄ
ｏ〜ＤＮ−１それぞれの否定回路６４（０）〜６４（ｎ
−１）を介した信号を入力し、ゲート制御信号［π（丁
π肩−を出力する。
このような構成にすることにより各ビット単位でのクリ
アデータの指定が可能となる。
アデータの指定が可能となる。
以上、マルチストローブ方式のメモリを実施例として用
いてきたが本発明をシリアルアクセスメモリ、デュアル
ポートメモリ等に適用しても本発明の有意性はなんらそ
こなわれない。
いてきたが本発明をシリアルアクセスメモリ、デュアル
ポートメモリ等に適用しても本発明の有意性はなんらそ
こなわれない。
以上説明したように本発明は、１メモリサイクル内での
ワード線単位でのメモリクリアを行なうことにより、高
速なメモリクリア動作ができる効果がある。また、行ア
ドレス信号と入力データ信号との論理によるビット線リ
セット用トランジスタの制御を行なうことにより、ワー
ド線単位でのクリアデータの制御ができる効果がある。
ワード線単位でのメモリクリアを行なうことにより、高
速なメモリクリア動作ができる効果がある。また、行ア
ドレス信号と入力データ信号との論理によるビット線リ
セット用トランジスタの制御を行なうことにより、ワー
ド線単位でのクリアデータの制御ができる効果がある。
第１図は本発明の第１の実施例のセルアレイ部の回路図
、第２図は一般的なマルチストローブ方式ＤＲＡＭのプ
ロ・ツク図、第３図は第１図に記載したビット線リセッ
トトランジスタのゲート制御信号Φ、、Ｏ，ａ発生部の
論理図、第４図および第５図はそれぞれ第１図に示す実
施例の動作の第１の例を説明するためのタイムチャート
および第２の例を説明するためのタイムチャート、第６
図および第７図はそれぞれ本発明の第２の実施例のセル
アレイ部の回路図およびゲート制御信号Φ。 、丁；の発生部の論理図、第８図および第９図はそれぞ
れ本発明の第３の実施例のセルアレイ部の回路図および
ゲート制御信号Φｍ＋ｒの発生部の論理図である。 １．１１，３１．５１・・・信号発生器、３・・・リフ
レッシュカウンタ、４，１４，３４．５４・・・アドレ
スバッファ、５・−・行デコーダ、６・・・列デコーダ
、７・・・メモリセルアレイ、８・・・データアウトバ
ッファ、９．１９，３９．５９・・・データインバッフ
ァ、１０・・・センスアンプ。 代理人 弁理士 内 原 晋′＋ イ 第１図 第４図
、第２図は一般的なマルチストローブ方式ＤＲＡＭのプ
ロ・ツク図、第３図は第１図に記載したビット線リセッ
トトランジスタのゲート制御信号Φ、、Ｏ，ａ発生部の
論理図、第４図および第５図はそれぞれ第１図に示す実
施例の動作の第１の例を説明するためのタイムチャート
および第２の例を説明するためのタイムチャート、第６
図および第７図はそれぞれ本発明の第２の実施例のセル
アレイ部の回路図およびゲート制御信号Φ。 、丁；の発生部の論理図、第８図および第９図はそれぞ
れ本発明の第３の実施例のセルアレイ部の回路図および
ゲート制御信号Φｍ＋ｒの発生部の論理図である。 １．１１，３１．５１・・・信号発生器、３・・・リフ
レッシュカウンタ、４，１４，３４．５４・・・アドレ
スバッファ、５・−・行デコーダ、６・・・列デコーダ
、７・・・メモリセルアレイ、８・・・データアウトバ
ッファ、９．１９，３９．５９・・・データインバッフ
ァ、１０・・・センスアンプ。 代理人 弁理士 内 原 晋′＋ イ 第１図 第４図
Claims (2)
- （１）複数のワード線と複数のビット線との各交点にメ
モリセルを配置し、ストローブ信号を受けて内部制御信
号を発生する信号発生器を有する半導体メモリにおいて
、それぞれの一端が前記ビット線の対応するものに接続
され他端が固定電位の電源に接続され前記内部制御信号
および外部から入力される外部制御信号によって導通が
制御される複数のリセット用トランジスタを含むことを
特徴とする半導体メモリ。 - （２）リセット用トランジスタが内部制御信号および外
部制御信号ならびに外部から入力される入力データとワ
ード線を選択するアドレス信号により導通が制御される
特許請求の範囲第１項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049120A JPS63214998A (ja) | 1987-03-03 | 1987-03-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049120A JPS63214998A (ja) | 1987-03-03 | 1987-03-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63214998A true JPS63214998A (ja) | 1988-09-07 |
Family
ID=12822204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049120A Pending JPS63214998A (ja) | 1987-03-03 | 1987-03-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958690A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Ｉｃメモリ |
| JPS59117781A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63206995A (ja) * | 1987-02-23 | 1988-08-26 | Toshiba Corp | 半導体メモリ |
-
1987
- 1987-03-03 JP JP62049120A patent/JPS63214998A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958690A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Ｉｃメモリ |
| JPS59117781A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63206995A (ja) * | 1987-02-23 | 1988-08-26 | Toshiba Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
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