JPH04311897A - アドレスデコーダ及び半導体記憶装置 - Google Patents
アドレスデコーダ及び半導体記憶装置Info
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- JPH04311897A JPH04311897A JP3079103A JP7910391A JPH04311897A JP H04311897 A JPH04311897 A JP H04311897A JP 3079103 A JP3079103 A JP 3079103A JP 7910391 A JP7910391 A JP 7910391A JP H04311897 A JPH04311897 A JP H04311897A
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- JP
- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のセルに同時に書
込動作を行うことのできる半導体記憶装置に関するもの
で、特に画像メモリとして使用されるものである。
込動作を行うことのできる半導体記憶装置に関するもの
で、特に画像メモリとして使用されるものである。
【０００２】
【従来の技術】一般に、複数のセルを有する半導体記憶
装置は、入力されたアドレス信号をアドレスデコーダに
よってデコードして対応するアドレスのセルを選択して
いる。図５に示す従来のアドレスデコーダ５０は、まず
、アドレス信号Ａ３ Ａ２ Ａ１ Ａ０ の各ビットの
値を示す信号Ａｉ （ｉ＝０，…３）に基づいてその反
転信号バーＡｉ （ｉ＝０，…３）を発生させ、信号Ａ
ｉ と反転信号バーＡｉをＡＮＤゲートを用いて組合せ
ることによってアドレス信号Ａ３ Ａ２ Ａ１ Ａ０
に対応するセルの選択信号Ｙｊ （ｊ＝０，…１５）を
発生していた。ここでＹｊ はＹｊ ＝Ｘ３ ・Ｘ２
・Ｘ１ ・Ｘ０ であり、各Ｘｉ （ｉ＝０，…３）は
、Ａｉ 又はバーＡｉ を表している。したがって入力
されたアドレス信号とアドレスデコーダの出力である選
択信号Ｙｊ とは一対に対応している。
装置は、入力されたアドレス信号をアドレスデコーダに
よってデコードして対応するアドレスのセルを選択して
いる。図５に示す従来のアドレスデコーダ５０は、まず
、アドレス信号Ａ３ Ａ２ Ａ１ Ａ０ の各ビットの
値を示す信号Ａｉ （ｉ＝０，…３）に基づいてその反
転信号バーＡｉ （ｉ＝０，…３）を発生させ、信号Ａ
ｉ と反転信号バーＡｉをＡＮＤゲートを用いて組合せ
ることによってアドレス信号Ａ３ Ａ２ Ａ１ Ａ０
に対応するセルの選択信号Ｙｊ （ｊ＝０，…１５）を
発生していた。ここでＹｊ はＹｊ ＝Ｘ３ ・Ｘ２
・Ｘ１ ・Ｘ０ であり、各Ｘｉ （ｉ＝０，…３）は
、Ａｉ 又はバーＡｉ を表している。したがって入力
されたアドレス信号とアドレスデコーダの出力である選
択信号Ｙｊ とは一対に対応している。
【０００３】このようなアドレスデコーダを有している
半導体記憶装置においては、入力されたアドレスとアド
レスデコーダの出力が１対１に対応しているため、セル
にデータを書込む場合、各アドレスに対応するセルにし
かデータを書込めない。このため、複数のセルのデータ
をすべて、又は複数のセルのうちの一部分のセルのデー
タをクリアする、すなわち同一のデータを書込む場合に
多くの時間が必要であった。
半導体記憶装置においては、入力されたアドレスとアド
レスデコーダの出力が１対１に対応しているため、セル
にデータを書込む場合、各アドレスに対応するセルにし
かデータを書込めない。このため、複数のセルのデータ
をすべて、又は複数のセルのうちの一部分のセルのデー
タをクリアする、すなわち同一のデータを書込む場合に
多くの時間が必要であった。
【０００４】そこで、複数のセルに同一のデータを同時
に書込ませるために、図６に示すようにフラッシュライ
ト回路を半導体記憶装置に付加していた。図６に示す従
来の半導体記憶装置のフラッシュライト回路はビット線
対ＢＬ、バーＢＬ毎に設けられるＮＯＴゲート５０及び
トランジスタ５２と、フラッシュライト用データ線ｇと
、フラッシュライト用コントロール線ｈとを備えている
。そして、コントロール線ｈを介してフラッシュライト
用のコントロール信号が送られるとトランジスタ５２が
オンし、データ線ｇを介して送られた書込みデータがＮ
ＯＴゲート５０及びトランジスタ５２を介してビット線
対の一方のビット線バーＢＬに送られる。すなわち、カ
ラムデコーダ１０を介さずにデータをビット線に書込ん
でいた。このとき、１本のワード線、例えばＷＬｉ が
選択されると、このワード線ＷＬｉ に接続されている
メモリセルすべてに同一のデータが同時に書込まれるこ
とになる。
に書込ませるために、図６に示すようにフラッシュライ
ト回路を半導体記憶装置に付加していた。図６に示す従
来の半導体記憶装置のフラッシュライト回路はビット線
対ＢＬ、バーＢＬ毎に設けられるＮＯＴゲート５０及び
トランジスタ５２と、フラッシュライト用データ線ｇと
、フラッシュライト用コントロール線ｈとを備えている
。そして、コントロール線ｈを介してフラッシュライト
用のコントロール信号が送られるとトランジスタ５２が
オンし、データ線ｇを介して送られた書込みデータがＮ
ＯＴゲート５０及びトランジスタ５２を介してビット線
対の一方のビット線バーＢＬに送られる。すなわち、カ
ラムデコーダ１０を介さずにデータをビット線に書込ん
でいた。このとき、１本のワード線、例えばＷＬｉ が
選択されると、このワード線ＷＬｉ に接続されている
メモリセルすべてに同一のデータが同時に書込まれるこ
とになる。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、フラッシュライト機能がロウ
アドレス単位での同時書込み動作のため、メモリのすべ
てのデータ又はロウアドレス単位でのクリアを高速にで
きるが、カラム方向のセルの一部にデータを高速に書込
むこと、すなわち部分消去ができないという問題があっ
た。本発明は上記問題点を考慮してなされたものであっ
て、複数のセルに同時に書込むことのできる半導体記憶
装置を提供することを目的とする。
導体記憶装置においては、フラッシュライト機能がロウ
アドレス単位での同時書込み動作のため、メモリのすべ
てのデータ又はロウアドレス単位でのクリアを高速にで
きるが、カラム方向のセルの一部にデータを高速に書込
むこと、すなわち部分消去ができないという問題があっ
た。本発明は上記問題点を考慮してなされたものであっ
て、複数のセルに同時に書込むことのできる半導体記憶
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体記憶
装置は、ｎビットのアドレス信号Ａｎ−１ …Ａ０ の
最下位ビットから数えてｉ（ｉ＝１、…ｎ）番目のビッ
ト値Ａｉ−１ をマスクするかどうかを表すアドレスマ
スク値Ｍｉ−１ からなるアドレスマスク信号Ｍｎ−１
…Ｍ０ を発生するアドレスマスク信号発生手段と、
アドレス信号Ａｎ−１ …Ａ０ とアドレスマスク信号
に基づいて、マスクされるビット値がない場合はアドレ
ス信号Ａｎ−１ …Ａ０ に応じたアドレスを選択する
選択信号を出力し、マスクされるビット値がある場合は
マスクされるビット値以外のビット値が同一である複数
のアドレスを選択する選択信号を出力するアドレスデコ
ーダとを備えていることを特徴とする。
装置は、ｎビットのアドレス信号Ａｎ−１ …Ａ０ の
最下位ビットから数えてｉ（ｉ＝１、…ｎ）番目のビッ
ト値Ａｉ−１ をマスクするかどうかを表すアドレスマ
スク値Ｍｉ−１ からなるアドレスマスク信号Ｍｎ−１
…Ｍ０ を発生するアドレスマスク信号発生手段と、
アドレス信号Ａｎ−１ …Ａ０ とアドレスマスク信号
に基づいて、マスクされるビット値がない場合はアドレ
ス信号Ａｎ−１ …Ａ０ に応じたアドレスを選択する
選択信号を出力し、マスクされるビット値がある場合は
マスクされるビット値以外のビット値が同一である複数
のアドレスを選択する選択信号を出力するアドレスデコ
ーダとを備えていることを特徴とする。
【０００７】
【作用】このように構成された本発明の半導体記憶装置
によれば、マスクされるビット値がある場合は、マスク
されるビット値以外のビット値が同一である複数のアド
レスを選択する選択信号がアドレスデコーダから出力さ
れる。このアドレスデコーダ出力をライトサイクルに使
用することにより、複数のセルに同時にデータを書込む
ことができる。
によれば、マスクされるビット値がある場合は、マスク
されるビット値以外のビット値が同一である複数のアド
レスを選択する選択信号がアドレスデコーダから出力さ
れる。このアドレスデコーダ出力をライトサイクルに使
用することにより、複数のセルに同時にデータを書込む
ことができる。
【０００８】
【実施例】本発明による半導体記憶装置にかかるアドレ
スデコーダ１の一具体例を図１に示す。このアドレスデ
コーダ１は４ビットのアドレス信号Ａ３ …Ａ０ と、
図示していないアドレスマスク信号発生手段から出力さ
れるアドレスマスク信号Ｍ３ …Ｍ０ とに基づいて１
６（＝２４ ）個の選択信号Ｙ１，…Ｙ１５のうちの少
なくとも１個の選択信号を出力するものであり、４個の
ＮＡＮＤゲート２０ ，…２３と、４個のＯＲゲート４
０ ，…４３ と、８個のＡＮＤゲート６０ ，…６７
と、１６個のＡＮＤゲート８０ ，…８１５とを備え
ている。アドレスマスク信号の各アドレスマスク値Ｍｉ
（ｉ＝０，…３）は対応するビット値Ａｉ がマスク
されるかどうかを表しており、マスクされない場合はＭ
ｉ ＝１であり、マスクされる場合はＭｉ ＝０の値を
とる。
スデコーダ１の一具体例を図１に示す。このアドレスデ
コーダ１は４ビットのアドレス信号Ａ３ …Ａ０ と、
図示していないアドレスマスク信号発生手段から出力さ
れるアドレスマスク信号Ｍ３ …Ｍ０ とに基づいて１
６（＝２４ ）個の選択信号Ｙ１，…Ｙ１５のうちの少
なくとも１個の選択信号を出力するものであり、４個の
ＮＡＮＤゲート２０ ，…２３と、４個のＯＲゲート４
０ ，…４３ と、８個のＡＮＤゲート６０ ，…６７
と、１６個のＡＮＤゲート８０ ，…８１５とを備え
ている。アドレスマスク信号の各アドレスマスク値Ｍｉ
（ｉ＝０，…３）は対応するビット値Ａｉ がマスク
されるかどうかを表しており、マスクされない場合はＭ
ｉ ＝１であり、マスクされる場合はＭｉ ＝０の値を
とる。
【０００９】ＮＡＮＤゲート２ｉ （ｉ＝０，…３）は
アドレス信号のビット値Ａｉ と対応するアドレスマス
ク値Ｍｉ とに基づいて動作し、ＯＲゲート４ｉ はビ
ット値Ａｉ と対応するアドレスマスク値Ｍｉ の反転
値バーＭｉ に基づいて動作する。したがってビット値
Ａｉ がマスクされない場合、すなわちＭｉ ＝“１”
の場合は、ＮＡＮＤゲート２ｉ 、ＯＲゲート４ｉ の
出力は各々バーＡｉ ，Ａｉ となり、マスクされる場
合はＮＡＮＤゲート２ｉ 及びＯＲゲート４ｉ の出力
は“１”となる。このようなＮＡＮＤゲート２０ ，…
２３ の出力とＯＲゲート４０ ，…４３ の出力とを
、ＡＮＤゲート６０ ，…６７ 及びＡＮＤゲート８０
，…８１５を用いて組合せることによって少なくとも
１個の選択信号Ｙｉ （ｉ＝０，…１５）がデコーダ１
から出力される。すなわち、すべてのビット値Ａｉ （
ｉ＝０，…３）がマスクされない場合はアドレス信号Ａ
３ …Ａ０ に応じたアドレスを選択する選択信号Ｙｊ
がデコーダ１から出力される。ここで、ｊはｊ＝Ａ３
・２３ ＋Ａ２ ・２２ ＋Ａ１ ・２＋Ａ０ と表
される。
アドレス信号のビット値Ａｉ と対応するアドレスマス
ク値Ｍｉ とに基づいて動作し、ＯＲゲート４ｉ はビ
ット値Ａｉ と対応するアドレスマスク値Ｍｉ の反転
値バーＭｉ に基づいて動作する。したがってビット値
Ａｉ がマスクされない場合、すなわちＭｉ ＝“１”
の場合は、ＮＡＮＤゲート２ｉ 、ＯＲゲート４ｉ の
出力は各々バーＡｉ ，Ａｉ となり、マスクされる場
合はＮＡＮＤゲート２ｉ 及びＯＲゲート４ｉ の出力
は“１”となる。このようなＮＡＮＤゲート２０ ，…
２３ の出力とＯＲゲート４０ ，…４３ の出力とを
、ＡＮＤゲート６０ ，…６７ 及びＡＮＤゲート８０
，…８１５を用いて組合せることによって少なくとも
１個の選択信号Ｙｉ （ｉ＝０，…１５）がデコーダ１
から出力される。すなわち、すべてのビット値Ａｉ （
ｉ＝０，…３）がマスクされない場合はアドレス信号Ａ
３ …Ａ０ に応じたアドレスを選択する選択信号Ｙｊ
がデコーダ１から出力される。ここで、ｊはｊ＝Ａ３
・２３ ＋Ａ２ ・２２ ＋Ａ１ ・２＋Ａ０ と表
される。
【００１０】マスクされるビット値がある場合は、マス
クされるビット値以外のビット値が同一である複数のア
ドレスを選択する選択信号がデコーダ１から出力される
。例えば、ビット値Ａ０ がマスクされる場合、すなわ
ちＭ０ ＝０の場合は、２つの選択信号Ｙｊ，Ｙｊ１
がデコーダ１から出力される。ここでｊ，ｊ１ はｊ
＝Ａ３ ・２３ ＋Ａ２ ・２２ ＋Ａ１ ・２ｊ１
＝ｊ＋１ である。又、例えばビット値Ａ０ 及びＡ１ がマスク
される場合は、４つの選択信号Ｙｊ，Ｙｊ１ ，Ｙｊ２
，Ｙｊ３ がデコーダ１から出力される。ここでｊ，
ｊ１ ，ｊ２ ，ｊ３ は各々 ｊ ＝Ａ３ ・２３ ＋Ａ２ ・２２ ｊ１ ＝ｊ＋
１ ｊ２ ＝ｊ＋２ ｊ３ ＝ｊ＋３ である。なお、この例ではアドレス信号が４ビットの場
合について説明したが、本発明はこれに限られるもので
はない。
クされるビット値以外のビット値が同一である複数のア
ドレスを選択する選択信号がデコーダ１から出力される
。例えば、ビット値Ａ０ がマスクされる場合、すなわ
ちＭ０ ＝０の場合は、２つの選択信号Ｙｊ，Ｙｊ１
がデコーダ１から出力される。ここでｊ，ｊ１ はｊ
＝Ａ３ ・２３ ＋Ａ２ ・２２ ＋Ａ１ ・２ｊ１
＝ｊ＋１ である。又、例えばビット値Ａ０ 及びＡ１ がマスク
される場合は、４つの選択信号Ｙｊ，Ｙｊ１ ，Ｙｊ２
，Ｙｊ３ がデコーダ１から出力される。ここでｊ，
ｊ１ ，ｊ２ ，ｊ３ は各々 ｊ ＝Ａ３ ・２３ ＋Ａ２ ・２２ ｊ１ ＝ｊ＋
１ ｊ２ ＝ｊ＋２ ｊ３ ＝ｊ＋３ である。なお、この例ではアドレス信号が４ビットの場
合について説明したが、本発明はこれに限られるもので
はない。
【００１１】図１に示すアドレスデコーダをカラムアド
レスデコーダ１０として用いた半導体記憶装置の一実施
例を図２に示す。この実施例の半導体記憶装置はフラッ
シュライト回路を有している。このフラッシュライト回
路は、ビット線対毎に設けられる、ＮＯＴゲート２０、
ゲートトランジスタ２２、及びＡＮＤゲート２４と、フ
ラッシュライト用データ線ｇと、フラッシュライト用コ
ントロール線ｈとを有している。
レスデコーダ１０として用いた半導体記憶装置の一実施
例を図２に示す。この実施例の半導体記憶装置はフラッ
シュライト回路を有している。このフラッシュライト回
路は、ビット線対毎に設けられる、ＮＯＴゲート２０、
ゲートトランジスタ２２、及びＡＮＤゲート２４と、フ
ラッシュライト用データ線ｇと、フラッシュライト用コ
ントロール線ｈとを有している。
【００１２】次に動作を説明する。コントロール線ｈを
介して送出されるコントロール信号と、カラムアドレス
デコーダ１０出力信号に基づいてＡＮＤゲート２４が動
作してゲートトランジスタ２２のゲートを開閉し、デー
タ線ｇを介して送られてくるデータがビット線に書込ま
れる。このとき１本のワード線が選択されると、この選
択されたワード線に接続されているセルのトランジスタ
がオンして、カラムアドレスデコーダ１０から出力され
る選択信号によって選択されたビット線からフラッシュ
ライト用のデータがセルに書込まれる。したがって、フ
ラッシュライトに対して一ロウのうち一部のセルのみを
ライトするカラムマスク機能となる。
介して送出されるコントロール信号と、カラムアドレス
デコーダ１０出力信号に基づいてＡＮＤゲート２４が動
作してゲートトランジスタ２２のゲートを開閉し、デー
タ線ｇを介して送られてくるデータがビット線に書込ま
れる。このとき１本のワード線が選択されると、この選
択されたワード線に接続されているセルのトランジスタ
がオンして、カラムアドレスデコーダ１０から出力され
る選択信号によって選択されたビット線からフラッシュ
ライト用のデータがセルに書込まれる。したがって、フ
ラッシュライトに対して一ロウのうち一部のセルのみを
ライトするカラムマスク機能となる。
【００１３】なお、図２に示すＤＱ線のバッファ駆動能
力が十分に大きい場合は、図３に示すようにフラッシュ
ライト回路を設けない半導体記憶装置（例えば、ＤＲＡ
Ｍ）において、カラムアドレスデコーダ１０に図１に示
すデコーダを用いればカラムマスクのフラッシュライト
を行うことができる。又、図４に示すように図１に示す
デコーダを図４に示すロウアドレスデコーダ１２として
用いれば、一度に多数の行（ロウ）のセルに対してフラ
ッシュライトを行うことができる。なお、アドレスマス
ク信号は、画像メモリ（ＶＲＡＭ）場合、フラッシュラ
イトサイクル時のバーＣＡＳで指定する等の方法で得る
ことができる。
力が十分に大きい場合は、図３に示すようにフラッシュ
ライト回路を設けない半導体記憶装置（例えば、ＤＲＡ
Ｍ）において、カラムアドレスデコーダ１０に図１に示
すデコーダを用いればカラムマスクのフラッシュライト
を行うことができる。又、図４に示すように図１に示す
デコーダを図４に示すロウアドレスデコーダ１２として
用いれば、一度に多数の行（ロウ）のセルに対してフラ
ッシュライトを行うことができる。なお、アドレスマス
ク信号は、画像メモリ（ＶＲＡＭ）場合、フラッシュラ
イトサイクル時のバーＣＡＳで指定する等の方法で得る
ことができる。
【００１４】
【発明の効果】本発明によれば、複数のセルに同時にデ
ータを書込むことができる。
ータを書込むことができる。
【図１】本発明による半導体記憶装置にかかるアドレス
デコーダの一具体例を示す回路図。
デコーダの一具体例を示す回路図。
【図２】本発明による半導体記憶装置の一実施例を示す
回路図。
回路図。
【図３】図１に示すデコーダをカラムアドレスデコーダ
として用いた場合の半導体記憶装置の回路図。
として用いた場合の半導体記憶装置の回路図。
【図４】図１に示すデコーダをロウアドレスデコーダと
して用いた場合の半導体記憶装置の回路図。
して用いた場合の半導体記憶装置の回路図。
【図５】従来の半導体記憶装置に用いられているデコー
ダの回路図。
ダの回路図。
【図６】フラッシュライト回路を有している従来の半導
体記憶装置の回路図。
体記憶装置の回路図。
１ アドレスデコーダ
２ｉ （ｉ＝０，…３）ＮＡＮＤゲート４ｉ
（ｉ＝０，…３）ＯＲゲート６ｊ （ｊ＝０，…７
）ＡＮＤゲート８ｊ （ｊ＝０，…１５）ＡＮＤゲ
ートＡｉ （ｉ＝０，…３）アドレス信号のビット
値Ｍｉ （ｉ＝０，…３）アドレスマスク信号のア
ドレスマスク値
（ｉ＝０，…３）ＯＲゲート６ｊ （ｊ＝０，…７
）ＡＮＤゲート８ｊ （ｊ＝０，…１５）ＡＮＤゲ
ートＡｉ （ｉ＝０，…３）アドレス信号のビット
値Ｍｉ （ｉ＝０，…３）アドレスマスク信号のア
ドレスマスク値
Claims (1)
- 【請求項１】ｎビットのアドレス信号Ａｎ−１ …Ａ０
の最下位ビットから数えてｉ（ｉ＝１、…ｎ）番目の
ビット値Ａｉ−１ をマスクするかどうかを表すアドレ
スマスク値Ｍｉ−１ からなるアドレスマスク信号Ｍｎ
−１ …Ｍ０ を発生するアドレスマスク信号発生手段
と、前記アドレス信号Ａｎ−１ …Ａ０ と前記アドレ
スマスク信号に基づいて、マスクされるビット値がない
場合は前記アドレス信号Ａｎ−１ …Ａ０ に応じたア
ドレスを選択する選択信号を出力し、マスクされるビッ
ト値がある場合はマスクされるビット値以外のビット値
が同一である複数のアドレスを選択する選択信号を出力
するアドレスデコーダとを備えていることを特徴とする
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079103A JPH04311897A (ja) | 1991-04-11 | 1991-04-11 | アドレスデコーダ及び半導体記憶装置 |
| KR1019920005896A KR950014901B1 (ko) | 1991-04-11 | 1992-04-09 | 다중 로우 및/또는 컬럼을 가변적으로 선택하는 어드레스 디코더 및 이 디코더를 사용한 반도체 기억 장치 |
| US07/867,524 US5289429A (en) | 1991-04-11 | 1992-04-13 | Address decoder which variably selects multiple rows and/or columns and semiconductor memory device using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079103A JPH04311897A (ja) | 1991-04-11 | 1991-04-11 | アドレスデコーダ及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311897A true JPH04311897A (ja) | 1992-11-04 |
Family
ID=13680554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079103A Pending JPH04311897A (ja) | 1991-04-11 | 1991-04-11 | アドレスデコーダ及び半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5289429A (ja) |
| JP (1) | JPH04311897A (ja) |
| KR (1) | KR950014901B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855473A (ja) * | 1994-04-11 | 1996-02-27 | Mosaid Technol Inc | 半導体メモリへのデータの書込み方法および半導体メモリ |
| US5930194A (en) * | 1998-01-05 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of block writing in large bus width |
Families Citing this family (10)
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|---|---|---|---|---|
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| JPH0628861A (ja) * | 1992-07-07 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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| WO1998035344A2 (en) * | 1997-02-12 | 1998-08-13 | Hyundai Electronics America, Inc. | A nonvolatile memory structure |
| US6711664B1 (en) * | 2000-09-13 | 2004-03-23 | Sun Microsystems, Inc. | Method and system for decoding a row address to assert multiple adjacent rows in a memory structure |
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Family Cites Families (6)
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|---|---|---|---|---|
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| US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
-
1991
- 1991-04-11 JP JP3079103A patent/JPH04311897A/ja active Pending
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1992
- 1992-04-09 KR KR1019920005896A patent/KR950014901B1/ko not_active IP Right Cessation
- 1992-04-13 US US07/867,524 patent/US5289429A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855473A (ja) * | 1994-04-11 | 1996-02-27 | Mosaid Technol Inc | 半導体メモリへのデータの書込み方法および半導体メモリ |
| US5930194A (en) * | 1998-01-05 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of block writing in large bus width |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289429A (en) | 1994-02-22 |
| KR950014901B1 (ko) | 1995-12-16 |
| KR920020493A (ko) | 1992-11-21 |
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