JPH04205782A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04205782A JPH04205782A JP2335838A JP33583890A JPH04205782A JP H04205782 A JPH04205782 A JP H04205782A JP 2335838 A JP2335838 A JP 2335838A JP 33583890 A JP33583890 A JP 33583890A JP H04205782 A JPH04205782 A JP H04205782A
- Authority
- JP
- Japan
- Prior art keywords
- changes
- data
- transistor
- row address
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- CJMJLDQKTOJACI-BGQAIRJTSA-N ergotamine d-tartrate Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O.C([C@H]1C(=O)N2CCC[C@H]2[C@]2(O)O[C@@](C(N21)=O)(C)NC(=O)[C@H]1CN([C@H]2C(C=3C=CC=C4NC=C(C=34)C2)=C1)C)C1=CC=CC=C1.C([C@H]1C(=O)N2CCC[C@H]2[C@]2(O)O[C@@](C(N21)=O)(C)NC(=O)[C@H]1CN([C@H]2C(C=3C=CC=C4NC=C(C=34)C2)=C1)C)C1=CC=CC=C1 CJMJLDQKTOJACI-BGQAIRJTSA-N 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にその書き込み
方法の改良を図ったものに関するものである。
方法の改良を図ったものに関するものである。
第３図は従来の半導体記憶装置の一例を示し、ここでは
ランダムに読み出しまたは書き込みできるＲＡＭとシリ
アルに読み出しまたは書き込みできるＳＡＭとを備え、
ＲＡＭとＳＡＭのデータは互いに転送が可能で、１行分
のメモリセルに同一データを同時に設定できるフラッシ
ュライトや１行中の４コラム分に同一データを同時に設
定できるブロックライトなどの特殊書き込みが行えるＡ
Ｓ （Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｃ）メ
モリを例にとって説明する。
ランダムに読み出しまたは書き込みできるＲＡＭとシリ
アルに読み出しまたは書き込みできるＳＡＭとを備え、
ＲＡＭとＳＡＭのデータは互いに転送が可能で、１行分
のメモリセルに同一データを同時に設定できるフラッシ
ュライトや１行中の４コラム分に同一データを同時に設
定できるブロックライトなどの特殊書き込みが行えるＡ
Ｓ （Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｃ）メ
モリを例にとって説明する。
図において、１０は１Ｍビットのメモリアレイ、１１は
センスアンプおよびＩ１０制御回路、１２はロウデコー
ダ、１３はコラムデコーダ、１４はアドレスバッファ、
１５はＩ１０バッファ、１６はカラーレジスタ、１７は
テンポラリライトマスクレジスタ、１８．１９はデータ
レジスタ、２０はシリアルＩ１０バッファ、２１はアド
レスポインタ、２２．２３はシリアルセレクタ、２４は
タイミングジェネレータである。
センスアンプおよびＩ１０制御回路、１２はロウデコー
ダ、１３はコラムデコーダ、１４はアドレスバッファ、
１５はＩ１０バッファ、１６はカラーレジスタ、１７は
テンポラリライトマスクレジスタ、１８．１９はデータ
レジスタ、２０はシリアルＩ１０バッファ、２１はアド
レスポインタ、２２．２３はシリアルセレクタ、２４は
タイミングジェネレータである。
また、第４図はロウデコーダ１１第５図はロウデコーダ
ｌのタイミング例、第６図はロウデコーダ２、第７図は
ロウデコーダ２のタイミング例、第８図はメモリセル、
センスアンプを示している。
ｌのタイミング例、第６図はロウデコーダ２、第７図は
ロウデコーダ２のタイミング例、第８図はメモリセル、
センスアンプを示している。
まず、第４図、第５図を用いて動作を説明する。
ＲＡ、、ＲＡ、は行アドレス信号の最下位２ビットを示
している。ＲＡ、が” Ｌ ”から”Ｈ″′に変化する
と、ナントゲートＮＡＮＤ４の出力が“Ｈ″。
している。ＲＡ、が” Ｌ ”から”Ｈ″′に変化する
と、ナントゲートＮＡＮＤ４の出力が“Ｈ″。
から”Ｌ″′に変化し、ｌ・ランジスタＱ １２をＯＦ
Ｆする。インバータＮ０Ｔｓの出力は′Ｌ″から“′Ｈ
”に変化し、トランジスタＱ Ｉ ｌをＯＮする。また
、ナントゲートＮＡＮＤＩ〜３は“Ｈ゛”を出力してい
るので、トランジスタＱ、、Ｑ、、Ｑ、かＯＮＬ、ＲＸ
、、ＲＸ２．ＲＸ３は°Ｌ″のままである。ＲＸ、はト
ランジスタＱｌｌがＯＮしているので、ＲＸの状態かそ
のままＲＸ ＋に現れることになる。
Ｆする。インバータＮ０Ｔｓの出力は′Ｌ″から“′Ｈ
”に変化し、トランジスタＱ Ｉ ｌをＯＮする。また
、ナントゲートＮＡＮＤＩ〜３は“Ｈ゛”を出力してい
るので、トランジスタＱ、、Ｑ、、Ｑ、かＯＮＬ、ＲＸ
、、ＲＸ２．ＲＸ３は°Ｌ″のままである。ＲＸ、はト
ランジスタＱｌｌがＯＮしているので、ＲＸの状態かそ
のままＲＸ ＋に現れることになる。
次に、第６図と第７図を用いて動作について説明する。
ＲＡ ｏ 、ＲＡ ＋以外で作られる行選択信号のＡ、
Ｂ、 ｃのすべてか１１ Ｌ Ｉ＋から＃ Ｈｎ
に変化すると、トランジスタＱ２□〜Ｑ ２９がＯＮＬ
、ノードＮ０ＤＥ２が“Ｈ”からＬ″゛に変化する。
Ｂ、 ｃのすべてか１１ Ｌ Ｉ＋から＃ Ｈｎ
に変化すると、トランジスタＱ２□〜Ｑ ２９がＯＮＬ
、ノードＮ０ＤＥ２が“Ｈ”からＬ″゛に変化する。
これにより、トランジスタＱ １６＋ Ｑ＋８１
Ｑ２１１ Ｑ２４はＯＦＦする。一方、ノードＮ０Ｄ
Ｅ １はＬ″から″′Ｈパになり、トランジスタＱ １
４Ｉ Ｑ＋□、Ｑ２０＋ ０２３をＯＮする。これ
により、ＲＸ、−ＲＸ３の状態がＷＬ、−ＷＬ３に現れ
る。この場合、ＲＸ ＋のみ“Ｌ”からＨ゛の変化があ
り、ＲＸ。、 ＲＸ ２ 、、 ＲＸ ２は”Ｌ″゛の
ままたったので、ＷＬ、のみＬ′”からＨ′”と変化し
、他のＷＬ、、ＷＬ２．ＷＬ３はＬ′′のままである。
Ｑ２１１ Ｑ２４はＯＦＦする。一方、ノードＮ０Ｄ
Ｅ １はＬ″から″′Ｈパになり、トランジスタＱ １
４Ｉ Ｑ＋□、Ｑ２０＋ ０２３をＯＮする。これ
により、ＲＸ、−ＲＸ３の状態がＷＬ、−ＷＬ３に現れ
る。この場合、ＲＸ ＋のみ“Ｌ”からＨ゛の変化があ
り、ＲＸ。、 ＲＸ ２ 、、 ＲＸ ２は”Ｌ″゛の
ままたったので、ＷＬ、のみＬ′”からＨ′”と変化し
、他のＷＬ、、ＷＬ２．ＷＬ３はＬ′′のままである。
次に第８図を用いてその動作を説明する。この場合デー
タ線ＤａｔａがＨ″°の場合について考える。データ線
Ｆ丁Ｔｉはデータ線Ｄａｔａの逆のデータが現れること
になる。まず最初にＷＬ。
タ線ＤａｔａがＨ″°の場合について考える。データ線
Ｆ丁Ｔｉはデータ線Ｄａｔａの逆のデータが現れること
になる。まず最初にＷＬ。
かＬ″からＨ”に変化してトランジスタＱ３□かＯＮＬ
、ビット線ｍに０２のデータか現れる。
、ビット線ｍに０２のデータか現れる。
次に、コラムデコーダがＯＮＬ、トランジスタＱ ２０
＋ Ｑ３１がＯＮ（、、ビット線Ｂ、Ｌ、ｒにそれぞ
れデータ線Ｄａｔａ、■ｉＴｉのデータ゛Ｈ″゛、 “
Ｌ″°が伝わる。このとき、ビット線■丁■のデータが
競合するが、データ線■丁Ｔｉのデータのレベルが大き
いので、こちらのデータか優先される。この後、センス
アンプ駆動信号３２Ｐは’／２ＶｃｃからＶｃｃへ、セ
ンスアンプ駆動信号Ｓ２ｎは％ＶｃｃからＶｓｓへと変
化して、ビット線Ｂ、 Ｌ、１７丁のそれぞれのデータ
” Ｈ”と”Ｌ″”を確定させる。この後、コラムデコ
ーダが“Ｈ”から′Ｌ″′に変化し、ＷＬ、が” Ｈ”
から” Ｌ ”に変化し、センスアンプ駆動信号Ｓ２Ｐ
かＶｃｃから’Ａ Ｖ ｃ ｃに、Ｓ２ｎがＶｓｓから
ＺｖＣＣに変化してトランジスタＱ３□、キャパシタＣ
２で構成されるメモリセルへデータ線■ＴＴｉのデータ
が書き込まれたことになる。フラッシュライトの場合、
Ｄａｔａにはカラーレジスタのデータか現われ、すべて
のコラムデコーダがＯＮするので、ＷＬ、につながって
いるメモリセルすべてに同一データか書き込まれたこと
になる。
＋ Ｑ３１がＯＮ（、、ビット線Ｂ、Ｌ、ｒにそれぞ
れデータ線Ｄａｔａ、■ｉＴｉのデータ゛Ｈ″゛、 “
Ｌ″°が伝わる。このとき、ビット線■丁■のデータが
競合するが、データ線■丁Ｔｉのデータのレベルが大き
いので、こちらのデータか優先される。この後、センス
アンプ駆動信号３２Ｐは’／２ＶｃｃからＶｃｃへ、セ
ンスアンプ駆動信号Ｓ２ｎは％ＶｃｃからＶｓｓへと変
化して、ビット線Ｂ、 Ｌ、１７丁のそれぞれのデータ
” Ｈ”と”Ｌ″”を確定させる。この後、コラムデコ
ーダが“Ｈ”から′Ｌ″′に変化し、ＷＬ、が” Ｈ”
から” Ｌ ”に変化し、センスアンプ駆動信号Ｓ２Ｐ
かＶｃｃから’Ａ Ｖ ｃ ｃに、Ｓ２ｎがＶｓｓから
ＺｖＣＣに変化してトランジスタＱ３□、キャパシタＣ
２で構成されるメモリセルへデータ線■ＴＴｉのデータ
が書き込まれたことになる。フラッシュライトの場合、
Ｄａｔａにはカラーレジスタのデータか現われ、すべて
のコラムデコーダがＯＮするので、ＷＬ、につながって
いるメモリセルすべてに同一データか書き込まれたこと
になる。
従来のフラッシュライトでは、全ビットをクリアする場
合、１行ずつデータを書いていくので、行の数だけフラ
ッシュライトのサイクルをおこなわなければならないの
で時間がかかる。
合、１行ずつデータを書いていくので、行の数だけフラ
ッシュライトのサイクルをおこなわなければならないの
で時間がかかる。
この発明は上記のような問題点を解決するためになされ
たもので、高速にフラッシュライトを行うことがてきる
半導体記憶装置の書き込み方法（フラッシュライト）を
得ることを目的とする。
たもので、高速にフラッシュライトを行うことがてきる
半導体記憶装置の書き込み方法（フラッシュライト）を
得ることを目的とする。
この発明に係る半導体記憶装置は、行アドレスの最下位
２ビットを無視して、例えば０〜３行。
２ビットを無視して、例えば０〜３行。
４〜７行といった連続する４行すべてにつながるメモリ
セルに同一データの書き込みが行えるようにしたもので
ある。
セルに同一データの書き込みが行えるようにしたもので
ある。
〔作用〕
この発明における半導体記憶装置は、行アドレス信号の
下位２ビットを無視して、指定される連続する４つのワ
ードラインを同時に立ち上げることにより、このワード
ライン全てにつながっているメモリセルを活性化し、同
時に同一データの書き込みが行える。
下位２ビットを無視して、指定される連続する４つのワ
ードラインを同時に立ち上げることにより、このワード
ライン全てにつながっているメモリセルを活性化し、同
時に同一データの書き込みが行える。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置のロ
ウデコーダの回路図、第２図はそのタイミング例を示し
ている。
ウデコーダの回路図、第２図はそのタイミング例を示し
ている。
次に動作について説明する。行アドレス信号ＲＡｏが”
Ｌ ”からＨ″′になると、ナンドゲ−１・ＮＡＮＤ
４が” Ｈ”からＬ″°に変化し、ノアゲ−）ＮＯＲ４
が゛Ｌパに変化し、トランジスタＱ１１がＯＮＬ、トラ
ンジスタＱ ＋２がＯＦＦする。これによりＲＸの状態
かＲＸＩに伝わる。
Ｌ ”からＨ″′になると、ナンドゲ−１・ＮＡＮＤ
４が” Ｈ”からＬ″°に変化し、ノアゲ−）ＮＯＲ４
が゛Ｌパに変化し、トランジスタＱ１１がＯＮＬ、トラ
ンジスタＱ ＋２がＯＦＦする。これによりＲＸの状態
かＲＸＩに伝わる。
このときナントゲートＮＡＮＤｌ〜３は” Ｈ”のまま
で、フラッシュライト制御信号ＦＷＥも“Ｌ′”なのて
、ＮＯＲ１〜３の出力は′Ｈ′′で、トランジスタＱ２
．Ｑ５．Ｑｓは０ＦＦＬ、トランジスタＱ、、Ｑ、、Ｑ
９はＯＮＬ、ＲＸｏ、ＲＸ２、ＲＸ’ｌは“Ｌ”のまま
である。ノーマル時のリードやライト動作は、フラッシ
ュライト制御信号ＦＷＥは′Ｌ″のままなので、ＲＸｏ
−ＲＸ。
で、フラッシュライト制御信号ＦＷＥも“Ｌ′”なのて
、ＮＯＲ１〜３の出力は′Ｈ′′で、トランジスタＱ２
．Ｑ５．Ｑｓは０ＦＦＬ、トランジスタＱ、、Ｑ、、Ｑ
９はＯＮＬ、ＲＸｏ、ＲＸ２、ＲＸ’ｌは“Ｌ”のまま
である。ノーマル時のリードやライト動作は、フラッシ
ュライト制御信号ＦＷＥは′Ｌ″のままなので、ＲＸｏ
−ＲＸ。
の４本のうち１本しかＲＸのデータは伝わらない。
これに対し、フラッシュライト時はフラッシュライト制
御信号ＦＷＥか”Ｌ″”から“Ｈ”に変化し、ノアゲー
トＮＯＲ１〜ＮＯＲ４（７）出力が”Ｈ”からＬ”に変
化し、トランジスタＱ２＋Ｑｓ＋Ｑ ｓ ＋ Ｑ ＋
＋をＯＮＬ、トランジスタＱ３＋Ｑｅ＋Ｑ９．Ｑ、２を
ＯＦＦする。これにより、ＲＸのデータをＲＸ ｏから
ＲＸ ３の４本に同時に伝えることができる。
御信号ＦＷＥか”Ｌ″”から“Ｈ”に変化し、ノアゲー
トＮＯＲ１〜ＮＯＲ４（７）出力が”Ｈ”からＬ”に変
化し、トランジスタＱ２＋Ｑｓ＋Ｑ ｓ ＋ Ｑ ＋
＋をＯＮＬ、トランジスタＱ３＋Ｑｅ＋Ｑ９．Ｑ、２を
ＯＦＦする。これにより、ＲＸのデータをＲＸ ｏから
ＲＸ ３の４本に同時に伝えることができる。
フラッシュライト制御信号ＦＷＥがＬ″°からＨ”にな
ってしばらくしてからＲＸかＬ”から” Ｈ”に変化し
て、ＲＸ ｏ −ＲＸ ３の４本とも゛Ｌ′”からＨ”
に変化する。この場合、ＲＡ。
ってしばらくしてからＲＸかＬ”から” Ｈ”に変化し
て、ＲＸ ｏ −ＲＸ ３の４本とも゛Ｌ′”からＨ”
に変化する。この場合、ＲＡ。
が“°Ｈ′”でＲＡ、が゛Ｌパなので、ＲＸ、のみノー
マル動作と同じタイミングて′Ｈ″からＬ″′に変化す
る。他のＲＸ、、ＲＸ２．ＲＸ３の３本はＦＷＥ信号か
′Ｈ′°になっている期間だけ“Ｈパのままとなる。
マル動作と同じタイミングて′Ｈ″からＬ″′に変化す
る。他のＲＸ、、ＲＸ２．ＲＸ３の３本はＦＷＥ信号か
′Ｈ′°になっている期間だけ“Ｈパのままとなる。
次に、第６図を用いて、ＲＡ、、ＲＡ、以外で作られる
行アドレス信号Ａ、 Ｂ、 Ｃの全てか” Ｈ”に
変化すると、ノードＮ０ＤＥ２が” Ｌ ”になり、ト
ランジスタＱ １５＋ Ｑ＋８＋ Ｑ２＋＋ Ｑ
２４をＯＦＦし、ノードＮ０ＤＥＩがＨ”になってトラ
ンジスタＱ １４＋ Ｑ＋７＋ Ｑ２０＋ Ｑ２
ＪかＯＮＬ、ＲＸｏ−ＲＸ３の状態をワード線ＷＬｏ−
ＷＬ３に伝えることができる。フラッシュライトの場合
、ＲＸ、−ＲＸ３の４本は°Ｌ”から゛Ｈ°゛に変化す
るので、ＷＬ、−ＷＬ、の４本のワードラインは” Ｌ
”からＨ”に変化する。
行アドレス信号Ａ、 Ｂ、 Ｃの全てか” Ｈ”に
変化すると、ノードＮ０ＤＥ２が” Ｌ ”になり、ト
ランジスタＱ １５＋ Ｑ＋８＋ Ｑ２＋＋ Ｑ
２４をＯＦＦし、ノードＮ０ＤＥＩがＨ”になってトラ
ンジスタＱ １４＋ Ｑ＋７＋ Ｑ２０＋ Ｑ２
ＪかＯＮＬ、ＲＸｏ−ＲＸ３の状態をワード線ＷＬｏ−
ＷＬ３に伝えることができる。フラッシュライトの場合
、ＲＸ、−ＲＸ３の４本は°Ｌ”から゛Ｈ°゛に変化す
るので、ＷＬ、−ＷＬ、の４本のワードラインは” Ｌ
”からＨ”に変化する。
次に、第８図を用いて動作を説明する。この場合、Ｄａ
ｔａが′Ｈ″の場合について考える。データ線汀ＴＴｉ
はデータ線Ｄａｔａの逆データが現れる。ワード線ＷＬ
、〜ＷＬ４が″Ｌ”から゛Ｈ″°に変化して、トランジ
スタＱ ３６〜Ｑ ２９かＯＮし、ビット線Ｂ、Ｌ、ｒ
にそれぞれのデータがあられれる。
ｔａが′Ｈ″の場合について考える。データ線汀ＴＴｉ
はデータ線Ｄａｔａの逆データが現れる。ワード線ＷＬ
、〜ＷＬ４が″Ｌ”から゛Ｈ″°に変化して、トランジ
スタＱ ３６〜Ｑ ２９かＯＮし、ビット線Ｂ、Ｌ、ｒ
にそれぞれのデータがあられれる。
次にコラムデコーダか” Ｌ ”から′Ｈ″゛に変化し
、トランジスタＱ ３０＋ Ｑ ２１がＯＮＬ、ビッ
ト線Ｂ、 Ｌにはデータ線Ｄａｔａの゛Ｈパが、ビッ
ト線ＥＴＩＮにはデータ線１丁ＴＴの′Ｌ′′が伝わる
。
、トランジスタＱ ３０＋ Ｑ ２１がＯＮＬ、ビッ
ト線Ｂ、 Ｌにはデータ線Ｄａｔａの゛Ｈパが、ビッ
ト線ＥＴＩＮにはデータ線１丁ＴＴの′Ｌ′′が伝わる
。
この時、ビット線■了Ｕ、Ｂ、してデータの競合がおこ
るか、データ線１丁ｔａ、Ｄａｔａのデータのレベルが
大きいので、データ線１丁ＴＴ、Ｄａｔａのデータか優
先される。この後、センスアンプ駆動信号Ｓ２Ｐは％Ｖ
ｃｃからＶｃｃへ、Ｓ２ｎは％ＶｃｃからＶｓｓへと変
化して、ピッ１〜線Ｂ、Ｌ、Ｎ７丁の“’Ｈ”、’“Ｌ
”を確定させる。
るか、データ線１丁ｔａ、Ｄａｔａのデータのレベルが
大きいので、データ線１丁ＴＴ、Ｄａｔａのデータか優
先される。この後、センスアンプ駆動信号Ｓ２Ｐは％Ｖ
ｃｃからＶｃｃへ、Ｓ２ｎは％ＶｃｃからＶｓｓへと変
化して、ピッ１〜線Ｂ、Ｌ、Ｎ７丁の“’Ｈ”、’“Ｌ
”を確定させる。
この後、コラムデコーダがＨ′”から′Ｌ゛°に変化し
、ＷＬ、〜ＷＬ３が” Ｈ”から” Ｌ ”に変化し、
Ｓ２ＰがＶｃｃから％Ｖｃｃに、Ｓ２ｎかＶｓｓから！
／ＩＶｃｃに変化して、トランジスタ０３６とキャパシ
タＣ１、トランジスタＱ３７とキャパシタＣ２、トラン
ジスタＱ ３８とキャパシタＣ３、トランジスタＱ ３
ａとキャパシタＣ４て構成される４つのメモリセルヘデ
ータが書き込まれたことになる。フラッシュライトの場
合、全てのコラムデコーダがＯＮするので、ＷＬ、−Ｗ
Ｌ３の４つのワードラインにつながっているメモリセル
すべてに′“Ｈ′”のデータが書き込まれたことになる
。
、ＷＬ、〜ＷＬ３が” Ｈ”から” Ｌ ”に変化し、
Ｓ２ＰがＶｃｃから％Ｖｃｃに、Ｓ２ｎかＶｓｓから！
／ＩＶｃｃに変化して、トランジスタ０３６とキャパシ
タＣ１、トランジスタＱ３７とキャパシタＣ２、トラン
ジスタＱ ３８とキャパシタＣ３、トランジスタＱ ３
ａとキャパシタＣ４て構成される４つのメモリセルヘデ
ータが書き込まれたことになる。フラッシュライトの場
合、全てのコラムデコーダがＯＮするので、ＷＬ、−Ｗ
Ｌ３の４つのワードラインにつながっているメモリセル
すべてに′“Ｈ′”のデータが書き込まれたことになる
。
このように、本実施例では、行アドレスの最下位の２ビ
ットを無視して、指定される連続した４行のワードライ
ンを立ち上げ、これにつなかっているメモリセル全てに
同一データを書き込むようにしたのて、フラッシュライ
トを４行分同時に実行することかでき、メモリデータの
クリアをより高速に実行できる。
ットを無視して、指定される連続した４行のワードライ
ンを立ち上げ、これにつなかっているメモリセル全てに
同一データを書き込むようにしたのて、フラッシュライ
トを４行分同時に実行することかでき、メモリデータの
クリアをより高速に実行できる。
なお、上記実施例では、ＲＡＭとＳＡＭを有するＡＳメ
モリについて説明したが、この発明はＤＲＡＭについて
も適用でき、上記実施例と同様の効果を奏する。
モリについて説明したが、この発明はＤＲＡＭについて
も適用でき、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体記憶装置によれば
、行アドレスの最下位の２ビットを無視して、指定され
る連続した４行のワードラインを立ち上げ、これにつな
がっているメモリセル全てに同一データを書き込むよう
にしたので、高速な書き込みが可能となる効果がある。
、行アドレスの最下位の２ビットを無視して、指定され
る連続した４行のワードラインを立ち上げ、これにつな
がっているメモリセル全てに同一データを書き込むよう
にしたので、高速な書き込みが可能となる効果がある。
第１図は本発明のロウデコーダ１の回路図を示している
。 第２図は第１図は説明するためのタイミング図を示して
いる。 第３図は従来のＡＳメモリのブロック図を示している。 第４図は従来のロウデコーダｌの回路図を示している。 第５図は第４図を説明するためのタイミング図を示して
いる。 第６図は従来のロウデコーダ２の回路図を示している。 第７図は第６図を説明するためのタイミング図を示す。 第８図はセンスアンプとメモリセルの回路図を示す。 図において、Ｑ、〜Ｑ １２ Ｉ Ｑ＋３〜Ｑ ２４Ｉ
Ｑ２７〜０２９はｎＭＯ３）ランジスタ、０２６１
Ｑ２６は２ＭＯ３）ランジスタ、ＲＡｏ、ＲＡ、は行
アドレス入力信号の最下位２ビット、Ａ、 Ｂ、 Ｃ
は行アドレス信号の最下位のＲＡｏ、ＲＡ、を除くビッ
トで構成される行アドレス信号、Ｑ ３０〜Ｑ、、、
Ｑ３６〜Ｑ ４２はｎＭＯ３）ランジスタ、Ｑ ３４
＋ Ｑ ３ Ｓは２ＭＯ３）ランジスタ、ＤＴはＲ
ＡＭとＳＡＭの転送を制御する信号、ＥＱはＢ、 Ｌ、
Ｂ−了■をイコライズする信号である。
。 第２図は第１図は説明するためのタイミング図を示して
いる。 第３図は従来のＡＳメモリのブロック図を示している。 第４図は従来のロウデコーダｌの回路図を示している。 第５図は第４図を説明するためのタイミング図を示して
いる。 第６図は従来のロウデコーダ２の回路図を示している。 第７図は第６図を説明するためのタイミング図を示す。 第８図はセンスアンプとメモリセルの回路図を示す。 図において、Ｑ、〜Ｑ １２ Ｉ Ｑ＋３〜Ｑ ２４Ｉ
Ｑ２７〜０２９はｎＭＯ３）ランジスタ、０２６１
Ｑ２６は２ＭＯ３）ランジスタ、ＲＡｏ、ＲＡ、は行
アドレス入力信号の最下位２ビット、Ａ、 Ｂ、 Ｃ
は行アドレス信号の最下位のＲＡｏ、ＲＡ、を除くビッ
トで構成される行アドレス信号、Ｑ ３０〜Ｑ、、、
Ｑ３６〜Ｑ ４２はｎＭＯ３）ランジスタ、Ｑ ３４
＋ Ｑ ３ Ｓは２ＭＯ３）ランジスタ、ＤＴはＲ
ＡＭとＳＡＭの転送を制御する信号、ＥＱはＢ、 Ｌ、
Ｂ−了■をイコライズする信号である。
Claims (1)
- （１）ランダムに読み出しまたは書き込みできる半導体
メモリセルアレイを備え、 行アドレスの最下位２ビットを無視した連続する４行す
べてにつながっているメモリセルに同一データを書き込
めるようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335838A JPH04205782A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335838A JPH04205782A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205782A true JPH04205782A (ja) | 1992-07-27 |
Family
ID=18292971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335838A Pending JPH04205782A (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258433A (ja) * | 2004-02-10 | 2005-09-22 | Nec Electronics Corp | 画像メモリ，画像処理装置，コントローラドライバ，及び，画像メモリ書き込み方法 |
-
1990
- 1990-11-28 JP JP2335838A patent/JPH04205782A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258433A (ja) * | 2004-02-10 | 2005-09-22 | Nec Electronics Corp | 画像メモリ，画像処理装置，コントローラドライバ，及び，画像メモリ書き込み方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262937B1 (en) | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same | |
| KR101089409B1 (ko) | 메모리 어레이 에러 정정 장치, 시스템 및 방법 | |
| US5490114A (en) | High performance extended data out | |
| KR100815176B1 (ko) | 멀티포트 메모리 장치 | |
| JPS63244494A (ja) | 半導体記憶装置 | |
| JPS62262294A (ja) | メモリ・システム | |
| JPS6238590A (ja) | 半導体記憶装置 | |
| KR100384775B1 (ko) | 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로 | |
| US6262936B1 (en) | Random access memory having independent read port and write port and process for writing to and reading from the same | |
| US5566128A (en) | Semiconductor memory device | |
| JP4402439B2 (ja) | 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法 | |
| JPH04311897A (ja) | アドレスデコーダ及び半導体記憶装置 | |
| US5701273A (en) | Memory device | |
| JP3240897B2 (ja) | 半導体記憶装置 | |
| JPH04205782A (ja) | 半導体記憶装置 | |
| US5384733A (en) | Semiconductor memory device | |
| US5901093A (en) | Redundancy architecture and method for block write access cycles permitting defective memory line replacement | |
| JPS626482A (ja) | 半導体記憶装置 | |
| JP2575061B2 (ja) | 半導体記憶装置 | |
| JP3057990B2 (ja) | 半導体集積回路装置 | |
| JP2006012375A (ja) | デュアルポートメモリセルのアレイを動作する方法および集積回路メモリ | |
| JPH04313885A (ja) | 半導体記憶装置 | |
| JP2000173270A (ja) | 半導体メモリ | |
| JP3319755B2 (ja) | ブックキーピングメモリ | |
| JPS63281296A (ja) | ダイナミツクｒａｍ |