JP3319755B2

JP3319755B2 - ブックキーピングメモリ

Info

Publication number: JP3319755B2
Application number: JP50154493A
Authority: JP
Inventors: マリック，アシュガー・カマル; リー，デイビッド・チン−チャン; デゥーダ，クラウス・ガスタブ（死亡）
Original assignee: ユニシス・コーポレイション
Priority date: 1991-06-20
Filing date: 1992-06-19
Publication date: 2002-09-03
Anticipated expiration: 2017-09-03
Also published as: US5249152A; DE69202567D1; JPH06508459A; DE69202567T2; EP0592523B1; WO1993000682A1; EP0592523A1

Description

【発明の詳細な説明】発明の背景この発明はデジタル集積回路メモリに関し、より特定
的にはデジタルコンピュータがさまざまなブックキーピ
ング動作を非常に高速に行なうことができるようにす
る、そのようなメモリのためのアーキテクチャに関す
る。

先行技術では、デジタル集積回路メモリはデータ処理
システムで広く用いられている。これらのメモリは、お
おまかにはRAM、ROM、またはCAMとして分類される。そ
のようなメモリの各々は複数個の記憶セルを含むが、そ
のようなメモリの各々はまた、独特な全体的アーキテク
チャをも有しており、それが他のメモリとの違いとなっ
ている。

RAMメモリでは、記憶セルはチップ上で行および列の
アレイとして配列され、データが一度に１行ずつそのセ
ルの中へ書込まれたりそこから読出されたりすることを
可能にする、制御ラインが設けられる。RAMが特に有用
なのは、任意に選択される行から何らかのシーケンス
で、データワードが書込まれたり読出されたりする必要
がある場合である。

ROMメモリでも、記憶セルはやはりチップ上で行およ
び列のアレイとして配列されるが、データは永続的にセ
ルの中に書込まれたままであるか、オフラインでしか再
書込ができないかのどちらかである。また、ROMセルはR
AMセルよりも、占めるチップスペースが少なく、したが
ってROMメモリチップはRAMメモリチップよりも多くのセ
ルを含むことができる。ROMメモリは、何千ものコンピ
ュータ命令のような、夥しい量の固定されたデジタル情
報を記憶するのに特に有用である。

CAMメモリでも、メモリセルはやはり行および列のア
レイとして配列され、データが一度に１行ずつセルの中
に書込まれることを可能にする、制御ラインが設けられ
る。加えて、比較器がセルの各行に設けられ、各比較器
に入力信号を運ぶ入力ラインが設けられる。動作にあた
っては、これらの入力信号はメモリセルの各行内のデー
タと比較され、一致が起こるかどうかを示す出力信号が
発生される。CAMメモリは、データキャッシュおよび命
令キャッシュで特に有用である。

上述の先行技術のメモリの例は、「直列書込み方式を
有する半導体記憶装置」（“Semiconductor Memory Dev
ice Having Serial Writing Scheme"）と題された米国
特許第4,899,316号、「電位レベル設定回路を備える半
導体記憶装置」（“Semiconductor Memory Device With
A Potential Level−Setting Circuit"）と題された米
国特許第4,982,365号、および「内容アドレス指定可能
メモリアレイアーキテクチャ」（“Content Addressabl
e Memory Array Architecture"）と題された欧州特許第
0,341,897A2号に説明される。

上述した先行技術のメモリに共通な１つの特徴は、各
メモリの中のデータが読出、書込、または比較をされる
のは、常に行ごとにだということである。しかしなが
ら、そのような行指向の動作は、２組の項目の間のさま
ざまな関係が続けざまに変化するので追跡される必要が
ある、ある一定のブックキーピング機能を行なうには、
あまり適していない。これらのブックキーピング機能に
ついては、本文中『詳細な説明』でより詳しく説明す
る。

したがって、この発明の主な目的は、ブックキーピン
グ機能を高速かつ効率的に行なう、新規なアーキテクチ
ャを有するメモリを提供することである。

発明の簡潔な概要この発明に従って、１）行および列のマトリックスと
して相互結合される複数個の記憶セル、２）記憶セルを
行で選択し、選択された行の各記憶セルをそれぞれ
「１」または「０」の状態に書込むための行書込回路、
３）記憶セルを行で選択し、選択された列のすべての記
憶セルを「０」の状態にクリアするための列クリア回
路、および４）記憶セルのどの行がすべて「０」状態に
あるかを示す出力信号を発生するための０行検出回路、
からなる新規なメモリが開示される。

ブックキーピング機能を行なうには、メモリの各行が
第１組の項目のうちの特定の項目と相互に関連させら
れ、メモリの各列は第２組の項目のうちの特定の項目に
相互に関連させられるが、この第２組の項目は、第１組
の項目と何らかの形で関連している。次に、行および列
と相互に関連させられた項目間の関係は、行書込回路お
よび列クリア回路によって迅速に更新され、各更新の効
果は０行検出回路によって迅速に感知される。

図面の簡単な説明発明のさまざまな特徴および利点は、添付の図面との
関連で、ここにおいて詳細に説明される。

図１は、この発明に従った構造を持つブックキーピン
グメモリの全体的アーキテクチャを示している。

図２は、図１におけるメモリの好ましい実施例の詳細
な回路図である。

発明の詳細な説明ここで図１を参照して、開示されるブックキーピング
メモリ１のための全体的アーキテクチャを説明する。こ
のメモリ１は、行および列のマトリックスとして相互結
合される複数個の記憶セル10、記憶セルを行で選択して
選択された行の記憶セルの各々に「１」または「０」を
選択的に書込む行書込回路11、記憶セルを列で選択して
選択された列のすべての記憶セルに「０」を書込む列ク
リア回路、および記憶セルのどの行がすべて「０」を記
憶しているかを示す出力信号を発生する、０行検出回路
13を含む。図１のメモリでは、セルの「Ｘ」個の行R1−
RXならびにセルの16個の列C1−C16があるが、これは単
に説明のための一例にすぎない。一般的な場合、図１の
メモリはセルの行を「Ｘ」個、列を「Ｙ」個有すること
ができ、このとき「Ｘ」および「Ｙ」はいかなる正の整
数であってもよい。

行書込回路11の動作を制御するため、アドレス信号A1
−AN、データ入力信号DATA1−DATA16、および書込イネ
ーブル信号WEを運ぶ、１組の入力ライン11aが提供され
る。列クリア回路12の動作を制御するため、列クリア信
号CLRC1−CLRC16を運ぶもう１組の入力ライン12aが提供
される。さらに、０行検出回路13からは、出力信号Z1−
ZXを運ぶ１組の出力ライン13aが提供される。ライン11
a、12a、および13aの信号はすべて、入力ライン14aのク
ロック入力信号CLKに同期される。

動作の際、制御モジュール20がライン11a−14aのすべ
ての入力信号を発生し、かつすべての出力信号を受取
る。制御ユニット20はいかなるタイプの順序状態機械で
もよく、たとえばプログラム可能な汎用デジタルコンピ
ュータでもあり得る。

DATA1ないしDATA16の信号を、それぞれＩ番目の行の
記憶セルに書込むため、制御モジュール20はA1ないしAN
のアドレス信号を発生し、そのことによってそれらの２
進値は「Ｉ」と等しくなり、同時にそれがWE信号を
「１」にセットする。これらの信号は、信号CLKが
「０」である間は安定していなければならない。Ｊ番目
の列のすべてのセルをクリアするために、制御モジュー
ル20はCLRCJ信号を「１」にセットし、残りすべてのCLR
C信号を「０」に保つ。これらの信号は、信号CLKが
「０」である間は安定していなければならない。加え
て、Ｋ番目の行にあるすべてのセルが「０」状態にある
ことを検出するため、制御モジュール20はクロック信号
CKが「１」である間に信号ZKをサンプリングする。

さらに図１のメモリでは、上述の行書込および列クリ
アの動作は同時に行なうことができる。そうなった場
合、書込をされている特定の行およびクリアされている
特定の列に共通するどのセルにおける行書込動作より
も、列クリア動作が優先する。さらに図１のメモリで
は、複数列のセルが同時に「０」にクリアされ得る。ま
た、行書込動作と複数列クリア動作とは同時に起こるこ
とができ、その場合列クリアが、書込まれた行とクリア
された列のいずれか１つとに共通なすべてのセルにおけ
る行書込に優先する。

ここで図２に目を向けると、図１のメモリにおける好
ましい実施例の回路の詳細がすべて示される。図２で
は、参照番号30a、30b、31a、31b、32、および33で識別
される回路構成要素が、行−列の交差位置の各々で繰返
し用いられる。これらの構成要素は点線34の中にまとめ
られる。

図２ではまた、参照番号40−１、41−１および42−１
で識別される回路構成要素は第１の行R1だけに現れる。
参照番号40−ｘ、41−ｘ、および42−ｘで識別される、
対応する構成要素は最後の行のみに現れ、途中の各行は
類似の回路を含む。

さらに図２では、各列が参照番号50a、50b、51a、51
b、52a、52b、53、54、55および56で識別される第１の
グループの構成要素を含み、各列はまた、参照番号60、
61、62、63、64、および65で識別される第２のグループ
の構成要素をも含む。最後に、図２では参照番号70、7
1、72、および73で識別される回路構成要素はただ一度
しか現れない。

構成要素30a、30b、53、54、および55の各々はインバ
ータであり、構成要素31a、31b、32、33、42−１、42−
x,50a、50b、52a、52b、61、62、および63はＮ−チャネ
ル電界効果トランジスタであり、構成要素64はAND論理
ゲートであり、構成要素71は２入力NANDゲートであり、
構成要素73は２進デコーダである。上で述べた構成要素
はすべて、示されるようにさまざまな導線を介して相互
接続されており、かつすべて単一の半導体チップ上で集
積化されている。

インバータ30aおよび30bは交差結合されて、セットノ
ードＳとリセットノードＲとを有する単一の記憶セルを
形成する。Ｉ番目の行RIのセルに書込を行なうために
は、以下の回路動作が起こる。最初に、信号CLKが
「１」であれば、トランジスタ50aと50bとがオンにな
り、列導線51aおよび51bを「１」電圧に充電する。さら
に、信号CLKが「１」である間は、NANDゲート71の出力
も「１」であり、したがってデコーダ73からのすべての
行選択信号SELR1−SELRXは、「０」に強制される。さら
に、信号CLKが「１」である間は、メモリデータ信号DAT
A1−DATA16は行RIのセルに書込まれるべきそれぞれの状
態におかれ、アドレス信号A1ないしANが発生されて、そ
れらの２進値は「Ｉ」と等しくなり、書込イネーブル信
号WEは「１」として発生される。

その後、信号CLKが「０」になるとNANDゲート71の出
力も「０」になり、それによりデコーダ73が能動化され
て信号SELRIを「１」として発生する。また、NANDゲー
ト71からの「０」はインバータ53によって「１」に変え
られ、それに応答してトランジスタ52aおよび52bがオン
になる。その結果、入力データ信号DATA1ないしDATA16
が列導線51aおよび51bに渡され、行RIの記憶セルに入
る。その後、クロック信号CLKが「１」になると行書込
動作は完了する。そうなった場合、アドレス信号A1ない
しANおよびDATA信号は変化して次の行書込動作のために
セットアップされることもできるし、WE信号が「０」に
なることもできる。

次に、Ｊ番目の列「CJ」に対し列クリアを行なうに
は、クロック信号CLKが「０」であるときに信号CLRCJが
「１」として発生される。それに応答して、ANDゲート6
4は導線60で列CJに「１」を発生し、それによって列CJ
の各セル内のトランジスタ32がオンになり、その結果各
セルのセットノードＳは「０」に強制される。

さらに、ANDゲート64が導体60で列CJに「１」を発生
すると、トランジスタ61、62および63もオンになる。ト
ランジスタ63をオンにすることによって、トランジスタ
52aと52bとのゲートは接地に結合され、したがってこれ
らのトランジスタはオフになる。結果として、通常は行
書込動作の間にトランジスタ52aおよび52bを通過するで
あろうＪ番目の入力データ信号DATAJは、列導線51aおよ
び51bから切離される。上述のことによって列クリア動
作は、同時に行なわれる、選択された行および選択され
た列に共通ないかなるセルにおける行書込動作にも優先
する。

それと同時に、トランジスタ61および62をオンにする
ことで、列導線51aに「０」が発生され、列導線51bに
「１」が発生される。したがって列導線51aと51bとは、
行書込動作の間にDATAJ信号によってセルに「０」が書
込まれると発生する、同じ状態におかれる。このことに
よって、選択された列に共通なセルのセットノード
「Ｓ」は、もしトランジスタ61および62が除去されてい
たならかかるであろうよりも、約２倍も速く「０」にさ
れる。

最後に、行R1のすべてのセルの「０」状態は、構成要
素33、41−１、および42−１によって検出される。動作
の際、トランジスタ42−１は信号CLKが「０」であれば
必ずオンになり、それによって導線41−１は「１」の電
圧に結合される。しかしながら、行R1のいずれかのセル
のノード「Ｓ」が「１」状態にあれば、そのセル内のト
ランジスタ33はオンになり、導線41−１の電圧を「０」
に強制する。反対に、行R1のすべてのセルが「０」を記
憶していれば、それら各セルのトランジスタ33はオフに
なり、それによってトランジスタ42−１は導線41−１を
「１」に充電することができるようになる。

上で説明したメモリ１を用いることで、制御ユニット
20によって種々のブックキーピング機能を迅速に行なう
ことができる。たとえば、制御ユニット20は何ダースも
の異なった機械的モジュールを組立てる工場内にあるデ
ジタルコンピュータであり、各モジュールはいくつかの
部品からなり、その部品の多くは１つより多くのモジュ
ールで用いられている、というシナリオを考えてみよ
う。この場合、メモリ１の中の行R1、R2、…は、工場内
で組立てられる機械的モジュールM1、M2、…のそれぞれ
と相互に関連させることができ、列C1、C2、…はモジュ
ールの特定の部品P1、P2、…と相互に関連させることが
できる。コンピュータ20はＪ番目のモジュールMJを組立
てるようにというオーダを受取ると、目録ファイルを照
合してそのモジュールのための部品のうちどれが在庫で
あるかを判断する。その後コンピュータ20はメモリ１内
の行RJを選択し、在庫でない部品と相互に関連する、選
択された行におけるこれらセルに「１」を書込む。これ
らのステップは、他のモジュールについてもそれらに対
するオーダが受取られた際には繰返され、列クリア動作
が行書込動作と交互に行なわれる。列クリアは、モジュ
ールのための部品が工場で受取られるたびに起こる。結
果として、メモリ１からの０行検出信号が、モジュール
のための部品がすべて利用可能であり、モジュールの組
立を始めてもよいということを示す。

別の例としては、制御ユニット20はやはりデジタルコ
ンピュータであり、このコンピュータは行なうべき種々
の複雑なデータ処理タスクを受取り、その各々は複数個
のサブタスクに分けることができる、ということを想定
されたい。その場合、メモリ１の各行は特定のタスクと
相互に関連しており、各列はサブタスクと相互に関連す
る。コンピュータ20は行なうべきタスクを受取ると、そ
のタスクと相関する行を選択し、サブタスクと相関する
選択された行のセルを「１」にセットする。コンピュー
タ20は次にサブタスクをそれぞれのサブユニットに送
り、サブユニットは異なった期間中にタスクを行なう。
これらのステップはコンピュータ20が受取る各タスクに
ついて繰返され、列クリア動作が、行書込動作と交互に
行なわれる。列クリアは、サブユニットがそのサブタス
クを完了するたびごとに起こる。結果として０行検出信
号が、タスク全体が完了したときを示す。

図１のメモリによって上述のブックキーピング機能が
行なわれることが可能になる、スピードを十分に認識す
るため、メモリが256の行を有する（すなわちモジュー
ルが256個ある、またはタスクが256個ある）場合を考え
られたい。この場合、図１のメモリを用いると、ある列
の256個のセルすべてがクロックパルス１つで「０」に
クリアでき、１つの部品の受取りまたは１つのサブタス
クの完了を示す。それと比べて、もし先行技術のメモリ
を用いたならば、各行はまず読出されなければならず、
次に行データのビットが「１」から「０」に変えられな
ければならず、その後変形された行データがメモリ内に
書戻されなければならないだろう。これは１行につき３
つのクロックサイクル、またはメモリのすべての行につ
いて総計で３×256のクロックサイクルを必要とするだ
ろう。したがって、この開示されるメモリはブックキー
ピング機能の性能を76,000パーセント以上も向上させる
のである！ブックキーピングメモリの好ましい実施例をここまで
で詳細に説明してきた。しかしながらそれに加えて、こ
れらの細部に関しては、多くの変更および変形が発明の
性質および精神から逸脱することなくなされ得る。たと
えば上で説明したメモリにおいて、「１」を高電圧レベ
ルで、「０」を低電圧レベルで表すことができるし、そ
の逆もできる。同様に、０検出回路を図２で示されるよ
うに構成して、行内の各セルのセットノードＳにおいて
低電圧を検出することもできるし、それに代えて、回路
を各セルのリセットノードＲに結合しリセットノードの
各々に対し低電圧を検出することも可能である。さら
に、メモリにおける電力消費が増大するという犠牲を払
えば、図２のメモリ内のトランジスタ42−１ないし41−
Ｘの各々を抵抗器に置き換えることができる。また、行
書込動作と列クリア動作とを少しばかり遅くするという
犠牲を払うことで、データが各セルに書込まれるのはセ
ットノードからのみとすることができ、そうすれば各列
の構成要素31b、50b、51b、52b、および62は除去できる
だろう。

したがって、この発明は上で説明された実施例だけに
限定されるのではなく、この後に記載する請求の範囲に
よって規定されるものであるということを理解された
い。

───────────────────────────────────────────────────── フロントページの続き (72)発明者リー，デイビッド・チン−チャンアメリカ合衆国、92126 カリフォルニア州、サン・ディエゴ、トゥイン・マウンテン・サークル、9366 (72)発明者デゥーダ，クラウス・ガスタブ（死亡) アメリカ合衆国、55113 ミネソタ州、ローズビル、ダブリュ・エルドリッジ・アベニュ、1772、デゥーダ，サビーン・アドミニストラトリックス気付け (56)参考文献特開昭63−149895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims

(57)【特許請求の範囲】

【請求項１】行（R1−RX）および列（C1−C16）のマト
リックスとして相互結合される、複数個の記憶セル（1
0）と、前記記憶セルを行で選択し、選択された行の記憶セルの
各々を「１」または「０」の状態にそれぞれ書込むため
の、行書込手段（11）と、前記記憶セルを列で選択し、選択された列の記憶セルの
すべてを前記「０」状態にクリアするための、列クリア
手段（12）と、前記記憶セルのどの行がすべて「０」状態にあるかを、
もしそのようなものがあれば示す、出力信号を発生する
ための０行検出手段（13）とを含む、ブックキーピング
メモリ（１）。
【請求項２】前記行書込手段（11）と前記列クリア手段
（12）とは、それぞれ同時に記憶セルの行と列とを選択
し、前記列クリア手段が、前記選択された行および前記
選択された列に共通などの記憶セルにある前記行書込手
段にも優先する、請求項１に記載のメモリ。
【請求項３】前記列クリア手段（12）は、記憶セルの複
数列を並行に選択し、選択された列のすべての記憶セル
を同時にクリアする、請求項１に記載のメモリ。
【請求項４】前記行書込手段（11）は、可変のビットを
列の選択可能な記憶セルに与える、少なくとも１本の導
線をセルの各列に含み、前記列クリア手段（12）は、前
記列クリア手段が選択するどの列における予め定められ
たビットとも前記可変のビットを置き換える、請求項１
に記載のメモリ。
【請求項５】前記行書込手段（11）は、可変のビットを
列の選択可能な記憶セルに与える、少なくとも１本の導
線をセルの各列に含み、前記列クリア手段（12）は、予
め定められたビットを列のすべてのセルに与える、別の
導線をセルの各列に含む、請求項１に記載のメモリ。
【請求項６】前記０行検出手段（13）は、出力導線と、
前記出力導線を充電するための手段と、対応する記憶セ
ルが前記「１」状態にある場合にのみ前記導線を放電す
る、行内の各記憶セルのためのそれぞれのトランジスタ
とを、各行に含む、請求項１に記載のメモリ。
【請求項７】前記「１」状態は高電圧状態であり、前記
「０」状態は低電圧状態である、請求項１に記載のメモ
リ。
【請求項８】前記「１」状態は低電圧状態であり、前記
「０」状態は高電圧状態である、請求項１に記載のメモ
リ。
【請求項９】前記記憶セル（10）、行書込手段（11）、
列クリア手段（12）、および０行検出手段（13）のすべ
ては、単一の半導体チップ上に集積化される、請求項１
に記載のメモリ。
【請求項１０】前記行書込手段（11）、列クリア手段
（12）、および０行検出手段（13）の各々はクロック信
号を受取り、それぞれの動作を前記クロック信号と同期
させる、請求項１に記載のメモリ。
【請求項１１】前記記憶セル（10）の各々は一対の交差
結合されたインバータからなる、請求項１に記載のメモ
リ。
【請求項１２】前記行書込手段と前記列クリア手段と
は、それぞれ記憶セルの１つの行と複数の列とを同時に
選択し、前記列クリア手段は、前記選択された行と選択
された列のいかなるものとにも共通なすべての記憶セル
における前記行書込手段に優先する、請求項１に記載の
メモリ。
【請求項１３】記憶セルの各列は、可変のビットを列の
選択可能な記憶セルに与える、少なくとも１本の導線を
含み、前記列クリア手段は前記可変のビットを前記列ク
リア手段が選択するどの列にある予め定められたビット
とも置き換える、請求項12に記載のメモリ。
【請求項１４】記憶セルの各列は、別の予め定められた
ビットを列のすべてのセルに与える、別の導線をさらに
含む、請求項13に記載のメモリ。
【請求項１５】前記０行検出手段は、導線と、前記導線
を充電するための手段と、対応するセルが前記「１」状
態にある場合にのみ前記導線を放電する、行内の各記憶
セルのためのそれぞれのトランジスタとを、各行に含
む、請求項14に記載のメモリ。