JP2721931B2 - 半導体メモリのためのシリアル選択回路 - Google Patents
半導体メモリのためのシリアル選択回路Info
- Publication number
- JP2721931B2 JP2721931B2 JP2260706A JP26070690A JP2721931B2 JP 2721931 B2 JP2721931 B2 JP 2721931B2 JP 2260706 A JP2260706 A JP 2260706A JP 26070690 A JP26070690 A JP 26070690A JP 2721931 B2 JP2721931 B2 JP 2721931B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- clock signal
- circuit
- switching transistor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリのためのシリアル選
択回路に関し、特に、簡単化された回路構成を有するシ
リアル選択回路に関する。
択回路に関し、特に、簡単化された回路構成を有するシ
リアル選択回路に関する。
［従来の技術］ 半導体メモリでは、データをストアするためのメモリ
セルに予め定められた順序でアクセスする要求がしばし
ばある。すなわち、ファーストイン・ファーストアウト
（以下「FIFO」という）機能を有するFIFOメモリ、ラス
トイン・ファーストアウト（LIFO）機能を有するLIFOメ
モリ、シリアル入力−パラレル出力メモリおよびパラレ
ル入力−シリアル出力メモリなどにおいて、アクセスさ
れるべきメモリセルを予め定められた順序に従って指定
する必要がある。この発明は、予め定められた順序に従
ってアクセスされるべきメモリセル行（または列）を選
択可能なシリアル選択回路に適用することができるので
あるが、以下の説明では、一例として、FIFOメモリにお
けるシリアル選択について記載する。
セルに予め定められた順序でアクセスする要求がしばし
ばある。すなわち、ファーストイン・ファーストアウト
（以下「FIFO」という）機能を有するFIFOメモリ、ラス
トイン・ファーストアウト（LIFO）機能を有するLIFOメ
モリ、シリアル入力−パラレル出力メモリおよびパラレ
ル入力−シリアル出力メモリなどにおいて、アクセスさ
れるべきメモリセルを予め定められた順序に従って指定
する必要がある。この発明は、予め定められた順序に従
ってアクセスされるべきメモリセル行（または列）を選
択可能なシリアル選択回路に適用することができるので
あるが、以下の説明では、一例として、FIFOメモリにお
けるシリアル選択について記載する。
FIFOメモリでは、データが書き込まれた順に、ストア
されたデータがメモリセルから読出される。すなわち、
ストアされているデータのうち、最も古いものから順に
データが読出される。したがって、FIFOメモリは、互い
に異なった処理速度を有する装置または回路間でデータ
が伝送される場合において、データを一時的に保持し、
そしてタイミングを調整する目的でしばしば利用され
る。
されたデータがメモリセルから読出される。すなわち、
ストアされているデータのうち、最も古いものから順に
データが読出される。したがって、FIFOメモリは、互い
に異なった処理速度を有する装置または回路間でデータ
が伝送される場合において、データを一時的に保持し、
そしてタイミングを調整する目的でしばしば利用され
る。
第５図は、従来のFIFOメモリの回路ブロック図であ
る。第５図を参照して、このFIFOメモリ２は、1024行の
マトリクス内に配設された4096個のスタティック型メモ
リセルMCを含む。各４個のメモリセルMCは、ワード線W0
ないしW1023を介して行デコーダ17にそれぞれ接続され
る。４つの列を構成する４つのビット線対は、列セレク
タ６を介してI/O線対３に接続される。
る。第５図を参照して、このFIFOメモリ２は、1024行の
マトリクス内に配設された4096個のスタティック型メモ
リセルMCを含む。各４個のメモリセルMCは、ワード線W0
ないしW1023を介して行デコーダ17にそれぞれ接続され
る。４つの列を構成する４つのビット線対は、列セレク
タ６を介してI/O線対３に接続される。
このFIFOメモリ２は、外部的に与えられるクロック信
号φにより駆動される２ビットカウンタ４および10ビッ
トカウンタ16を含む。カウンタ４の出力に、２ビットの
出力信号QAをデコードするデコーダ５が接続される。デ
コーダ５は、信号QAに応答して、４つのビット線対のう
ちの１つを選択するための選択信号S0ないしS3を発生す
る。
号φにより駆動される２ビットカウンタ４および10ビッ
トカウンタ16を含む。カウンタ４の出力に、２ビットの
出力信号QAをデコードするデコーダ５が接続される。デ
コーダ５は、信号QAに応答して、４つのビット線対のう
ちの１つを選択するための選択信号S0ないしS3を発生す
る。
カウンタ４は、カウンタ動作の一巡、すなわちカウン
タの桁上がりを示す桁上り信号RCOを発生し、それを10
ビットカウンタ16に与える。カウンタ16は、桁上り信号
RCOが与えられたときのクロック信号φに応答して、カ
ウンタ動作を行なう。したがって、カウンタ16は、1024
本のワード線を選択するための10ビットのカウンタ信号
IOないしI9を発生し、それを行デコーダ17に与える。行
デコーダ17は、信号I0ないしI9をデコードし、ワード線
W0ないしW1023のうちの１本を選択する。
タの桁上がりを示す桁上り信号RCOを発生し、それを10
ビットカウンタ16に与える。カウンタ16は、桁上り信号
RCOが与えられたときのクロック信号φに応答して、カ
ウンタ動作を行なう。したがって、カウンタ16は、1024
本のワード線を選択するための10ビットのカウンタ信号
IOないしI9を発生し、それを行デコーダ17に与える。行
デコーダ17は、信号I0ないしI9をデコードし、ワード線
W0ないしW1023のうちの１本を選択する。
データ入力制御のための入力制御回路11,データの書
込制御のための書込制御回路12およびデータ出力制御の
ための出力制御回路13がI/O線対３に接続される。入力
制御回路11は、入力バッファ回路を含んでおり、データ
入力端子Diに接続される。出力制御回路13は、出力バッ
ファを含んでおり、データ出力端子Doに接続される。書
込制御回路12は、外部的に与えられる書込制御信号▲
▼を受けるように接続される。
込制御のための書込制御回路12およびデータ出力制御の
ための出力制御回路13がI/O線対３に接続される。入力
制御回路11は、入力バッファ回路を含んでおり、データ
入力端子Diに接続される。出力制御回路13は、出力バッ
ファを含んでおり、データ出力端子Doに接続される。書
込制御回路12は、外部的に与えられる書込制御信号▲
▼を受けるように接続される。
第６図は、第５図に示したFIFOメモリ２の動作を説明
するためのタイミング図である。第５図および第６図を
参照して、次に動作について説明する。外部的に与えら
れたクロック信号φに応答して、２ビットカウンタ４が
カウンタ動作を行ない、２ビットのカウンタ信号QAを発
生する。デコーダ５は、信号QAに応答して、４つのビッ
ト線対のうちの１つを選択するための信号S0ないしS3を
発生する。すなわち、カウンタ４から発生された信号QA
が（０）Ｈのとき、信号S0だけが高レベルになる。した
がって、列「０」上のビット線対に接続されたメモリセ
ルが選択される。同様にして、信号QAが（１）Ｈのと
き、信号S1だけが高レベルになる。したがって、列
「１」が選択される。信号QAが（２）Ｈのとき、信号S2
だけが高レベルになる。列「２」が選択される。さらに
は、信号QAが（３）Ｈのとき、信号S3だけが高レベルに
なる。したがって、列「３」が選択される。
するためのタイミング図である。第５図および第６図を
参照して、次に動作について説明する。外部的に与えら
れたクロック信号φに応答して、２ビットカウンタ４が
カウンタ動作を行ない、２ビットのカウンタ信号QAを発
生する。デコーダ５は、信号QAに応答して、４つのビッ
ト線対のうちの１つを選択するための信号S0ないしS3を
発生する。すなわち、カウンタ４から発生された信号QA
が（０）Ｈのとき、信号S0だけが高レベルになる。した
がって、列「０」上のビット線対に接続されたメモリセ
ルが選択される。同様にして、信号QAが（１）Ｈのと
き、信号S1だけが高レベルになる。したがって、列
「１」が選択される。信号QAが（２）Ｈのとき、信号S2
だけが高レベルになる。列「２」が選択される。さらに
は、信号QAが（３）Ｈのとき、信号S3だけが高レベルに
なる。したがって、列「３」が選択される。
２ビットカウンタ４は、（３）Ｈの信号QAを出力した
とき、高レベルの桁上り信号RCOを発生する。10ビット
カウンタ16は、信号RCOが高レベルのとき、クロック信
号φに応答してカウント動作を行なう。カウンタにより
得られる10ビットの出力信号I0ないしI9に応答して、行
デコーダ17がワード線W0ないしWQ1023のうちの１本だけ
を高レベルにもたらす。たとえば、行デコーダ17は、カ
ウンタ16から発生された（０）Ｈの出力データI0ないし
I9に応答して、ワード線W0だけを高レベルにもたらす。
その結果、ワード線W0に接続された４つのメモリセルの
うち、列「０」上のメモリセルが指定されたことにな
る。
とき、高レベルの桁上り信号RCOを発生する。10ビット
カウンタ16は、信号RCOが高レベルのとき、クロック信
号φに応答してカウント動作を行なう。カウンタにより
得られる10ビットの出力信号I0ないしI9に応答して、行
デコーダ17がワード線W0ないしWQ1023のうちの１本だけ
を高レベルにもたらす。たとえば、行デコーダ17は、カ
ウンタ16から発生された（０）Ｈの出力データI0ないし
I9に応答して、ワード線W0だけを高レベルにもたらす。
その結果、ワード線W0に接続された４つのメモリセルの
うち、列「０」上のメモリセルが指定されたことにな
る。
ワード線W0が高レベルの期間において、他の列
「１」，「２」および「３」が順次選択される。すなわ
ち、デコーダ５が信号QAに応答して、高レベルの信号S1
ないしS3を順次出力する。その結果、ワード線W0が高レ
ベルの期間、すなわち行「０」が選択されている期間に
おいて、行「０」上の４つのメモリセルが順次選択され
ることになる。
「１」，「２」および「３」が順次選択される。すなわ
ち、デコーダ５が信号QAに応答して、高レベルの信号S1
ないしS3を順次出力する。その結果、ワード線W0が高レ
ベルの期間、すなわち行「０」が選択されている期間に
おいて、行「０」上の４つのメモリセルが順次選択され
ることになる。
カウンタ４が桁上り信号RCOをカウンタ16に与える
と、カウンタ16がワード線W1を選択するための出力デー
タI0ないしI9を行デコーダ17に与える。したがって、行
デコーダ17がワード線W1だけを高レベルにもたらす。列
デコーダ５は、カウンタ４から発生された信号QAに応答
して、高レベルの出力信号S0ないしS3を順次発生する。
したがって、ワード線W1が高レベルの期間、すなわち行
「１」が選択されている期間において、４つの列が順次
選択されることになる。
と、カウンタ16がワード線W1を選択するための出力デー
タI0ないしI9を行デコーダ17に与える。したがって、行
デコーダ17がワード線W1だけを高レベルにもたらす。列
デコーダ５は、カウンタ４から発生された信号QAに応答
して、高レベルの出力信号S0ないしS3を順次発生する。
したがって、ワード線W1が高レベルの期間、すなわち行
「１」が選択されている期間において、４つの列が順次
選択されることになる。
上記の動作を1024本のすべてのワード線W0ないしW102
3について繰返すことにより、4096個のメモリセルに予
め定められた順序でアクセスすることが可能となる。予
め定められた順序とは、すなわち、アクセスされる
（行，列）の順序が次のようになる；（0,0）、（0,
1）、（0,2）、（0,3）、（1,0）、（1,1）、（1,2）、
（1,3）、（2,0）、…（1023,2）、（1023,3）。すなわ
ち、書込動作において、データ入力端子Dinに与えられ
たデータがこの順序でメモリセルMCに書込まれる。他
方、読出動作において、メモリセルMC内に書込まれたデ
ータがこの順序でデータ出力端子Doを介して読出され
る。
3について繰返すことにより、4096個のメモリセルに予
め定められた順序でアクセスすることが可能となる。予
め定められた順序とは、すなわち、アクセスされる
（行，列）の順序が次のようになる；（0,0）、（0,
1）、（0,2）、（0,3）、（1,0）、（1,1）、（1,2）、
（1,3）、（2,0）、…（1023,2）、（1023,3）。すなわ
ち、書込動作において、データ入力端子Dinに与えられ
たデータがこの順序でメモリセルMCに書込まれる。他
方、読出動作において、メモリセルMC内に書込まれたデ
ータがこの順序でデータ出力端子Doを介して読出され
る。
第７図は、第５図に示した行デコーダ17の例を示す回
路図である。第７図を参照して、この行デコーダ17は、
10ビットカウンタ16から発生されたデータI0ないしI9お
よびそれらの反転されたデータを受けるように接続され
た数多くのNANDゲートを含む。動作において、たとえ
ば、10ビットカウンタ16がデータ（０）Ｈを発生したと
き、ワード線W0だけが高レベルにもたらされる。次に、
カウンタ16がインクリメントされ、データ（１）Ｈが発
生されたとき、ワード線W1だけが高レベルにもたらされ
る。同様の動作が繰返され、データ（3FF）Ｈが発生さ
れたとき、ワード線W1023だけが高レベルにもたらされ
る。その結果、この行デコーダ17によりすべてのワード
線W0ないしW1023を順次高レベルにもたらすことができ
る。
路図である。第７図を参照して、この行デコーダ17は、
10ビットカウンタ16から発生されたデータI0ないしI9お
よびそれらの反転されたデータを受けるように接続され
た数多くのNANDゲートを含む。動作において、たとえ
ば、10ビットカウンタ16がデータ（０）Ｈを発生したと
き、ワード線W0だけが高レベルにもたらされる。次に、
カウンタ16がインクリメントされ、データ（１）Ｈが発
生されたとき、ワード線W1だけが高レベルにもたらされ
る。同様の動作が繰返され、データ（3FF）Ｈが発生さ
れたとき、ワード線W1023だけが高レベルにもたらされ
る。その結果、この行デコーダ17によりすべてのワード
線W0ないしW1023を順次高レベルにもたらすことができ
る。
［発明が解決しようとする課題］ 上記のように、従来のFIFOメモリ２では、行デコーダ
17を構成するのに数多くのNANDゲートを必要とする。こ
のことは、行デコーダ17を構成するための回路が複雑と
なり、かつ回路の半導体チップ上の占有面積が増加され
ることを意味する。これに加えて、２ビットカウンタ４
および10ビットカウンタ16が必要であるので、これらの
カウンタを構成するための回路の占有面積を増加されて
いた。
17を構成するのに数多くのNANDゲートを必要とする。こ
のことは、行デコーダ17を構成するための回路が複雑と
なり、かつ回路の半導体チップ上の占有面積が増加され
ることを意味する。これに加えて、２ビットカウンタ４
および10ビットカウンタ16が必要であるので、これらの
カウンタを構成するための回路の占有面積を増加されて
いた。
この発明は、上記のような課題を解決するためになさ
れたもので、半導体メモリのためのシリアル選択回路に
おいて、回路構成を簡単化することを目的とする。
れたもので、半導体メモリのためのシリアル選択回路に
おいて、回路構成を簡単化することを目的とする。
［課題を解決するための手段］ この発明は半導体メモリをシリアルにアクセスして選
択するためのシリアル選択回路であって、各々がメモリ
セルに接続され、アクセスされるべきメモリセルを選択
する複数の選択線と、各複数の選択線の状態をそれぞれ
保持する複数のラッチ回路と、複数のラッチ回路に対応
して設けられる複数の第１のスイッチングトランジスタ
を有し、初段の第１のスイッチングトランジスタは開始
信号を受けるとともに初段のラッチ回路の一端に接続さ
れ、２段目以降の第１のスイッチングトランジスタは対
応のラッチ回路の一端とそれの前段のラッチ回路の他端
との間に接続される第１のスイッチングトランジスタ群
と、それぞれが各ラッチ回路の他端に接続される複数の
第２のスイッチングトランジスタ群と、奇数段のラッチ
回路に対応する第１のスイッチングトランジスタに第１
のクロック信号を与えて対応のラッチ回路を活性化さ
せ、偶数段のラッチ回路に対応する第１のスイッチング
トランジスタに第２のクロック信号を与えて対応のラッ
チ回路を活性化させるための第１のクロック信号発生手
段と、奇数段のラッチ回路に対応する第２のスイッチン
グトランジスタに第３のクロック信号を与えて対応のラ
ッチ回路を非活性化させ、そのラッチ回路に接続されて
いる選択線を非活性化状態にし、偶数段のラッチ回路に
対応する第２のスイッチングトランジスタに第４のクロ
ック信号を与えて対応のラッチ回路を非活性化させて、
そのラッチ回路に接続されている選択線を非活性化する
第２のクロック信号発生手段とを備えて構成される。
択するためのシリアル選択回路であって、各々がメモリ
セルに接続され、アクセスされるべきメモリセルを選択
する複数の選択線と、各複数の選択線の状態をそれぞれ
保持する複数のラッチ回路と、複数のラッチ回路に対応
して設けられる複数の第１のスイッチングトランジスタ
を有し、初段の第１のスイッチングトランジスタは開始
信号を受けるとともに初段のラッチ回路の一端に接続さ
れ、２段目以降の第１のスイッチングトランジスタは対
応のラッチ回路の一端とそれの前段のラッチ回路の他端
との間に接続される第１のスイッチングトランジスタ群
と、それぞれが各ラッチ回路の他端に接続される複数の
第２のスイッチングトランジスタ群と、奇数段のラッチ
回路に対応する第１のスイッチングトランジスタに第１
のクロック信号を与えて対応のラッチ回路を活性化さ
せ、偶数段のラッチ回路に対応する第１のスイッチング
トランジスタに第２のクロック信号を与えて対応のラッ
チ回路を活性化させるための第１のクロック信号発生手
段と、奇数段のラッチ回路に対応する第２のスイッチン
グトランジスタに第３のクロック信号を与えて対応のラ
ッチ回路を非活性化させ、そのラッチ回路に接続されて
いる選択線を非活性化状態にし、偶数段のラッチ回路に
対応する第２のスイッチングトランジスタに第４のクロ
ック信号を与えて対応のラッチ回路を非活性化させて、
そのラッチ回路に接続されている選択線を非活性化する
第２のクロック信号発生手段とを備えて構成される。
［作用］ この発明における半導体メモリのためのシリアル選択
回路は、従来の計数手段やデコード手段などを必要とし
ないので、複数の選択線を順次に選択するたの回路構成
が簡単化される。
回路は、従来の計数手段やデコード手段などを必要とし
ないので、複数の選択線を順次に選択するたの回路構成
が簡単化される。
［発明の実施例］ 第２図は、この発明の一実施例を示すFIFOメモリ１の
回路ブロック図である。第２図を参照して、第５図に示
した従来のFIFOメモリ２と比較すると、以下の点が異な
る。行デコーダ17に代えて、シリアル選択回路20が設け
られている。シリアル選択回路20は、1024本のワード線
W0ないしW1023のうちの１本を順次に高レベルにもたら
す。これに加えて、外部的に与えられるクロック信号φ
に応答して２相のノンオーバーラップクロック信号φ１
およびφ２を発生する２相クロック信号発生器19が設け
られる。２層のクロック信号発生器19により発生された
ノンオーバーラップクロック信号φ１およびφ２は、シ
リアル選択回路20に供給される。さらには、シリアル選
択回路20の初期状態を制御するための初期設定信号RDお
よび開始信号Stが外部端子を介して外部からシリアル選
択回路20に与えられる。他の回路構成については、第７
図に示した従来のものと同様であるので、説明が省略さ
れる。
回路ブロック図である。第２図を参照して、第５図に示
した従来のFIFOメモリ２と比較すると、以下の点が異な
る。行デコーダ17に代えて、シリアル選択回路20が設け
られている。シリアル選択回路20は、1024本のワード線
W0ないしW1023のうちの１本を順次に高レベルにもたら
す。これに加えて、外部的に与えられるクロック信号φ
に応答して２相のノンオーバーラップクロック信号φ１
およびφ２を発生する２相クロック信号発生器19が設け
られる。２層のクロック信号発生器19により発生された
ノンオーバーラップクロック信号φ１およびφ２は、シ
リアル選択回路20に供給される。さらには、シリアル選
択回路20の初期状態を制御するための初期設定信号RDお
よび開始信号Stが外部端子を介して外部からシリアル選
択回路20に与えられる。他の回路構成については、第７
図に示した従来のものと同様であるので、説明が省略さ
れる。
第２図に示したシリアル選択回路20の詳細が第１図に
示される。第１図を参照して、このシリアル選択回路20
は、各ワード線W0ないしW1023にそれぞれ接続された102
4個のフリップフロップ（ラッチ回路）F0ないしF1023を
含む。各フリップフロップF0ないしF1023は、クロスカ
ップルされた２つのインバータにより構成される。各フ
リップフロップF0ないしF1023により、各ワード線W0な
いしW1023の状態が保持される。各フリップフロップF0
ないしF1023の第１の入出力に各フリップフロップを活
性化（セット）するため活性化線（セット線）7aおよび
7bが接続される。各フリップフロップF0ないしF1023の
第２の入出力に、各フリップフロップを非活性化（リセ
ット）されるための非活性化線（リセット線）7cおよび
7dが接続される。活性化線7aは、アクセスゲートNMOSト
ランジスタ240,242…を介して偶数番目のフリップフロ
ップF0,F2…に接続される。活性化線7bは、アクセスゲ
ートがNMOSトランジスタ241…を介して奇数番目のフリ
ップフロップF1…F1023に接続される。非活性化線7c
は、アクセスゲートNMOSトランジスタ251…を介して奇
数番目のフリップフロップF1…F1023に接続される。非
活性化線7dは、アクセスゲートNMOSトランジスタ250,25
2…を介して偶数番目のフリップフロップF0,F2…に接続
される。
示される。第１図を参照して、このシリアル選択回路20
は、各ワード線W0ないしW1023にそれぞれ接続された102
4個のフリップフロップ（ラッチ回路）F0ないしF1023を
含む。各フリップフロップF0ないしF1023は、クロスカ
ップルされた２つのインバータにより構成される。各フ
リップフロップF0ないしF1023により、各ワード線W0な
いしW1023の状態が保持される。各フリップフロップF0
ないしF1023の第１の入出力に各フリップフロップを活
性化（セット）するため活性化線（セット線）7aおよび
7bが接続される。各フリップフロップF0ないしF1023の
第２の入出力に、各フリップフロップを非活性化（リセ
ット）されるための非活性化線（リセット線）7cおよび
7dが接続される。活性化線7aは、アクセスゲートNMOSト
ランジスタ240,242…を介して偶数番目のフリップフロ
ップF0,F2…に接続される。活性化線7bは、アクセスゲ
ートがNMOSトランジスタ241…を介して奇数番目のフリ
ップフロップF1…F1023に接続される。非活性化線7c
は、アクセスゲートNMOSトランジスタ251…を介して奇
数番目のフリップフロップF1…F1023に接続される。非
活性化線7dは、アクセスゲートNMOSトランジスタ250,25
2…を介して偶数番目のフリップフロップF0,F2…に接続
される。
ワード線W0は、フリップフロップF0の第２の入出力に
接続され、かつトランジスタ241および250のゲートに接
続される。ワード線W1は、フリップフロップF1の第２の
入出力に接続され、かつトランジスタ242および251のゲ
ートに接続される。以下同様して、1024本のワード線W0
ないしW1023が接続される。なお、トランジスタ240は、
ゲートが外部的に与えられる開始信号Stを受けるように
接続される。
接続され、かつトランジスタ241および250のゲートに接
続される。ワード線W1は、フリップフロップF1の第２の
入出力に接続され、かつトランジスタ242および251のゲ
ートに接続される。以下同様して、1024本のワード線W0
ないしW1023が接続される。なお、トランジスタ240は、
ゲートが外部的に与えられる開始信号Stを受けるように
接続される。
活性化線7aを駆動するためのNMOSトランジスタ29aが
活性化線7aと接地との間に接続される。同様に、活性化
線7bを駆動するためのNMOSトランジスタ29bが活性化線7
bと接地の間に接続される。トランジスタ29aおよび29b
は、各ゲートは２相のノンオーバーラップクロック信号
φ１およびφ２を受けるようにそれぞれ接続される。ノ
ンオーバーラップクロック信号φ１およびφ２は、遅延
素子31bおよび31aを介してORゲート32bおよび32aにそれ
ぞれ与えられる。ORゲート32aおよび32bは、それぞれの
第２の入力が外部的に与えられる初期設定信号RDを受け
るように接続される。非活性化線7cを駆動するためのNM
OSトランジスタ29cが非活性化線7cと接地との間に接続
される。同様に、非活性化線7dを駆動するためのNMOSト
ランジスタ29dが非活性化線7dと接地との間に接続され
る。トランジスタ29cは、ゲートがORゲート32bの出力に
接続される。トランジスタ29dは、ゲートがORゲート32a
の出力に接続される。なお、スタティック型メモリセル
MCの回路構成の一例が第１図に示されている。
活性化線7aと接地との間に接続される。同様に、活性化
線7bを駆動するためのNMOSトランジスタ29bが活性化線7
bと接地の間に接続される。トランジスタ29aおよび29b
は、各ゲートは２相のノンオーバーラップクロック信号
φ１およびφ２を受けるようにそれぞれ接続される。ノ
ンオーバーラップクロック信号φ１およびφ２は、遅延
素子31bおよび31aを介してORゲート32bおよび32aにそれ
ぞれ与えられる。ORゲート32aおよび32bは、それぞれの
第２の入力が外部的に与えられる初期設定信号RDを受け
るように接続される。非活性化線7cを駆動するためのNM
OSトランジスタ29cが非活性化線7cと接地との間に接続
される。同様に、非活性化線7dを駆動するためのNMOSト
ランジスタ29dが非活性化線7dと接地との間に接続され
る。トランジスタ29cは、ゲートがORゲート32bの出力に
接続される。トランジスタ29dは、ゲートがORゲート32a
の出力に接続される。なお、スタティック型メモリセル
MCの回路構成の一例が第１図に示されている。
第２図に示した２相クロック信号発生器19の一例が第
3A図に示される。第3A図を参照して、この２相クロック
信号発生器19は、信号φおよびRCを受け、かつクロック
信号φ′を発生するANDゲート190と、クロック信号φ′
に応答してトグル動作を行なうＴフリップフロップ191
と、クロック信号φ′を遅延させる遅延素子192と、Ｔ
フリップフロップ191の出力に接続された２つのANDゲー
ト193および194とを含む。ANDゲート193は、第１の入力
がＴフリップフロップ191の非反転出力Ｑに接続され、
第２の入力が遅延素子192によって遅延されてクロック
信号φ′を受けるように接続される。ANDゲート194は、
第１の入力がＴフリップフロップ191の反転出力に接
続され、第２の入力が遅延されてクロック信号φ′を受
けるように接続される。ANDゲート193および194を介し
て、２相のノンオーバーラップクロック信号φ１および
φ２が発生される。第3A図に示した２相のクロック信号
発生器19の動作は、第3B図に示したタイミング図を参照
することにより理解されるであろう。
3A図に示される。第3A図を参照して、この２相クロック
信号発生器19は、信号φおよびRCを受け、かつクロック
信号φ′を発生するANDゲート190と、クロック信号φ′
に応答してトグル動作を行なうＴフリップフロップ191
と、クロック信号φ′を遅延させる遅延素子192と、Ｔ
フリップフロップ191の出力に接続された２つのANDゲー
ト193および194とを含む。ANDゲート193は、第１の入力
がＴフリップフロップ191の非反転出力Ｑに接続され、
第２の入力が遅延素子192によって遅延されてクロック
信号φ′を受けるように接続される。ANDゲート194は、
第１の入力がＴフリップフロップ191の反転出力に接
続され、第２の入力が遅延されてクロック信号φ′を受
けるように接続される。ANDゲート193および194を介し
て、２相のノンオーバーラップクロック信号φ１および
φ２が発生される。第3A図に示した２相のクロック信号
発生器19の動作は、第3B図に示したタイミング図を参照
することにより理解されるであろう。
第４図を参照して、第１図および第２図に示したFIFO
メモリ１の動作について説明する。まず、高レベルの初
期設定信号RDが与えられるので、トランジスタ29cおよ
び29dがオンする。したがって、すべてのワード線W0な
いしW1023が低レベルにもたらされる。すなわち、ワー
ド線W0ないしW1023のうち、もし、高レベルの電位を有
するワード線が存在すると、アクセスゲートトランジス
タ（たとえば、トランジスタ250,251）がオンするの
で、そのトランジスタに接続されたワード線は、アクセ
スゲートトランジスタおよびトランジスタ29cおよび／
または29dを介して放電される。その結果、すべてのフ
リップフロップF0ないしF1023がリセットされ、すべて
のワード線W0ないしW1023が低レベルにもたらされる。
メモリ１の動作について説明する。まず、高レベルの初
期設定信号RDが与えられるので、トランジスタ29cおよ
び29dがオンする。したがって、すべてのワード線W0な
いしW1023が低レベルにもたらされる。すなわち、ワー
ド線W0ないしW1023のうち、もし、高レベルの電位を有
するワード線が存在すると、アクセスゲートトランジス
タ（たとえば、トランジスタ250,251）がオンするの
で、そのトランジスタに接続されたワード線は、アクセ
スゲートトランジスタおよびトランジスタ29cおよび／
または29dを介して放電される。その結果、すべてのフ
リップフロップF0ないしF1023がリセットされ、すべて
のワード線W0ないしW1023が低レベルにもたらされる。
次に、外部から高レベルのスタート信号Stが与えら
れ、これと同時にクロック信号φ１の最初のパルスが与
えられる。したがって、トランジスタ240および29aがオ
ンするので、フリップフロップF0が反転される。その結
果、ワード線W0だけが高レベルにもたらされる。
れ、これと同時にクロック信号φ１の最初のパルスが与
えられる。したがって、トランジスタ240および29aがオ
ンするので、フリップフロップF0が反転される。その結
果、ワード線W0だけが高レベルにもたらされる。
フリップフロップF0の反転に応答して、高レベルの信
号がトランジスタ241のゲートに与えられる。クロック
信号φ２の最初のパルスが与えられるので、トランジス
タ29bがオンする。トランジスタ241および29bのオンに
応答して、フリップフロップF1が反転される。したがっ
て、ワード線W1が高レベルにもたらされる。
号がトランジスタ241のゲートに与えられる。クロック
信号φ２の最初のパルスが与えられるので、トランジス
タ29bがオンする。トランジスタ241および29bのオンに
応答して、フリップフロップF1が反転される。したがっ
て、ワード線W1が高レベルにもたらされる。
一方、クロック信号φ２の最初のパルスは遅延素子31
aにより遅延され、遅延されたクロック信号φ２′の最
初のパルスがORゲート32aを介してトランジスタ29dのゲ
ートに与えられる。トランジスタ29dがオンするので、
高レベルのワード線W0が低レベルになる。すなわち、フ
リップフロップF0は反転され、リセット状態になる。フ
リップフロップF0のリセットに応答して、トランジスタ
241がオフするので、フリップフロップF1のセット状態
が保持される。
aにより遅延され、遅延されたクロック信号φ２′の最
初のパルスがORゲート32aを介してトランジスタ29dのゲ
ートに与えられる。トランジスタ29dがオンするので、
高レベルのワード線W0が低レベルになる。すなわち、フ
リップフロップF0は反転され、リセット状態になる。フ
リップフロップF0のリセットに応答して、トランジスタ
241がオフするので、フリップフロップF1のセット状態
が保持される。
以下、同様にして、クロック信号φ１の第２番目のパ
ルスに応答して、フリップフロップF2がセットされ、か
つフリップフロップF1がリセットされる。クロック信号
φ２の第２番目のパルスに応答して、フリップフロップ
F3がセットされ、かつフリップフロップF2がリセットさ
れる。上記のような動作が繰返されることにより、すべ
てのワード線W0ないしW1023が順次に高レベルにもたら
される。すなわち、ワード線W0ないしW1023を予め定め
られた順序で順次に選択することができる。
ルスに応答して、フリップフロップF2がセットされ、か
つフリップフロップF1がリセットされる。クロック信号
φ２の第２番目のパルスに応答して、フリップフロップ
F3がセットされ、かつフリップフロップF2がリセットさ
れる。上記のような動作が繰返されることにより、すべ
てのワード線W0ないしW1023が順次に高レベルにもたら
される。すなわち、ワード線W0ないしW1023を予め定め
られた順序で順次に選択することができる。
第５図に示した従来のFIFOメモリ２の場合と同様に、
各ワード線W0ないしW1023の高レベルの期間において、
列デコーダ５により指定された４つのメモリセルが順次
選択される。すなわち、第４図に示すように、１つの行
が選択されている間において、４つの列が順次選択され
る。
各ワード線W0ないしW1023の高レベルの期間において、
列デコーダ５により指定された４つのメモリセルが順次
選択される。すなわち、第４図に示すように、１つの行
が選択されている間において、４つの列が順次選択され
る。
第１図に示したシリアル選択回路の回路構成と第７図
に示した行デコーダ17の回路構成とを比較することによ
ってわかるように、各ワード線W0ないしW1023を選択す
るのに必要な回路構成がシリアル選択回路20では極めて
簡単化されている。すなわち、第７図に示した行デコー
ダ17では、１つのワード線を選択するのに４つのNANDゲ
ートが必要であった。他方、第１図に示したシリアル選
択回路回路20では、１つのワード線を選択するのにフリ
ップフロップを構成する２つのインバータと、２つのア
クセスゲートトランジスタとで足りる。ワード線を順次
に選択するための回路構成が大幅に簡単化されることに
より、その回路の半導体チップ上の占有面積も大幅に減
少される。これに加えて、第２図に示したFIFOメモリ１
では、第５図に示した従来のFIFOメモリ２において必要
であった10ビットカウンタ16が必要とされない。10ビッ
トカウンタに代えて２相クロック信号発生器19が必要と
なっているが、この回路構成は10ビットカウンタと比較
すると極めて簡単なものである。したがって、10ビット
カウンタが必要とされないことから見ても、FIFOメモリ
の占有面積が減少されることが指摘される。
に示した行デコーダ17の回路構成とを比較することによ
ってわかるように、各ワード線W0ないしW1023を選択す
るのに必要な回路構成がシリアル選択回路20では極めて
簡単化されている。すなわち、第７図に示した行デコー
ダ17では、１つのワード線を選択するのに４つのNANDゲ
ートが必要であった。他方、第１図に示したシリアル選
択回路回路20では、１つのワード線を選択するのにフリ
ップフロップを構成する２つのインバータと、２つのア
クセスゲートトランジスタとで足りる。ワード線を順次
に選択するための回路構成が大幅に簡単化されることに
より、その回路の半導体チップ上の占有面積も大幅に減
少される。これに加えて、第２図に示したFIFOメモリ１
では、第５図に示した従来のFIFOメモリ２において必要
であった10ビットカウンタ16が必要とされない。10ビッ
トカウンタに代えて２相クロック信号発生器19が必要と
なっているが、この回路構成は10ビットカウンタと比較
すると極めて簡単なものである。したがって、10ビット
カウンタが必要とされないことから見ても、FIFOメモリ
の占有面積が減少されることが指摘される。
第２図に示したFIFOメモリ１では、ワード線の選択に
のみシリアル選択回路20が適用されたが、列選択のため
の列デコーダ５に代えて、類似の回路構成を有するシリ
アル選択回路を使用することも可能である。この場合に
おいても、列選択のための回路構成が列デコーダ５によ
りも簡単化される。
のみシリアル選択回路20が適用されたが、列選択のため
の列デコーダ５に代えて、類似の回路構成を有するシリ
アル選択回路を使用することも可能である。この場合に
おいても、列選択のための回路構成が列デコーダ５によ
りも簡単化される。
第２図に示した実施例では、FIFOメモリ１にこの発明
にかかるシリアル選択回路20が適用されたが、シリアル
アクセスを要する他のメモリにこのシリアル選択回路を
適用することが可能である。すなわち、FIFOメモリやLI
FOメモリなどのパラレル入力−パラレル出力型メモリだ
けでなく、本願発明にかかるシリアル選択回路は、シリ
アル入力−パラレル出力型メモリや、パラレル入力−シ
リアル出力型メモリなどにおいても適用可能である。
にかかるシリアル選択回路20が適用されたが、シリアル
アクセスを要する他のメモリにこのシリアル選択回路を
適用することが可能である。すなわち、FIFOメモリやLI
FOメモリなどのパラレル入力−パラレル出力型メモリだ
けでなく、本願発明にかかるシリアル選択回路は、シリ
アル入力−パラレル出力型メモリや、パラレル入力−シ
リアル出力型メモリなどにおいても適用可能である。
さらには、第２図に示したFIFOメモリ１は、1024行４
列のメモリセルを有していたが、さらに大きなメモリ容
量を有する半導体メモリにこのシリアル選択回路を適用
することもできる。半導体メモリのメモリ容量が増加す
るにつれ、アクセスされるべきメモリセルに接続された
選択線（たとえばワード線）が増加されるので、このシ
リアル選択回路を適用することによる回路の簡単化およ
び占有面積の減少の効果が増大する。
列のメモリセルを有していたが、さらに大きなメモリ容
量を有する半導体メモリにこのシリアル選択回路を適用
することもできる。半導体メモリのメモリ容量が増加す
るにつれ、アクセスされるべきメモリセルに接続された
選択線（たとえばワード線）が増加されるので、このシ
リアル選択回路を適用することによる回路の簡単化およ
び占有面積の減少の効果が増大する。
また、第２図に示したようなシングルポートを有する
半導体メモリだけでなく、デュアルポートを有する半導
体メモリについても、この発明にかかるシリアル選択回
路を適用できることが指摘される。
半導体メモリだけでなく、デュアルポートを有する半導
体メモリについても、この発明にかかるシリアル選択回
路を適用できることが指摘される。
［発明の効果］ 以上のように、この発明によれば、メモリセルに接続
された複数の選択線の状態をそれぞれ保持する複数の状
態保持手段を順次に活性化する順次活性化手段と、順次
に非活性化される非活性化手段とを設けたので、選択線
を順次選択するのに必要な回路構成が簡単化された半導
体メモリのためのシリアル選択回路が得られた。
された複数の選択線の状態をそれぞれ保持する複数の状
態保持手段を順次に活性化する順次活性化手段と、順次
に非活性化される非活性化手段とを設けたので、選択線
を順次選択するのに必要な回路構成が簡単化された半導
体メモリのためのシリアル選択回路が得られた。
第１図は、この発明の一実施例を示すシリアル選択回路
の回路図である。第２図は、第１図に示したシリアル選
択回路が適用されたFIFOメモリの回路ブロック図であ
る。第3A図は、第２図に示した２相クロック信号発生器
の回路ブロック図である。第3B図は、第3A図に示した２
相クロック信号発生器の動作を説明するためのタイミン
グ図である。第４図は、第１図および第２図に示した回
路の動作を説明するためのタイミング図である。第５図
は、従来のFIFOメモリの回路ブロック図である。第６図
は、第５図に示した回路の動作を説明するためのタイミ
ング図である。第７図は、第５図に示した行デコーダの
回路図である。 図において、7a,7bは活性化線、7c,7は不活性化線、19
は２相クロック信号発生器、20はシリアル選択回路、F0
ないしF1023はフリップフロップ、W0ないしW1023はワー
ド線である。
の回路図である。第２図は、第１図に示したシリアル選
択回路が適用されたFIFOメモリの回路ブロック図であ
る。第3A図は、第２図に示した２相クロック信号発生器
の回路ブロック図である。第3B図は、第3A図に示した２
相クロック信号発生器の動作を説明するためのタイミン
グ図である。第４図は、第１図および第２図に示した回
路の動作を説明するためのタイミング図である。第５図
は、従来のFIFOメモリの回路ブロック図である。第６図
は、第５図に示した回路の動作を説明するためのタイミ
ング図である。第７図は、第５図に示した行デコーダの
回路図である。 図において、7a,7bは活性化線、7c,7は不活性化線、19
は２相クロック信号発生器、20はシリアル選択回路、F0
ないしF1023はフリップフロップ、W0ないしW1023はワー
ド線である。
Claims (1)
- 【請求項１】半導体メモリをシリアルにアクセスして選
択するためのシリアル選択回路であって、 各々がメモリセルに接続され、アクセスされるべきメモ
リセルを選択する複数の選択線と、 前記各複数の選択線の状態をそれぞれ保持する複数のラ
ッチ回路と、 前記複数のラッチ回路に対応して設けられる複数の第１
のスイッチングトランジスタを有し、初段の第１のスイ
ッチングトランジスタは開始信号を受けるとともに、初
段のラッチ回路の一端に接続され、２段目以降の各第１
のスイッチングトランジスタは対応のラッチ回路の一端
とそれの前段のラッチ回路の他端との間に接続される第
１のスイッチングトランジスタ群と、 それぞれが前記各ラッチ回路の他端に接続される複数の
第２のスイッチングトランジスタ群と、 奇数段のラッチ回路に対応する第１のスイッチングトラ
ンジスタに第１のクロック信号を与えて対応のラッチ回
路を活性化させ、偶数段のラッチ回路に対応する第１の
スイッチングトランジスタに第２のクロック信号を与え
て対応のラッチ回路を活性化させるための第１のクロッ
ク信号発生手段と、 奇数段のラッチ回路に対応する第２のスイッチングトラ
ンジスタに第３のクロック信号を与えて対応のラッチ回
路を非活性化させ、そのラッチ回路に接続されている選
択線を非活性化させ、偶数段のラッチ回路に対応する第
２のスイッチングトランジスタに第４のクロック信号を
与えて対応のラッチ回路を非活性化させて、そのラッチ
回路に接続されている選択線を非活性化する第２のクロ
ック信号発生手段とを備えた、半導体メモリのためのシ
リアル選択回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260706A JP2721931B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体メモリのためのシリアル選択回路 |
| US07/760,470 US5293346A (en) | 1990-09-28 | 1991-09-17 | Simplified serial selection circuit for serial access in semiconductor memory and operating method thereof |
| KR1019910016482A KR950004742B1 (ko) | 1990-09-28 | 1991-09-20 | 반도체 메모리용 시리얼 선택회로 및 그 작동방법 |
| DE4132152A DE4132152C2 (de) | 1990-09-28 | 1991-09-26 | Serieller Auswahlschaltkreis und Betriebsverfahren hierfür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260706A JP2721931B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体メモリのためのシリアル選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137294A JPH04137294A (ja) | 1992-05-12 |
| JP2721931B2 true JP2721931B2 (ja) | 1998-03-04 |
Family
ID=17351639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260706A Expired - Fee Related JP2721931B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体メモリのためのシリアル選択回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5293346A (ja) |
| JP (1) | JP2721931B2 (ja) |
| KR (1) | KR950004742B1 (ja) |
| DE (1) | DE4132152C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049802A (en) * | 1994-06-27 | 2000-04-11 | Lockheed Martin Corporation | System and method for generating a linked list in a computer memory |
| US5487061A (en) * | 1994-06-27 | 1996-01-23 | Loral Fairchild Corporation | System and method for providing multiple loss and service priorities |
| US5553061A (en) * | 1994-06-27 | 1996-09-03 | Loral Fairchild Corporation | Packet processor having service priority and loss priority features |
| JPH08153387A (ja) * | 1994-11-30 | 1996-06-11 | Mitsubishi Electric Corp | Ｆｉｆｏメモリ |
| US5513148A (en) * | 1994-12-01 | 1996-04-30 | Micron Technology Inc. | Synchronous NAND DRAM architecture |
| US5952863A (en) * | 1996-12-09 | 1999-09-14 | Texas Instruments Incorporated | Circuit and method for generating non-overlapping clock signals for an integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249297A (ja) * | 1988-08-10 | 1990-02-19 | Sharp Corp | 記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4120048A (en) * | 1977-12-27 | 1978-10-10 | Rockwell International Corporation | Memory with simultaneous sequential and random address modes |
| JPH07118187B2 (ja) * | 1985-05-27 | 1995-12-18 | 松下電器産業株式会社 | 先入れ先出し記憶装置 |
| JPH07111822B2 (ja) * | 1986-03-07 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| US4805139A (en) * | 1987-10-22 | 1989-02-14 | Advanced Micro Devices, Inc. | Propagating FIFO storage device |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-09-28 JP JP2260706A patent/JP2721931B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-17 US US07/760,470 patent/US5293346A/en not_active Expired - Lifetime
- 1991-09-20 KR KR1019910016482A patent/KR950004742B1/ko not_active IP Right Cessation
- 1991-09-26 DE DE4132152A patent/DE4132152C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249297A (ja) * | 1988-08-10 | 1990-02-19 | Sharp Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5293346A (en) | 1994-03-08 |
| DE4132152A1 (de) | 1992-04-02 |
| DE4132152C2 (de) | 1995-06-29 |
| KR920006970A (ko) | 1992-04-28 |
| KR950004742B1 (ko) | 1995-05-06 |
| JPH04137294A (ja) | 1992-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3772658A (en) | Electronic memory having a page swapping capability | |
| US6262937B1 (en) | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same | |
| US5999441A (en) | Random access memory having bit selectable mask for memory writes | |
| US6600691B2 (en) | High frequency range four bit prefetch output data path | |
| US20120155200A1 (en) | Memory device, memory system including the same, and control method thereof | |
| US6262936B1 (en) | Random access memory having independent read port and write port and process for writing to and reading from the same | |
| JP3581244B2 (ja) | 半導体記憶装置及びそのアクセス方法 | |
| US4691302A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
| JPH0922591A (ja) | カウンタ回路、カウントシーケンス生成方法及びアドレスシーケンス生成方法 | |
| JP2721931B2 (ja) | 半導体メモリのためのシリアル選択回路 | |
| US6222790B1 (en) | Semiconductor memory device in which data are read and written asynchronously with application of address signal | |
| US6917536B1 (en) | Memory access circuit and method for reading and writing data with the same clock signal | |
| US4740924A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable time delay of digital signals | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| US4734888A (en) | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals | |
| US6351431B2 (en) | Semiconductor memory device | |
| JP3319755B2 (ja) | ブックキーピングメモリ | |
| JPH0427636B2 (ja) | ||
| US11862291B2 (en) | Integrated counter in memory device | |
| JPS6042547B2 (ja) | 半導体記憶装置 | |
| EP1050883B1 (en) | Circuits for controlling the storage of data into memory | |
| JPH0376094A (ja) | 半導体記憶装置 | |
| JPH05303882A (ja) | 半導体記憶装置 | |
| JP2004071009A (ja) | 半導体メモリ装置 | |
| JPH0388193A (ja) | ダイナミック型半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |