JP2004071009A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】複数データの同時書き込みがあった場合、データ衝突により意図したデータを確実に書き込むことができない。
【解決手段】複数のワード線ＳＥＬｉおよびＷＷｉ（ｉ＝０，１，…，Ｎ）と複数のデータ入力線ＤＡｊおよびＤＢｊ（ｊ＝０，１，…，Ｍ）に接続されているメモリセルＭＣを有している。メモリセルＭＣが、ラッチ回路１０と、複数のデータ入力線とラッチ回路との間に接続され、データの書き込み時に、複数のワード線の信号に基づいて複数のデータ入力線の中から１つのデータ入力線を選択し、選択したデータ入力線のデータのラッチ回路１０への入力を許可するセレクタ１１と、を有している。
【選択図】 図１
【解決手段】複数のワード線ＳＥＬｉおよびＷＷｉ（ｉ＝０，１，…，Ｎ）と複数のデータ入力線ＤＡｊおよびＤＢｊ（ｊ＝０，１，…，Ｍ）に接続されているメモリセルＭＣを有している。メモリセルＭＣが、ラッチ回路１０と、複数のデータ入力線とラッチ回路との間に接続され、データの書き込み時に、複数のワード線の信号に基づいて複数のデータ入力線の中から１つのデータ入力線を選択し、選択したデータ入力線のデータのラッチ回路１０への入力を許可するセレクタ１１と、を有している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のワード線と複数のデータ入力線を有し、いわゆる書き込みポートを複数備えたメモリセルを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
いわゆるマルチポートのメモリセルを有する半導体メモリ装置が知られている。
図４に、ＳＲＡＭベースのラッチ回路に各種ゲートを複合化したメモリセルを有している半導体メモリ装置のブロック図を示す。以下、このメモリセルを“レジスタセル”という。
レジスタセル１０１は、２つの書き込みワード線の制御端子ＷＡとＷＢ、１つの読み出しワード線の制御端子ＷＲ、２つのデータ入力端子ＤＡとＤＢ、１つのデータ出力端子Ｘ、および、クロック入力端子ＣＫを有している。レジスタセル１０１は、２つの書き込みポートと１つの読み出しポートを備えている。レジスタセル１０１がＮ行×Ｍ列配置され、これによりメモリセルアレイ１００が形成されている。
全てのレジスタセル１０１のクロック入力端子ＣＫに、クロック信号ＣＬＫが入力される。
【０００３】
Ｎ本の書き込みワード線ＷＷＡ０〜ＷＷＡＮのそれぞれが、行方向に並ぶレジスタセル１０１の書き込みワード線の制御端子ＷＡに接続されている。同様に、Ｎ本の書き込みワード線ＷＷＢ０〜ＷＷＢＮのそれぞれが、行方向に並ぶレジスタセル１０１の書き込みワード線の制御端子ＷＢに接続されている。Ｎ本の読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、行方向に並ぶレジスタセル１０１の読み出しワード線の制御端子ＷＲに接続されている。
書き込みワード線ＷＷＡ０〜ＷＷＡＮにデコーダ２Ａが接続され、書き込みワード線ＷＷＢ０〜ＷＷＢＮにデコーダ２Ｂが接続され、読み出しワード線ＲＷ０〜ＲＷＮにデコーダ３が接続されている。
【０００４】
Ｍ本のデータ入力線ＤＡ０〜ＤＡＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ入力端子ＤＡに接続されている。同様に、Ｍ本のデータ入力線ＤＢ０〜ＤＢＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ入力端子ＤＢに接続されている。Ｍ本のデータ出力線Ｘ０〜ＸＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ出力端子Ｘに接続されている。
データ入力線ＤＡ０〜ＤＡＭが書き込み回路４Ａに接続され、データ入力線ＤＢ０〜ＤＢＭが書き込み回路４Ｂに接続され、データ出力線Ｘ０〜ＸＭが読み出し回路５に接続されている。
【０００５】
図５に、レジスタセル１０１の回路図を示す。
レジスタセル１０１は、７個のインバータＩＮＶ１〜ＩＮＶ７、５個のトランスファゲートＴＧ１〜ＴＧ５を有する。トランスファゲートＴＧ１〜ＴＧ５のそれぞれが、ソース同士、ドレイン同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる。
【０００６】
インバータＩＮＶ１とＩＮＶ２によりデータ保持のためのラッチ回路が構成されている。インバータＩＮＶ１の出力とインバータＩＮＶ２の入力が接続され、インバータＩＮＶ１の入力がノードＮＤ２に接続されている。ノードＮＤ１とＮＤ２との間にトランスファゲートＴＧ１が接続され、ノードＮＤ２とインバータＩＮＶ２の出力との間にトランスファゲートＴＧ２が接続されている。ノードＮＤ１とデータ入力端子ＤＡとの間にトランスファゲートＴＧ３が接続され、ノードＮＤ１とデータ入力端子ＤＢとの間にトランスファゲートＴＧ４が接続されている。
クロック入力端子ＣＫにインバータＩＮＶ５とＩＮＶ６が直列接続されている。インバータＩＮＶ５とＩＮＶ６との接続中点が、トランスファゲートＴＧ１を構成するＮＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートに接続されている。インバータＩＮＶ６の出力が、トランスファゲートＴＧ１を構成するＰＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【０００７】
トランスファゲートＴＧ３を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＡとの間にインバータＩＮＶ３が接続されている。トランスファゲートＴＧ３を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＡに接続されている。同様に、トランスファゲートＴＧ４を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＢとの間にインバータＩＮＶ４が接続されている。トランスファゲートＴＧ４を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＢに接続されている。
インバータＩＮＶ１の出力とデータ出力端子Ｘとの間にトランスファゲートＴＧ５が接続されている。トランスファゲートＴＧ５を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＲとの間にインバータＩＮＶ７が接続されている。トランスファゲートＴＧ５を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＲに接続されている。
【０００８】
【発明が解決しようとする課題】
従来のレジスタセルを有するメモリ装置において、複数の書き込みポートを実現するためには、例えば図５のような回路構成の専用のメモリセル（レジスタセル１０１）を用意し、書き込みのワード線としてワード線ＷＷＡｉ（ｉ＝０，１，…，Ｎ）とＷＷＢｉの２つが必要になる。この場合、同じアドレスにデータを書き込む場合、どちらのデータが実際にレジスタセル１０１に書き込まれるか、保証することができないという課題がある。
【０００９】
以下、この課題を、図６（Ａ）〜図６（Ｇ）に示すデータ書き込み動作のタイミングチャートを用いて説明する。図６（Ａ）〜図６（Ｇ）は、書き込みワード線ＷＷＡ０，ＷＷＢ０およびデータ出力線ＤＡ０，ＤＢ０に接続されたレジスタセルにデータを書き込む場合である。
この動作例では、クロック信号ＣＬＫにおいて４つのパルスＰ１〜Ｐ４が入力される間に、図６（Ｂ）および図６（Ｃ）に示すように、デコーダ２Ａから出力され書き込みワード線ＷＷＡ０を通して入力される書き込みワード線信号ｗａ０の電圧レベルと、デコーダ２Ｂから出力され書き込みワード線ＷＷＢ０を通して入力される書き込みワード線信号ｗｂ０の電圧レベルとの組み合わせが４種類に変化する。この間に、書き込み回路４Ａによりデータ入力線ＤＡ０に設定される書き込みデータｄａ０が図６（Ｄ）のように変化し、書き込み回路４Ｂによりデータ入力線ＤＢ０に設定される書き込みデータｄｂ０が図６（Ｅ）のように変化すると仮定する。
【００１０】
時刻Ｔ０において、書き込みワード線信号ｗａ０が“Ｈ（ハイ）”レベル、書き込みワード線信号ｗｂ０が“Ｌ（ロー）”レベルをとる。トランスファゲートＴＧ３がオンし、トランスファゲートＴＧ４がオフする。ノードＮＤ１に“Ｌ”レベルの入力データｄａ０が印加され、そのデータが、オン状態のトランスファゲートＴＧ１を通してノードＮＤ２に伝達される。
時刻Ｔ１においてクロック信号のパルスＰ１が立ち上がると、トランスファゲートＴＧ１がオフし、トランスファゲートＴＧ２がオンする。これにより、ラッチデータ、すなわちノードＮＤ２の電位が“Ｌ”レベルで確定する。
時刻Ｔ２において、パルスＰ１が立ち下がるとトランスファゲートＴＧ１がオンし、トランスファゲートＴＧ２がオフするため、入力データがノードＮＤ１からノードＮＤ２に転送されるが、入力データに変化がないので、ノードＮＤ２の電位は“Ｌ”レベルのままとなる。
【００１１】
時刻Ｔ３において、トランスファゲートＴＧ３とＴＧ４がともに反転し、入力データがｄａ０からｄｂ０に切り替わる。ところが、このとき同時に、入力データｄｂ０が“Ｈ”レベルから“Ｌ”レベルに変化するので、ノードＮＤ１の電位は“Ｌ”レベルとなり、そのデータが、オン状態のトランスファゲートＴＧ１を通してノードＮＤ２に伝達される。
時刻Ｔ４においてクロック信号のパルスＰ２が立ち上がると、トランスファゲートＴＧ１がオフし、トランスファゲートＴＧ２がオンする。これにより、ラッチデータ、すなわちノードＮＤ２の電位が“Ｌ”レベルで確定する。
【００１２】
同様に、時刻Ｔ５においてクロック信号のパルスＰ３が立ち上がると次のラッチデータが確定する。これより前にトランスファゲートＴＧ４がオフするだけで、入力データに変化がないので、確定したラッチデータ（ノードＮＤ２の電位）は以前、“Ｌ”レベルのままである。
【００１３】
次に、時刻Ｔ６において、書き込みワード線信号ｗａ０，ｗｂ０がともに“Ｈ”レベルに推移する。これによってトランスファゲートＴＧ３とＴＧ４がともにオンする。このとき、入力データｄａ０が“Ｈ”レベル、入力データが“Ｌ”レベルと逆の論理レベルであり、この２つのデータがともにノードＮＤ１に印加されてデータ衝突が発生する。データ衝突によって生じた“Ｈ”と“Ｌ”の間のレベルの電位はオン状態のトランスファゲートＴＧ１を通ってノードＮＤ２に伝達される。
その後、時刻Ｔ７においてクロック信号のパルスＰ４が立ち上がるとラッチデータを確定するが、確定後のラッチデータは、その直前のノードＮＤ２の電位がデータ衝突後の中間レベルの電位に近いため、“Ｈ”レベルと“Ｌ”レベルで場合によって異なり不定となってしまう。
【００１４】
このような２つのデータの同時書き込み指令は、通常の書き込みシーケンスで禁止することができる。ところが、信号の遅延量が異なると、２つのデータの同時書き込みが短時間だけ意図しないときに生じることがある。その場合、レジスタセル内にどちらのデータが書き込まれるかが保証されない。
【００１５】
本発明の目的は、複数データの同時書き込みがあっても意図したデータを確実に書き込むことができる半導体メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、上記目的を達成するためのものであり、複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、前記メモリセルが、ラッチ回路と、複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から１つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、を有している。
【００１７】
このような構成の半導体メモリ装置において、メモリセルへのデータ書き込み時に、セレクタが、複数のデータ入力線のうち何れか１つのデータ入力線を複数のワード線の信号に基づいて選択する。セレクタは、選択した１つのデータ入力線のみをラッチ回路に接続する。このため、複数のワード線の信号に基づけば、複数のデータ入力線に設定されている複数の入力データを同時に書き込むとの指令がなされている場合でも、複数の入力データがラッチ回路に同時に入力されることがない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、２つのデータが入力可能な構成のメモリセルを有する場合を例として、図面を参照しながら説明する。
図１に、半導体メモリ装置のブロック図を示す。
図１に図解した半導体メモリ装置は、メモリセルアレイ１、３つのロウデコーダ２Ａ，２Ｂおよび３、２つの書き込み回路４Ａと４Ｂ、および、読み出し回路５を有する。ロウデコーダ２Ａが、入力される書き込みアドレス信号ＷＡＤＲ１により制御され、ロウデコーダ２Ｂが、入力される書き込みアドレス信号ＷＡＤＲ２により制御され、ロウデコーダ３が、入力される読み出しアドレス信号ＲＡＤＲにより制御される。書き込み回路４Ａに書き込みデータｄａが入力され、書き込み回路４Ｂに書き込みデータｄｂが入力される。また、読み出し回路５から読み出しデータｄｏが出力される。
なお、図１においては、カラムデコーダおよび電圧供給回路は図示を省略している。
【００１９】
メモリセルアレイ１は、Ｎ行×Ｍ列配置されているメモリセルＭＣを含む。
メモリセルＭＣのそれぞれが、ラッチ回路１０とセレクタ１１を含む。
ラッチ回路１０は、データ入力端子Ｄ、データ出力端子Ｘ、読み出しワード線の制御端子ＷＲ、および、クロック入力端子ＣＫを備えている。メモリセルアレイ１の全てのメモリセルＭＣのクロック入力端子ＣＫに、同一のクロック信号ＣＬＫが入力可能に構成されている。ラッチ回路１０は、クロック信号ＣＬＫに同期してデータをデータ入力端子Ｄから入力し、保持する。また、読み出しワード線が活性化されると、保持しているデータをデータ出力端子Ｘから出力する。
セレクタ１１は、２つのデータ入力端子ＡとＢ、データ出力端子Ｘ、および、制御端子Ｓを備えている。セレクタ１１は、制御端子Ｓに入力される信号に応じて、データ入力の端子をＡとＢで切り替える。本例では、制御端子Ｓが“Ｈ”レベルのときに入力端子Ａに印加されているデータを出力端子Ｘから出力し、制御端子Ｓが“Ｌ”レベルのときに入力端子Ｂに印加されているデータを出力端子Ｘから出力する。
【００２０】
このような構成によって、それぞれのメモリセルＭＣが２つの書き込みポートと１つの読み出しポートを備えている。
Ｎ本の書き込みワード線ＷＷ０〜ＷＷＮのそれぞれが、行方向に並ぶメモリセルのラッチ回路１０のクロック入力端子ＣＫに接続されている。Ｎ本の読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、行方向に並ぶメモリセルのラッチ回路１０の読み出しワード線の制御端子ＷＲに接続されている。Ｎ本の選択信号線ＳＥＬ０〜ＳＥＬＮが、行方向に並ぶメモリセルのセレクタ１１の制御端子Ｓに接続されている。本例における選択信号線ＳＥＬ０〜ＳＥＬＮは書き込みワード線の一種であり、このため各メモリセルＭＣに複数の書き込みワード線が接続されている。
【００２１】
Ｎ本の選択信号線ＳＥＬ０〜ＳＥＬＮのそれぞれが、デコーダ２Ａ内の選択信号の出力ゲート２１に接続されている。Ｎ本の書き込みワード線ＷＷ０〜ＷＷＮのそれぞれとデコーダ２Ｂとの間に、選択制御回路２５が設けられている。
選択制御回路２５は、２入力のＯＲゲート２３と２入力のＡＮＤゲート２４を有する。ＯＲゲート２３の一方の入力が、対応する選択信号線ＳＥＬ０〜ＳＥＬＮの何れかに接続され、他方の入力がデコーダ２Ｂ内の出力ゲート２２に接続されている。ＯＲゲート２３の出力がＡＮＤゲート２４の一方の入力に接続され、他方の入力にクロック信号ＣＬＫの供給線が接続されている。ＡＮＤゲート２４の出力に書き込みワード線ＷＷ０〜ＷＷＮの何れかが接続されている。
一方、読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、デコーダ３内の出力ゲート３１に接続されている。
【００２２】
Ｍ本のデータ入力線ＤＡ０〜ＤＡＭのそれぞれが、列方向に並ぶメモリセルのセレクタ１１のデータ入力端子Ａに接続されている。同様に、Ｍ本のデータ入力線ＤＢ０〜ＤＢＭのそれぞれが、列方向に並ぶメモリセルのセレクタ１１のデータ入力端子Ｂに接続されている。Ｍ本のデータ出力線Ｘ０〜ＸＭのそれぞれが、列方向に並ぶメモリセルのラッチ回路１０のデータ出力端子Ｘに接続されている。
データ入力線ＤＡ０〜ＤＡＭが書き込み回路４Ａに接続され、データ入力線ＤＢ０〜ＤＢＭが書き込み回路４Ｂに接続され、データ出力線Ｘ０〜ＸＭが読み出し回路５に接続されている。
【００２３】
図２に、ラッチ回路１０の回路図を例示する。
ラッチ回路１０は、５個のインバータＩＮＶ１，ＩＮＶ２およびＩＮＶ５〜ＩＮＶ７、３個のトランスファゲートＴＧ１，ＴＧ２およびＴＧ５を有する。トランスファゲートＴＧ１，ＴＧ２およびＴＧ５のそれぞれが、ソース同士、ドレイン同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる。
【００２４】
インバータＩＮＶ１とＩＮＶ２によりデータ保持のためのラッチ回路が構成されている。インバータＩＮＶ１の出力とインバータＩＮＶ２の入力が接続され、インバータＩＮＶ１の入力がノードＮＤに接続されている。ノードＮＤとデータ入力端子Ｄとの間にトランスファゲートＴＧ１が接続され、ノードＮＤとインバータＩＮＶ２の出力との間にトランスファゲートＴＧ２が接続されている。
クロック入力端子ＣＫにインバータＩＮＶ５とＩＮＶ６が直列接続されている。インバータＩＮＶ５とＩＮＶ６との接続中点が、トランスファゲートＴＧ１を構成するＮＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートに接続されている。インバータＩＮＶ６の出力が、トランスファゲートＴＧ１を構成するＰＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【００２５】
インバータＩＮＶ１の出力とデータ出力端子Ｘとの間にトランスファゲートＴＧ５が接続されている。トランスファゲートＴＧ５を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＲとの間にインバータＩＮＶ７が接続されている。トランスファゲートＴＧ５を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＲに接続されている。
【００２６】
図３（Ａ）〜図３（Ｈ）に、データ書き込み動作のタイミングチャートを示す。これらの図は、書き込みワード線ＷＷ０およびデータ出力線ＤＡ０，ＤＢ０に接続されたメモリセルにデータを書き込む場合である。
この動作例では、クロック信号ＣＬＫにおいて４つのパルスＰ１〜Ｐ４が入力される間に、図３（Ｂ）および図３（Ｃ）に示すようにデコーディングによってデコーダの出力が変化する。図３（Ｂ）および図３（Ｃ）において“Ｈ”レベルが書き込みワード線の選択、“Ｌ”レベルが書き込みワード線の非選択を示し、この選択と非選択の組み合わせが、パルスＰ１〜Ｐ４が入力される間に４種類に変化する。この間に、書き込み回路４Ａによりデータ入力線ＤＡ０に設定される書き込みデータｄａ０が図３（Ｆ）のように変化し、書き込み回路４Ｂによりデータ入力線ＤＢ０に設定される書き込みデータｄｂ０が図３（Ｇ）のように変化すると仮定する。
【００２７】
時刻Ｔ０において、書き込みワード線信号ｗｗ０が“Ｌ”レベルであることから、トランスファゲートＴＧ１がオン、トランスファゲートＴＧ２がオフしている。このときデコーダ２Ａの出力、すなわち選択信号ｓｅｌ０が“Ｈ”レベルになることから、セレクタ１１が入力端子Ａ側を選択し、ラッチ回路１０のデータ入力端子Ｄにデータｄａ０が印加される。ラッチ回路１０内のノードＮＤは、データｄａ０に応じて“Ｌ”レベルに推移する。
時刻Ｔ１において、選択信号ｓｅｌ０が“Ｈ”レベルであり、ＯＲゲート２３の出力が“Ｈ”であることから、クロック信号ＣＬＫのパルスＰ１が書き込みワード線信号ｗｗ０に伝達される。パルスＰ１の立ち上がりによって、トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。その結果、ラッチ回路内のノードＮＤが“Ｌ”レベルで確定する。
時刻Ｔ２において、書き込みワード線ｗｗ０のパルスＰ１が立ち下がるため、再びトランスファゲートＴＧ１がオンする。このとき、デコーダ２Ａの出力である選択信号ｓｅｌ０が“Ｈ”レベルであることから、データｄａ０がラッチ回路１０に入力される。このときデータｄａ０は“Ｌ”レベルであることから、ノードＮＤも“Ｌ”レベルを維持する。
【００２８】
時刻Ｔ３において、デコーダ２Ａと２Ｂの出力がそれぞれ反転し、これによって選択信号ｓｅｌ０が“Ｌ”レベルになり、セレクタが入力の選択を切り替える。そのためデータｄｂ０がラッチ回路１０のデータ入力端子Ｄに印加される。しかし、本例では、同時にデータｄａ０とｄｂ０の論理がそれぞれ反転することから、データｄｂ０は“Ｌ”レベルとなり、ノードＮＤの電位に変化はない。
時刻Ｔ４において、デコーダ２Ｂの出力の“Ｈ”レベルによってＯＲゲート２３の出力で“Ｈ”が維持され、クロック信号ＣＬＫのパルスＰ２が書き込みワード線信号ｗｗ０に伝達される。パルスＰ２の立ち上がりによって、トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。その結果、ラッチ回路内のノードＮＤが“Ｌ”レベルで再度確定する。
時刻Ｔ５において、上記と同様にトランスファゲートＴＧ１がオンするが、選択されているデータｄｂ０が“Ｌ”レベルなのでノードＮＤも“Ｌ”レベルを維持する。
【００２９】
時刻Ｔ６において、その前にデコーダ２Ａの出力とデコーダ２Ｂの出力とがともに非選択となり、ＯＲゲート２３の出力が“Ｌ”レベルとなっているため、クロック信号ＣＬＫのパルスＰ３は書き込みワード線ＷＷ０に出力されない。したがって、ノードＮＤの電位に変化がない。
【００３０】
パルスＰ３の印加が終了した後、時刻Ｔ７において、デコーダ２Ａの出力とデコーダ２Ｂの出力がともに選択となる。このような場合、図４および図５に図解した従来の回路例ではデータの衝突が生じていた。
本実施形態の回路ではセレクタ１１が設けられ、選択信号ｓｅｌ０に応じて決まる一方のデータに対してラッチ回路１０への入力許可を与え、他のデータのラッチ回路１０への入力を禁止する。本例の場合、選択信号ｓｅｌ０としてデコーダ２Ａの出力が用いられているため、デコーダ２Ａ側が優先される。言い換えると、セレクタ１１の働きによって、データｄａ０が優先してラッチ回路１０に入力されることになる。データｄａ０は、オン状態のトランスファゲートＴＧ１を通ってノードＮＤに伝達されるが、データｄａ０は“Ｌ”レベルに変化するので、結果的に、ノードＮＤの電位は変化しない。
その後、時刻Ｐ８において、書き込みワード線に伝達されたパルス４の立ち上がりによってトランスファゲートＴＧ１がオンし、ノードＮＤの電位が“Ｌ”レベルで確定する。
【００３１】
時刻Ｔ７以降のように複数のデータの同時書き込み指令は、通常の書き込みシーケンスでは禁止されることが多い。ところが、信号の遅延量が異なると、複数のデータの同時書き込みが短時間だけ意図しないときに生じることがある。図４および図５に図解した回路例では、その場合、メモリセルセル内にどちらのデータが書き込まれるかが保証されなかった。
本実施形態の回路では、データ入力線ＤＡ０側がデータ入力線ＤＢ０側より優先され、データｄａ０のみがラッチ回路１０に入力される。このため、データの衝突がなく、意図したデータを確実にメモリセル内に書き込むことができる。
【００３２】
データ入力線ＤＢ０側を優先させたい場合は、セレクタ１１を、上記とは逆に、選択信号が“Ｈ”レベルのときデータ入力線ＤＢ０が選択され、選択信号が“Ｌ”レベルのときデータ入力線ＤＡ０が選択されるように設計するとよい。あるいは、デコーダ２Ａおよび２Ｂと、選択制御回路２５（ＯＲゲート２３およびＡＮＤゲート２４）との接続関係を図１に図解したものとは逆にすると、同様に優先度の変更が可能である。
選択制御回路２５の構成および接続関係は図示のものに限定されない。とくに、３つ以上の書き込みポートがある場合、図１の回路を発展させて、優先度が一意に決まる選択制御回路を実現させる。例えば、３つの書き込みポートがある場合、選択セレクタの入力端子数および制御端子数をそれぞれ３とし、選択信号線を１本、書き込みワード線を２本（すなわち、総書き込みワード線数を３本）として、これらの線に印加する信号を３個のデコーダにより生成する。選択制御回路は、選択信号線を第１に優先させることは上記と同じであるが、さらに、残りの２本の書き込みワード線の優先度を決めることができるロジック回路を選択制御回路内に含ませるとよい。
【００３３】
【発明の効果】
本発明の半導体メモリ装置によれば、複数データの同時書き込みの指示があり、あるいは、意図しないタイミングのずれにより複数データの同時書き込みが生じても、書き込み対象のメモリセルに意図したデータが必ず書き込まれる。このため、本発明によって、動作信頼性が高い半導体メモリ装置が提供できた。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体メモリ装置のブロック図である。
【図２】図１の半導体メモリ装置におけるラッチ回路の回路図である。
【図３】（Ａ）〜（Ｈ）は、本発明の実施の形態におけるデータ書き込み動作のタイミングチャートである。
【図４】従来の半導体メモリ装置のブロック図である。
【図５】図４の半導体メモリ装置におけるラッチ回路の回路図である。
【図６】（Ａ）〜（Ｇ）は、従来の半導体メモリ装置におけるデータ書き込み動作のタイミングチャートである。
【符号の説明】
１…メモリセルアレイ、２Ａ，２Ｂ，３…デコーダ、４Ａ，４ｂ…書き込み回路、５…読み出し回路、１０…ラッチ回路、１１…セレクタ、２１，２２，３１…デコーダの出力ゲート、２３…ＯＲゲート、２４…ＡＮＤゲート、２５…選択制御回路、ＭＣ…メモリセル、ＳＥＬ０〜ＳＥＬＮおよびＷＷ０〜ＷＷＮ…複数の書き込みワード線、ＲＷ０〜ＲＷＮ…読み出しワード線、ＤＡ０〜ＤＡＭおよびＤＢ０〜ＤＢＭ…複数のデータ入力線、Ｘ０〜ＸＭ…データ出力線、ＩＮＶ１等…インバータ、ＴＧ１等…トランスファゲート
【発明の属する技術分野】
本発明は、複数のワード線と複数のデータ入力線を有し、いわゆる書き込みポートを複数備えたメモリセルを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
いわゆるマルチポートのメモリセルを有する半導体メモリ装置が知られている。
図４に、ＳＲＡＭベースのラッチ回路に各種ゲートを複合化したメモリセルを有している半導体メモリ装置のブロック図を示す。以下、このメモリセルを“レジスタセル”という。
レジスタセル１０１は、２つの書き込みワード線の制御端子ＷＡとＷＢ、１つの読み出しワード線の制御端子ＷＲ、２つのデータ入力端子ＤＡとＤＢ、１つのデータ出力端子Ｘ、および、クロック入力端子ＣＫを有している。レジスタセル１０１は、２つの書き込みポートと１つの読み出しポートを備えている。レジスタセル１０１がＮ行×Ｍ列配置され、これによりメモリセルアレイ１００が形成されている。
全てのレジスタセル１０１のクロック入力端子ＣＫに、クロック信号ＣＬＫが入力される。
【０００３】
Ｎ本の書き込みワード線ＷＷＡ０〜ＷＷＡＮのそれぞれが、行方向に並ぶレジスタセル１０１の書き込みワード線の制御端子ＷＡに接続されている。同様に、Ｎ本の書き込みワード線ＷＷＢ０〜ＷＷＢＮのそれぞれが、行方向に並ぶレジスタセル１０１の書き込みワード線の制御端子ＷＢに接続されている。Ｎ本の読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、行方向に並ぶレジスタセル１０１の読み出しワード線の制御端子ＷＲに接続されている。
書き込みワード線ＷＷＡ０〜ＷＷＡＮにデコーダ２Ａが接続され、書き込みワード線ＷＷＢ０〜ＷＷＢＮにデコーダ２Ｂが接続され、読み出しワード線ＲＷ０〜ＲＷＮにデコーダ３が接続されている。
【０００４】
Ｍ本のデータ入力線ＤＡ０〜ＤＡＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ入力端子ＤＡに接続されている。同様に、Ｍ本のデータ入力線ＤＢ０〜ＤＢＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ入力端子ＤＢに接続されている。Ｍ本のデータ出力線Ｘ０〜ＸＭのそれぞれが、列方向に並ぶレジスタセル１０１のデータ出力端子Ｘに接続されている。
データ入力線ＤＡ０〜ＤＡＭが書き込み回路４Ａに接続され、データ入力線ＤＢ０〜ＤＢＭが書き込み回路４Ｂに接続され、データ出力線Ｘ０〜ＸＭが読み出し回路５に接続されている。
【０００５】
図５に、レジスタセル１０１の回路図を示す。
レジスタセル１０１は、７個のインバータＩＮＶ１〜ＩＮＶ７、５個のトランスファゲートＴＧ１〜ＴＧ５を有する。トランスファゲートＴＧ１〜ＴＧ５のそれぞれが、ソース同士、ドレイン同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる。
【０００６】
インバータＩＮＶ１とＩＮＶ２によりデータ保持のためのラッチ回路が構成されている。インバータＩＮＶ１の出力とインバータＩＮＶ２の入力が接続され、インバータＩＮＶ１の入力がノードＮＤ２に接続されている。ノードＮＤ１とＮＤ２との間にトランスファゲートＴＧ１が接続され、ノードＮＤ２とインバータＩＮＶ２の出力との間にトランスファゲートＴＧ２が接続されている。ノードＮＤ１とデータ入力端子ＤＡとの間にトランスファゲートＴＧ３が接続され、ノードＮＤ１とデータ入力端子ＤＢとの間にトランスファゲートＴＧ４が接続されている。
クロック入力端子ＣＫにインバータＩＮＶ５とＩＮＶ６が直列接続されている。インバータＩＮＶ５とＩＮＶ６との接続中点が、トランスファゲートＴＧ１を構成するＮＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートに接続されている。インバータＩＮＶ６の出力が、トランスファゲートＴＧ１を構成するＰＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【０００７】
トランスファゲートＴＧ３を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＡとの間にインバータＩＮＶ３が接続されている。トランスファゲートＴＧ３を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＡに接続されている。同様に、トランスファゲートＴＧ４を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＢとの間にインバータＩＮＶ４が接続されている。トランスファゲートＴＧ４を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＢに接続されている。
インバータＩＮＶ１の出力とデータ出力端子Ｘとの間にトランスファゲートＴＧ５が接続されている。トランスファゲートＴＧ５を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＲとの間にインバータＩＮＶ７が接続されている。トランスファゲートＴＧ５を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＲに接続されている。
【０００８】
【発明が解決しようとする課題】
従来のレジスタセルを有するメモリ装置において、複数の書き込みポートを実現するためには、例えば図５のような回路構成の専用のメモリセル（レジスタセル１０１）を用意し、書き込みのワード線としてワード線ＷＷＡｉ（ｉ＝０，１，…，Ｎ）とＷＷＢｉの２つが必要になる。この場合、同じアドレスにデータを書き込む場合、どちらのデータが実際にレジスタセル１０１に書き込まれるか、保証することができないという課題がある。
【０００９】
以下、この課題を、図６（Ａ）〜図６（Ｇ）に示すデータ書き込み動作のタイミングチャートを用いて説明する。図６（Ａ）〜図６（Ｇ）は、書き込みワード線ＷＷＡ０，ＷＷＢ０およびデータ出力線ＤＡ０，ＤＢ０に接続されたレジスタセルにデータを書き込む場合である。
この動作例では、クロック信号ＣＬＫにおいて４つのパルスＰ１〜Ｐ４が入力される間に、図６（Ｂ）および図６（Ｃ）に示すように、デコーダ２Ａから出力され書き込みワード線ＷＷＡ０を通して入力される書き込みワード線信号ｗａ０の電圧レベルと、デコーダ２Ｂから出力され書き込みワード線ＷＷＢ０を通して入力される書き込みワード線信号ｗｂ０の電圧レベルとの組み合わせが４種類に変化する。この間に、書き込み回路４Ａによりデータ入力線ＤＡ０に設定される書き込みデータｄａ０が図６（Ｄ）のように変化し、書き込み回路４Ｂによりデータ入力線ＤＢ０に設定される書き込みデータｄｂ０が図６（Ｅ）のように変化すると仮定する。
【００１０】
時刻Ｔ０において、書き込みワード線信号ｗａ０が“Ｈ（ハイ）”レベル、書き込みワード線信号ｗｂ０が“Ｌ（ロー）”レベルをとる。トランスファゲートＴＧ３がオンし、トランスファゲートＴＧ４がオフする。ノードＮＤ１に“Ｌ”レベルの入力データｄａ０が印加され、そのデータが、オン状態のトランスファゲートＴＧ１を通してノードＮＤ２に伝達される。
時刻Ｔ１においてクロック信号のパルスＰ１が立ち上がると、トランスファゲートＴＧ１がオフし、トランスファゲートＴＧ２がオンする。これにより、ラッチデータ、すなわちノードＮＤ２の電位が“Ｌ”レベルで確定する。
時刻Ｔ２において、パルスＰ１が立ち下がるとトランスファゲートＴＧ１がオンし、トランスファゲートＴＧ２がオフするため、入力データがノードＮＤ１からノードＮＤ２に転送されるが、入力データに変化がないので、ノードＮＤ２の電位は“Ｌ”レベルのままとなる。
【００１１】
時刻Ｔ３において、トランスファゲートＴＧ３とＴＧ４がともに反転し、入力データがｄａ０からｄｂ０に切り替わる。ところが、このとき同時に、入力データｄｂ０が“Ｈ”レベルから“Ｌ”レベルに変化するので、ノードＮＤ１の電位は“Ｌ”レベルとなり、そのデータが、オン状態のトランスファゲートＴＧ１を通してノードＮＤ２に伝達される。
時刻Ｔ４においてクロック信号のパルスＰ２が立ち上がると、トランスファゲートＴＧ１がオフし、トランスファゲートＴＧ２がオンする。これにより、ラッチデータ、すなわちノードＮＤ２の電位が“Ｌ”レベルで確定する。
【００１２】
同様に、時刻Ｔ５においてクロック信号のパルスＰ３が立ち上がると次のラッチデータが確定する。これより前にトランスファゲートＴＧ４がオフするだけで、入力データに変化がないので、確定したラッチデータ（ノードＮＤ２の電位）は以前、“Ｌ”レベルのままである。
【００１３】
次に、時刻Ｔ６において、書き込みワード線信号ｗａ０，ｗｂ０がともに“Ｈ”レベルに推移する。これによってトランスファゲートＴＧ３とＴＧ４がともにオンする。このとき、入力データｄａ０が“Ｈ”レベル、入力データが“Ｌ”レベルと逆の論理レベルであり、この２つのデータがともにノードＮＤ１に印加されてデータ衝突が発生する。データ衝突によって生じた“Ｈ”と“Ｌ”の間のレベルの電位はオン状態のトランスファゲートＴＧ１を通ってノードＮＤ２に伝達される。
その後、時刻Ｔ７においてクロック信号のパルスＰ４が立ち上がるとラッチデータを確定するが、確定後のラッチデータは、その直前のノードＮＤ２の電位がデータ衝突後の中間レベルの電位に近いため、“Ｈ”レベルと“Ｌ”レベルで場合によって異なり不定となってしまう。
【００１４】
このような２つのデータの同時書き込み指令は、通常の書き込みシーケンスで禁止することができる。ところが、信号の遅延量が異なると、２つのデータの同時書き込みが短時間だけ意図しないときに生じることがある。その場合、レジスタセル内にどちらのデータが書き込まれるかが保証されない。
【００１５】
本発明の目的は、複数データの同時書き込みがあっても意図したデータを確実に書き込むことができる半導体メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、上記目的を達成するためのものであり、複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、前記メモリセルが、ラッチ回路と、複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から１つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、を有している。
【００１７】
このような構成の半導体メモリ装置において、メモリセルへのデータ書き込み時に、セレクタが、複数のデータ入力線のうち何れか１つのデータ入力線を複数のワード線の信号に基づいて選択する。セレクタは、選択した１つのデータ入力線のみをラッチ回路に接続する。このため、複数のワード線の信号に基づけば、複数のデータ入力線に設定されている複数の入力データを同時に書き込むとの指令がなされている場合でも、複数の入力データがラッチ回路に同時に入力されることがない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、２つのデータが入力可能な構成のメモリセルを有する場合を例として、図面を参照しながら説明する。
図１に、半導体メモリ装置のブロック図を示す。
図１に図解した半導体メモリ装置は、メモリセルアレイ１、３つのロウデコーダ２Ａ，２Ｂおよび３、２つの書き込み回路４Ａと４Ｂ、および、読み出し回路５を有する。ロウデコーダ２Ａが、入力される書き込みアドレス信号ＷＡＤＲ１により制御され、ロウデコーダ２Ｂが、入力される書き込みアドレス信号ＷＡＤＲ２により制御され、ロウデコーダ３が、入力される読み出しアドレス信号ＲＡＤＲにより制御される。書き込み回路４Ａに書き込みデータｄａが入力され、書き込み回路４Ｂに書き込みデータｄｂが入力される。また、読み出し回路５から読み出しデータｄｏが出力される。
なお、図１においては、カラムデコーダおよび電圧供給回路は図示を省略している。
【００１９】
メモリセルアレイ１は、Ｎ行×Ｍ列配置されているメモリセルＭＣを含む。
メモリセルＭＣのそれぞれが、ラッチ回路１０とセレクタ１１を含む。
ラッチ回路１０は、データ入力端子Ｄ、データ出力端子Ｘ、読み出しワード線の制御端子ＷＲ、および、クロック入力端子ＣＫを備えている。メモリセルアレイ１の全てのメモリセルＭＣのクロック入力端子ＣＫに、同一のクロック信号ＣＬＫが入力可能に構成されている。ラッチ回路１０は、クロック信号ＣＬＫに同期してデータをデータ入力端子Ｄから入力し、保持する。また、読み出しワード線が活性化されると、保持しているデータをデータ出力端子Ｘから出力する。
セレクタ１１は、２つのデータ入力端子ＡとＢ、データ出力端子Ｘ、および、制御端子Ｓを備えている。セレクタ１１は、制御端子Ｓに入力される信号に応じて、データ入力の端子をＡとＢで切り替える。本例では、制御端子Ｓが“Ｈ”レベルのときに入力端子Ａに印加されているデータを出力端子Ｘから出力し、制御端子Ｓが“Ｌ”レベルのときに入力端子Ｂに印加されているデータを出力端子Ｘから出力する。
【００２０】
このような構成によって、それぞれのメモリセルＭＣが２つの書き込みポートと１つの読み出しポートを備えている。
Ｎ本の書き込みワード線ＷＷ０〜ＷＷＮのそれぞれが、行方向に並ぶメモリセルのラッチ回路１０のクロック入力端子ＣＫに接続されている。Ｎ本の読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、行方向に並ぶメモリセルのラッチ回路１０の読み出しワード線の制御端子ＷＲに接続されている。Ｎ本の選択信号線ＳＥＬ０〜ＳＥＬＮが、行方向に並ぶメモリセルのセレクタ１１の制御端子Ｓに接続されている。本例における選択信号線ＳＥＬ０〜ＳＥＬＮは書き込みワード線の一種であり、このため各メモリセルＭＣに複数の書き込みワード線が接続されている。
【００２１】
Ｎ本の選択信号線ＳＥＬ０〜ＳＥＬＮのそれぞれが、デコーダ２Ａ内の選択信号の出力ゲート２１に接続されている。Ｎ本の書き込みワード線ＷＷ０〜ＷＷＮのそれぞれとデコーダ２Ｂとの間に、選択制御回路２５が設けられている。
選択制御回路２５は、２入力のＯＲゲート２３と２入力のＡＮＤゲート２４を有する。ＯＲゲート２３の一方の入力が、対応する選択信号線ＳＥＬ０〜ＳＥＬＮの何れかに接続され、他方の入力がデコーダ２Ｂ内の出力ゲート２２に接続されている。ＯＲゲート２３の出力がＡＮＤゲート２４の一方の入力に接続され、他方の入力にクロック信号ＣＬＫの供給線が接続されている。ＡＮＤゲート２４の出力に書き込みワード線ＷＷ０〜ＷＷＮの何れかが接続されている。
一方、読み出しワード線ＲＷ０〜ＲＷＮのそれぞれが、デコーダ３内の出力ゲート３１に接続されている。
【００２２】
Ｍ本のデータ入力線ＤＡ０〜ＤＡＭのそれぞれが、列方向に並ぶメモリセルのセレクタ１１のデータ入力端子Ａに接続されている。同様に、Ｍ本のデータ入力線ＤＢ０〜ＤＢＭのそれぞれが、列方向に並ぶメモリセルのセレクタ１１のデータ入力端子Ｂに接続されている。Ｍ本のデータ出力線Ｘ０〜ＸＭのそれぞれが、列方向に並ぶメモリセルのラッチ回路１０のデータ出力端子Ｘに接続されている。
データ入力線ＤＡ０〜ＤＡＭが書き込み回路４Ａに接続され、データ入力線ＤＢ０〜ＤＢＭが書き込み回路４Ｂに接続され、データ出力線Ｘ０〜ＸＭが読み出し回路５に接続されている。
【００２３】
図２に、ラッチ回路１０の回路図を例示する。
ラッチ回路１０は、５個のインバータＩＮＶ１，ＩＮＶ２およびＩＮＶ５〜ＩＮＶ７、３個のトランスファゲートＴＧ１，ＴＧ２およびＴＧ５を有する。トランスファゲートＴＧ１，ＴＧ２およびＴＧ５のそれぞれが、ソース同士、ドレイン同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる。
【００２４】
インバータＩＮＶ１とＩＮＶ２によりデータ保持のためのラッチ回路が構成されている。インバータＩＮＶ１の出力とインバータＩＮＶ２の入力が接続され、インバータＩＮＶ１の入力がノードＮＤに接続されている。ノードＮＤとデータ入力端子Ｄとの間にトランスファゲートＴＧ１が接続され、ノードＮＤとインバータＩＮＶ２の出力との間にトランスファゲートＴＧ２が接続されている。
クロック入力端子ＣＫにインバータＩＮＶ５とＩＮＶ６が直列接続されている。インバータＩＮＶ５とＩＮＶ６との接続中点が、トランスファゲートＴＧ１を構成するＮＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートに接続されている。インバータＩＮＶ６の出力が、トランスファゲートＴＧ１を構成するＰＭＯＳトランジスタのゲート、および、トランスファゲートＴＧ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【００２５】
インバータＩＮＶ１の出力とデータ出力端子Ｘとの間にトランスファゲートＴＧ５が接続されている。トランスファゲートＴＧ５を構成するＰＭＯＳトランジスタのゲートと制御端子ＷＲとの間にインバータＩＮＶ７が接続されている。トランスファゲートＴＧ５を構成するＮＭＯＳトランジスタのゲートが制御端子ＷＲに接続されている。
【００２６】
図３（Ａ）〜図３（Ｈ）に、データ書き込み動作のタイミングチャートを示す。これらの図は、書き込みワード線ＷＷ０およびデータ出力線ＤＡ０，ＤＢ０に接続されたメモリセルにデータを書き込む場合である。
この動作例では、クロック信号ＣＬＫにおいて４つのパルスＰ１〜Ｐ４が入力される間に、図３（Ｂ）および図３（Ｃ）に示すようにデコーディングによってデコーダの出力が変化する。図３（Ｂ）および図３（Ｃ）において“Ｈ”レベルが書き込みワード線の選択、“Ｌ”レベルが書き込みワード線の非選択を示し、この選択と非選択の組み合わせが、パルスＰ１〜Ｐ４が入力される間に４種類に変化する。この間に、書き込み回路４Ａによりデータ入力線ＤＡ０に設定される書き込みデータｄａ０が図３（Ｆ）のように変化し、書き込み回路４Ｂによりデータ入力線ＤＢ０に設定される書き込みデータｄｂ０が図３（Ｇ）のように変化すると仮定する。
【００２７】
時刻Ｔ０において、書き込みワード線信号ｗｗ０が“Ｌ”レベルであることから、トランスファゲートＴＧ１がオン、トランスファゲートＴＧ２がオフしている。このときデコーダ２Ａの出力、すなわち選択信号ｓｅｌ０が“Ｈ”レベルになることから、セレクタ１１が入力端子Ａ側を選択し、ラッチ回路１０のデータ入力端子Ｄにデータｄａ０が印加される。ラッチ回路１０内のノードＮＤは、データｄａ０に応じて“Ｌ”レベルに推移する。
時刻Ｔ１において、選択信号ｓｅｌ０が“Ｈ”レベルであり、ＯＲゲート２３の出力が“Ｈ”であることから、クロック信号ＣＬＫのパルスＰ１が書き込みワード線信号ｗｗ０に伝達される。パルスＰ１の立ち上がりによって、トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。その結果、ラッチ回路内のノードＮＤが“Ｌ”レベルで確定する。
時刻Ｔ２において、書き込みワード線ｗｗ０のパルスＰ１が立ち下がるため、再びトランスファゲートＴＧ１がオンする。このとき、デコーダ２Ａの出力である選択信号ｓｅｌ０が“Ｈ”レベルであることから、データｄａ０がラッチ回路１０に入力される。このときデータｄａ０は“Ｌ”レベルであることから、ノードＮＤも“Ｌ”レベルを維持する。
【００２８】
時刻Ｔ３において、デコーダ２Ａと２Ｂの出力がそれぞれ反転し、これによって選択信号ｓｅｌ０が“Ｌ”レベルになり、セレクタが入力の選択を切り替える。そのためデータｄｂ０がラッチ回路１０のデータ入力端子Ｄに印加される。しかし、本例では、同時にデータｄａ０とｄｂ０の論理がそれぞれ反転することから、データｄｂ０は“Ｌ”レベルとなり、ノードＮＤの電位に変化はない。
時刻Ｔ４において、デコーダ２Ｂの出力の“Ｈ”レベルによってＯＲゲート２３の出力で“Ｈ”が維持され、クロック信号ＣＬＫのパルスＰ２が書き込みワード線信号ｗｗ０に伝達される。パルスＰ２の立ち上がりによって、トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。その結果、ラッチ回路内のノードＮＤが“Ｌ”レベルで再度確定する。
時刻Ｔ５において、上記と同様にトランスファゲートＴＧ１がオンするが、選択されているデータｄｂ０が“Ｌ”レベルなのでノードＮＤも“Ｌ”レベルを維持する。
【００２９】
時刻Ｔ６において、その前にデコーダ２Ａの出力とデコーダ２Ｂの出力とがともに非選択となり、ＯＲゲート２３の出力が“Ｌ”レベルとなっているため、クロック信号ＣＬＫのパルスＰ３は書き込みワード線ＷＷ０に出力されない。したがって、ノードＮＤの電位に変化がない。
【００３０】
パルスＰ３の印加が終了した後、時刻Ｔ７において、デコーダ２Ａの出力とデコーダ２Ｂの出力がともに選択となる。このような場合、図４および図５に図解した従来の回路例ではデータの衝突が生じていた。
本実施形態の回路ではセレクタ１１が設けられ、選択信号ｓｅｌ０に応じて決まる一方のデータに対してラッチ回路１０への入力許可を与え、他のデータのラッチ回路１０への入力を禁止する。本例の場合、選択信号ｓｅｌ０としてデコーダ２Ａの出力が用いられているため、デコーダ２Ａ側が優先される。言い換えると、セレクタ１１の働きによって、データｄａ０が優先してラッチ回路１０に入力されることになる。データｄａ０は、オン状態のトランスファゲートＴＧ１を通ってノードＮＤに伝達されるが、データｄａ０は“Ｌ”レベルに変化するので、結果的に、ノードＮＤの電位は変化しない。
その後、時刻Ｐ８において、書き込みワード線に伝達されたパルス４の立ち上がりによってトランスファゲートＴＧ１がオンし、ノードＮＤの電位が“Ｌ”レベルで確定する。
【００３１】
時刻Ｔ７以降のように複数のデータの同時書き込み指令は、通常の書き込みシーケンスでは禁止されることが多い。ところが、信号の遅延量が異なると、複数のデータの同時書き込みが短時間だけ意図しないときに生じることがある。図４および図５に図解した回路例では、その場合、メモリセルセル内にどちらのデータが書き込まれるかが保証されなかった。
本実施形態の回路では、データ入力線ＤＡ０側がデータ入力線ＤＢ０側より優先され、データｄａ０のみがラッチ回路１０に入力される。このため、データの衝突がなく、意図したデータを確実にメモリセル内に書き込むことができる。
【００３２】
データ入力線ＤＢ０側を優先させたい場合は、セレクタ１１を、上記とは逆に、選択信号が“Ｈ”レベルのときデータ入力線ＤＢ０が選択され、選択信号が“Ｌ”レベルのときデータ入力線ＤＡ０が選択されるように設計するとよい。あるいは、デコーダ２Ａおよび２Ｂと、選択制御回路２５（ＯＲゲート２３およびＡＮＤゲート２４）との接続関係を図１に図解したものとは逆にすると、同様に優先度の変更が可能である。
選択制御回路２５の構成および接続関係は図示のものに限定されない。とくに、３つ以上の書き込みポートがある場合、図１の回路を発展させて、優先度が一意に決まる選択制御回路を実現させる。例えば、３つの書き込みポートがある場合、選択セレクタの入力端子数および制御端子数をそれぞれ３とし、選択信号線を１本、書き込みワード線を２本（すなわち、総書き込みワード線数を３本）として、これらの線に印加する信号を３個のデコーダにより生成する。選択制御回路は、選択信号線を第１に優先させることは上記と同じであるが、さらに、残りの２本の書き込みワード線の優先度を決めることができるロジック回路を選択制御回路内に含ませるとよい。
【００３３】
【発明の効果】
本発明の半導体メモリ装置によれば、複数データの同時書き込みの指示があり、あるいは、意図しないタイミングのずれにより複数データの同時書き込みが生じても、書き込み対象のメモリセルに意図したデータが必ず書き込まれる。このため、本発明によって、動作信頼性が高い半導体メモリ装置が提供できた。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体メモリ装置のブロック図である。
【図２】図１の半導体メモリ装置におけるラッチ回路の回路図である。
【図３】（Ａ）〜（Ｈ）は、本発明の実施の形態におけるデータ書き込み動作のタイミングチャートである。
【図４】従来の半導体メモリ装置のブロック図である。
【図５】図４の半導体メモリ装置におけるラッチ回路の回路図である。
【図６】（Ａ）〜（Ｇ）は、従来の半導体メモリ装置におけるデータ書き込み動作のタイミングチャートである。
【符号の説明】
１…メモリセルアレイ、２Ａ，２Ｂ，３…デコーダ、４Ａ，４ｂ…書き込み回路、５…読み出し回路、１０…ラッチ回路、１１…セレクタ、２１，２２，３１…デコーダの出力ゲート、２３…ＯＲゲート、２４…ＡＮＤゲート、２５…選択制御回路、ＭＣ…メモリセル、ＳＥＬ０〜ＳＥＬＮおよびＷＷ０〜ＷＷＮ…複数の書き込みワード線、ＲＷ０〜ＲＷＮ…読み出しワード線、ＤＡ０〜ＤＡＭおよびＤＢ０〜ＤＢＭ…複数のデータ入力線、Ｘ０〜ＸＭ…データ出力線、ＩＮＶ１等…インバータ、ＴＧ１等…トランスファゲート
Claims (4)
- 複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、
前記メモリセルが、
ラッチ回路と、
複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から１つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、
を有している半導体メモリ装置。 - 前記メモリセルが行列状に複数形成されているメモリセルアレイと、
対応する前記データ入力線および前記ワード線ごとに設けられ、複数の前記ワード線の何れかにそれぞれが接続されている複数のデコーダと、
複数の前記デコーダによりデコードされた複数の前記ワード線の信号に基づいて前記セレクタが前記選択を行う際の優先順位を決定する選択制御回路と、
をさらに有する請求項１に記載の半導体メモリ装置。 - 前記選択制御回路が、
複数の前記ワード線の信号の論理和を演算するＯＲ回路と、
前記ＯＲ回路の出力とクロック信号とを入力し、当該２つの入力の論理積を演算し、出力信号を前記ラッチ回路のクロック入力に供給するＡＮＤ回路と、
を含む請求項２に記載の半導体メモリ装置。 - 前記セレクタが、異なる前記ワード線がそれぞれ入力される複数の制御入力端子を備え、複数の前記制御入力端子に入力されるワード線信号のレベルの組み合わせに応じて予め決められている、異なる前記ワード線間の前記優先順位に応じて、データ入力を許可すべき前記データ入力線と前記ラッチ回路との接続を制御する
請求項１に記載の半導体メモリ装置。
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Cited By (1)
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|---|---|---|---|---|
| JP2014182846A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | レジスタファイル装置および情報処理装置 |
-
2002
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