JP2004071009A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】複数データの同時書き込みがあった場合、データ衝突により意図したデータを確実に書き込むことができない。
【解決手段】複数のワード線SELiおよびWWi(i=0,1,…,N)と複数のデータ入力線DAjおよびDBj(j=0,1,…,M)に接続されているメモリセルMCを有している。メモリセルMCが、ラッチ回路10と、複数のデータ入力線とラッチ回路との間に接続され、データの書き込み時に、複数のワード線の信号に基づいて複数のデータ入力線の中から1つのデータ入力線を選択し、選択したデータ入力線のデータのラッチ回路10への入力を許可するセレクタ11と、を有している。
【選択図】 図1
【解決手段】複数のワード線SELiおよびWWi(i=0,1,…,N)と複数のデータ入力線DAjおよびDBj(j=0,1,…,M)に接続されているメモリセルMCを有している。メモリセルMCが、ラッチ回路10と、複数のデータ入力線とラッチ回路との間に接続され、データの書き込み時に、複数のワード線の信号に基づいて複数のデータ入力線の中から1つのデータ入力線を選択し、選択したデータ入力線のデータのラッチ回路10への入力を許可するセレクタ11と、を有している。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、複数のワード線と複数のデータ入力線を有し、いわゆる書き込みポートを複数備えたメモリセルを有する半導体メモリ装置に関する。
【0002】
【従来の技術】
いわゆるマルチポートのメモリセルを有する半導体メモリ装置が知られている。
図4に、SRAMベースのラッチ回路に各種ゲートを複合化したメモリセルを有している半導体メモリ装置のブロック図を示す。以下、このメモリセルを“レジスタセル”という。
レジスタセル101は、2つの書き込みワード線の制御端子WAとWB、1つの読み出しワード線の制御端子WR、2つのデータ入力端子DAとDB、1つのデータ出力端子X、および、クロック入力端子CKを有している。レジスタセル101は、2つの書き込みポートと1つの読み出しポートを備えている。レジスタセル101がN行×M列配置され、これによりメモリセルアレイ100が形成されている。
全てのレジスタセル101のクロック入力端子CKに、クロック信号CLKが入力される。
【0003】
N本の書き込みワード線WWA0〜WWANのそれぞれが、行方向に並ぶレジスタセル101の書き込みワード線の制御端子WAに接続されている。同様に、N本の書き込みワード線WWB0〜WWBNのそれぞれが、行方向に並ぶレジスタセル101の書き込みワード線の制御端子WBに接続されている。N本の読み出しワード線RW0〜RWNのそれぞれが、行方向に並ぶレジスタセル101の読み出しワード線の制御端子WRに接続されている。
書き込みワード線WWA0〜WWANにデコーダ2Aが接続され、書き込みワード線WWB0〜WWBNにデコーダ2Bが接続され、読み出しワード線RW0〜RWNにデコーダ3が接続されている。
【0004】
M本のデータ入力線DA0〜DAMのそれぞれが、列方向に並ぶレジスタセル101のデータ入力端子DAに接続されている。同様に、M本のデータ入力線DB0〜DBMのそれぞれが、列方向に並ぶレジスタセル101のデータ入力端子DBに接続されている。M本のデータ出力線X0〜XMのそれぞれが、列方向に並ぶレジスタセル101のデータ出力端子Xに接続されている。
データ入力線DA0〜DAMが書き込み回路4Aに接続され、データ入力線DB0〜DBMが書き込み回路4Bに接続され、データ出力線X0〜XMが読み出し回路5に接続されている。
【0005】
図5に、レジスタセル101の回路図を示す。
レジスタセル101は、7個のインバータINV1〜INV7、5個のトランスファゲートTG1〜TG5を有する。トランスファゲートTG1〜TG5のそれぞれが、ソース同士、ドレイン同士が接続されたPMOSトランジスタとNMOSトランジスタからなる。
【0006】
インバータINV1とINV2によりデータ保持のためのラッチ回路が構成されている。インバータINV1の出力とインバータINV2の入力が接続され、インバータINV1の入力がノードND2に接続されている。ノードND1とND2との間にトランスファゲートTG1が接続され、ノードND2とインバータINV2の出力との間にトランスファゲートTG2が接続されている。ノードND1とデータ入力端子DAとの間にトランスファゲートTG3が接続され、ノードND1とデータ入力端子DBとの間にトランスファゲートTG4が接続されている。
クロック入力端子CKにインバータINV5とINV6が直列接続されている。インバータINV5とINV6との接続中点が、トランスファゲートTG1を構成するNMOSトランジスタのゲート、および、トランスファゲートTG2を構成するPMOSトランジスタのゲートに接続されている。インバータINV6の出力が、トランスファゲートTG1を構成するPMOSトランジスタのゲート、および、トランスファゲートTG2を構成するNMOSトランジスタのゲートに接続されている。
【0007】
トランスファゲートTG3を構成するPMOSトランジスタのゲートと制御端子WAとの間にインバータINV3が接続されている。トランスファゲートTG3を構成するNMOSトランジスタのゲートが制御端子WAに接続されている。同様に、トランスファゲートTG4を構成するPMOSトランジスタのゲートと制御端子WBとの間にインバータINV4が接続されている。トランスファゲートTG4を構成するNMOSトランジスタのゲートが制御端子WBに接続されている。
インバータINV1の出力とデータ出力端子Xとの間にトランスファゲートTG5が接続されている。トランスファゲートTG5を構成するPMOSトランジスタのゲートと制御端子WRとの間にインバータINV7が接続されている。トランスファゲートTG5を構成するNMOSトランジスタのゲートが制御端子WRに接続されている。
【0008】
【発明が解決しようとする課題】
従来のレジスタセルを有するメモリ装置において、複数の書き込みポートを実現するためには、例えば図5のような回路構成の専用のメモリセル(レジスタセル101)を用意し、書き込みのワード線としてワード線WWAi(i=0,1,…,N)とWWBiの2つが必要になる。この場合、同じアドレスにデータを書き込む場合、どちらのデータが実際にレジスタセル101に書き込まれるか、保証することができないという課題がある。
【0009】
以下、この課題を、図6(A)〜図6(G)に示すデータ書き込み動作のタイミングチャートを用いて説明する。図6(A)〜図6(G)は、書き込みワード線WWA0,WWB0およびデータ出力線DA0,DB0に接続されたレジスタセルにデータを書き込む場合である。
この動作例では、クロック信号CLKにおいて4つのパルスP1〜P4が入力される間に、図6(B)および図6(C)に示すように、デコーダ2Aから出力され書き込みワード線WWA0を通して入力される書き込みワード線信号wa0の電圧レベルと、デコーダ2Bから出力され書き込みワード線WWB0を通して入力される書き込みワード線信号wb0の電圧レベルとの組み合わせが4種類に変化する。この間に、書き込み回路4Aによりデータ入力線DA0に設定される書き込みデータda0が図6(D)のように変化し、書き込み回路4Bによりデータ入力線DB0に設定される書き込みデータdb0が図6(E)のように変化すると仮定する。
【0010】
時刻T0において、書き込みワード線信号wa0が“H(ハイ)”レベル、書き込みワード線信号wb0が“L(ロー)”レベルをとる。トランスファゲートTG3がオンし、トランスファゲートTG4がオフする。ノードND1に“L”レベルの入力データda0が印加され、そのデータが、オン状態のトランスファゲートTG1を通してノードND2に伝達される。
時刻T1においてクロック信号のパルスP1が立ち上がると、トランスファゲートTG1がオフし、トランスファゲートTG2がオンする。これにより、ラッチデータ、すなわちノードND2の電位が“L”レベルで確定する。
時刻T2において、パルスP1が立ち下がるとトランスファゲートTG1がオンし、トランスファゲートTG2がオフするため、入力データがノードND1からノードND2に転送されるが、入力データに変化がないので、ノードND2の電位は“L”レベルのままとなる。
【0011】
時刻T3において、トランスファゲートTG3とTG4がともに反転し、入力データがda0からdb0に切り替わる。ところが、このとき同時に、入力データdb0が“H”レベルから“L”レベルに変化するので、ノードND1の電位は“L”レベルとなり、そのデータが、オン状態のトランスファゲートTG1を通してノードND2に伝達される。
時刻T4においてクロック信号のパルスP2が立ち上がると、トランスファゲートTG1がオフし、トランスファゲートTG2がオンする。これにより、ラッチデータ、すなわちノードND2の電位が“L”レベルで確定する。
【0012】
同様に、時刻T5においてクロック信号のパルスP3が立ち上がると次のラッチデータが確定する。これより前にトランスファゲートTG4がオフするだけで、入力データに変化がないので、確定したラッチデータ(ノードND2の電位)は以前、“L”レベルのままである。
【0013】
次に、時刻T6において、書き込みワード線信号wa0,wb0がともに“H”レベルに推移する。これによってトランスファゲートTG3とTG4がともにオンする。このとき、入力データda0が“H”レベル、入力データが“L”レベルと逆の論理レベルであり、この2つのデータがともにノードND1に印加されてデータ衝突が発生する。データ衝突によって生じた“H”と“L”の間のレベルの電位はオン状態のトランスファゲートTG1を通ってノードND2に伝達される。
その後、時刻T7においてクロック信号のパルスP4が立ち上がるとラッチデータを確定するが、確定後のラッチデータは、その直前のノードND2の電位がデータ衝突後の中間レベルの電位に近いため、“H”レベルと“L”レベルで場合によって異なり不定となってしまう。
【0014】
このような2つのデータの同時書き込み指令は、通常の書き込みシーケンスで禁止することができる。ところが、信号の遅延量が異なると、2つのデータの同時書き込みが短時間だけ意図しないときに生じることがある。その場合、レジスタセル内にどちらのデータが書き込まれるかが保証されない。
【0015】
本発明の目的は、複数データの同時書き込みがあっても意図したデータを確実に書き込むことができる半導体メモリ装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、上記目的を達成するためのものであり、複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、前記メモリセルが、ラッチ回路と、複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から1つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、を有している。
【0017】
このような構成の半導体メモリ装置において、メモリセルへのデータ書き込み時に、セレクタが、複数のデータ入力線のうち何れか1つのデータ入力線を複数のワード線の信号に基づいて選択する。セレクタは、選択した1つのデータ入力線のみをラッチ回路に接続する。このため、複数のワード線の信号に基づけば、複数のデータ入力線に設定されている複数の入力データを同時に書き込むとの指令がなされている場合でも、複数の入力データがラッチ回路に同時に入力されることがない。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を、2つのデータが入力可能な構成のメモリセルを有する場合を例として、図面を参照しながら説明する。
図1に、半導体メモリ装置のブロック図を示す。
図1に図解した半導体メモリ装置は、メモリセルアレイ1、3つのロウデコーダ2A,2Bおよび3、2つの書き込み回路4Aと4B、および、読み出し回路5を有する。ロウデコーダ2Aが、入力される書き込みアドレス信号WADR1により制御され、ロウデコーダ2Bが、入力される書き込みアドレス信号WADR2により制御され、ロウデコーダ3が、入力される読み出しアドレス信号RADRにより制御される。書き込み回路4Aに書き込みデータdaが入力され、書き込み回路4Bに書き込みデータdbが入力される。また、読み出し回路5から読み出しデータdoが出力される。
なお、図1においては、カラムデコーダおよび電圧供給回路は図示を省略している。
【0019】
メモリセルアレイ1は、N行×M列配置されているメモリセルMCを含む。
メモリセルMCのそれぞれが、ラッチ回路10とセレクタ11を含む。
ラッチ回路10は、データ入力端子D、データ出力端子X、読み出しワード線の制御端子WR、および、クロック入力端子CKを備えている。メモリセルアレイ1の全てのメモリセルMCのクロック入力端子CKに、同一のクロック信号CLKが入力可能に構成されている。ラッチ回路10は、クロック信号CLKに同期してデータをデータ入力端子Dから入力し、保持する。また、読み出しワード線が活性化されると、保持しているデータをデータ出力端子Xから出力する。
セレクタ11は、2つのデータ入力端子AとB、データ出力端子X、および、制御端子Sを備えている。セレクタ11は、制御端子Sに入力される信号に応じて、データ入力の端子をAとBで切り替える。本例では、制御端子Sが“H”レベルのときに入力端子Aに印加されているデータを出力端子Xから出力し、制御端子Sが“L”レベルのときに入力端子Bに印加されているデータを出力端子Xから出力する。
【0020】
このような構成によって、それぞれのメモリセルMCが2つの書き込みポートと1つの読み出しポートを備えている。
N本の書き込みワード線WW0〜WWNのそれぞれが、行方向に並ぶメモリセルのラッチ回路10のクロック入力端子CKに接続されている。N本の読み出しワード線RW0〜RWNのそれぞれが、行方向に並ぶメモリセルのラッチ回路10の読み出しワード線の制御端子WRに接続されている。N本の選択信号線SEL0〜SELNが、行方向に並ぶメモリセルのセレクタ11の制御端子Sに接続されている。本例における選択信号線SEL0〜SELNは書き込みワード線の一種であり、このため各メモリセルMCに複数の書き込みワード線が接続されている。
【0021】
N本の選択信号線SEL0〜SELNのそれぞれが、デコーダ2A内の選択信号の出力ゲート21に接続されている。N本の書き込みワード線WW0〜WWNのそれぞれとデコーダ2Bとの間に、選択制御回路25が設けられている。
選択制御回路25は、2入力のORゲート23と2入力のANDゲート24を有する。ORゲート23の一方の入力が、対応する選択信号線SEL0〜SELNの何れかに接続され、他方の入力がデコーダ2B内の出力ゲート22に接続されている。ORゲート23の出力がANDゲート24の一方の入力に接続され、他方の入力にクロック信号CLKの供給線が接続されている。ANDゲート24の出力に書き込みワード線WW0〜WWNの何れかが接続されている。
一方、読み出しワード線RW0〜RWNのそれぞれが、デコーダ3内の出力ゲート31に接続されている。
【0022】
M本のデータ入力線DA0〜DAMのそれぞれが、列方向に並ぶメモリセルのセレクタ11のデータ入力端子Aに接続されている。同様に、M本のデータ入力線DB0〜DBMのそれぞれが、列方向に並ぶメモリセルのセレクタ11のデータ入力端子Bに接続されている。M本のデータ出力線X0〜XMのそれぞれが、列方向に並ぶメモリセルのラッチ回路10のデータ出力端子Xに接続されている。
データ入力線DA0〜DAMが書き込み回路4Aに接続され、データ入力線DB0〜DBMが書き込み回路4Bに接続され、データ出力線X0〜XMが読み出し回路5に接続されている。
【0023】
図2に、ラッチ回路10の回路図を例示する。
ラッチ回路10は、5個のインバータINV1,INV2およびINV5〜INV7、3個のトランスファゲートTG1,TG2およびTG5を有する。トランスファゲートTG1,TG2およびTG5のそれぞれが、ソース同士、ドレイン同士が接続されたPMOSトランジスタとNMOSトランジスタからなる。
【0024】
インバータINV1とINV2によりデータ保持のためのラッチ回路が構成されている。インバータINV1の出力とインバータINV2の入力が接続され、インバータINV1の入力がノードNDに接続されている。ノードNDとデータ入力端子Dとの間にトランスファゲートTG1が接続され、ノードNDとインバータINV2の出力との間にトランスファゲートTG2が接続されている。
クロック入力端子CKにインバータINV5とINV6が直列接続されている。インバータINV5とINV6との接続中点が、トランスファゲートTG1を構成するNMOSトランジスタのゲート、および、トランスファゲートTG2を構成するPMOSトランジスタのゲートに接続されている。インバータINV6の出力が、トランスファゲートTG1を構成するPMOSトランジスタのゲート、および、トランスファゲートTG2を構成するNMOSトランジスタのゲートに接続されている。
【0025】
インバータINV1の出力とデータ出力端子Xとの間にトランスファゲートTG5が接続されている。トランスファゲートTG5を構成するPMOSトランジスタのゲートと制御端子WRとの間にインバータINV7が接続されている。トランスファゲートTG5を構成するNMOSトランジスタのゲートが制御端子WRに接続されている。
【0026】
図3(A)〜図3(H)に、データ書き込み動作のタイミングチャートを示す。これらの図は、書き込みワード線WW0およびデータ出力線DA0,DB0に接続されたメモリセルにデータを書き込む場合である。
この動作例では、クロック信号CLKにおいて4つのパルスP1〜P4が入力される間に、図3(B)および図3(C)に示すようにデコーディングによってデコーダの出力が変化する。図3(B)および図3(C)において“H”レベルが書き込みワード線の選択、“L”レベルが書き込みワード線の非選択を示し、この選択と非選択の組み合わせが、パルスP1〜P4が入力される間に4種類に変化する。この間に、書き込み回路4Aによりデータ入力線DA0に設定される書き込みデータda0が図3(F)のように変化し、書き込み回路4Bによりデータ入力線DB0に設定される書き込みデータdb0が図3(G)のように変化すると仮定する。
【0027】
時刻T0において、書き込みワード線信号ww0が“L”レベルであることから、トランスファゲートTG1がオン、トランスファゲートTG2がオフしている。このときデコーダ2Aの出力、すなわち選択信号sel0が“H”レベルになることから、セレクタ11が入力端子A側を選択し、ラッチ回路10のデータ入力端子Dにデータda0が印加される。ラッチ回路10内のノードNDは、データda0に応じて“L”レベルに推移する。
時刻T1において、選択信号sel0が“H”レベルであり、ORゲート23の出力が“H”であることから、クロック信号CLKのパルスP1が書き込みワード線信号ww0に伝達される。パルスP1の立ち上がりによって、トランスファゲートTG1がオフ、トランスファゲートTG2がオンする。その結果、ラッチ回路内のノードNDが“L”レベルで確定する。
時刻T2において、書き込みワード線ww0のパルスP1が立ち下がるため、再びトランスファゲートTG1がオンする。このとき、デコーダ2Aの出力である選択信号sel0が“H”レベルであることから、データda0がラッチ回路10に入力される。このときデータda0は“L”レベルであることから、ノードNDも“L”レベルを維持する。
【0028】
時刻T3において、デコーダ2Aと2Bの出力がそれぞれ反転し、これによって選択信号sel0が“L”レベルになり、セレクタが入力の選択を切り替える。そのためデータdb0がラッチ回路10のデータ入力端子Dに印加される。しかし、本例では、同時にデータda0とdb0の論理がそれぞれ反転することから、データdb0は“L”レベルとなり、ノードNDの電位に変化はない。
時刻T4において、デコーダ2Bの出力の“H”レベルによってORゲート23の出力で“H”が維持され、クロック信号CLKのパルスP2が書き込みワード線信号ww0に伝達される。パルスP2の立ち上がりによって、トランスファゲートTG1がオフ、トランスファゲートTG2がオンする。その結果、ラッチ回路内のノードNDが“L”レベルで再度確定する。
時刻T5において、上記と同様にトランスファゲートTG1がオンするが、選択されているデータdb0が“L”レベルなのでノードNDも“L”レベルを維持する。
【0029】
時刻T6において、その前にデコーダ2Aの出力とデコーダ2Bの出力とがともに非選択となり、ORゲート23の出力が“L”レベルとなっているため、クロック信号CLKのパルスP3は書き込みワード線WW0に出力されない。したがって、ノードNDの電位に変化がない。
【0030】
パルスP3の印加が終了した後、時刻T7において、デコーダ2Aの出力とデコーダ2Bの出力がともに選択となる。このような場合、図4および図5に図解した従来の回路例ではデータの衝突が生じていた。
本実施形態の回路ではセレクタ11が設けられ、選択信号sel0に応じて決まる一方のデータに対してラッチ回路10への入力許可を与え、他のデータのラッチ回路10への入力を禁止する。本例の場合、選択信号sel0としてデコーダ2Aの出力が用いられているため、デコーダ2A側が優先される。言い換えると、セレクタ11の働きによって、データda0が優先してラッチ回路10に入力されることになる。データda0は、オン状態のトランスファゲートTG1を通ってノードNDに伝達されるが、データda0は“L”レベルに変化するので、結果的に、ノードNDの電位は変化しない。
その後、時刻P8において、書き込みワード線に伝達されたパルス4の立ち上がりによってトランスファゲートTG1がオンし、ノードNDの電位が“L”レベルで確定する。
【0031】
時刻T7以降のように複数のデータの同時書き込み指令は、通常の書き込みシーケンスでは禁止されることが多い。ところが、信号の遅延量が異なると、複数のデータの同時書き込みが短時間だけ意図しないときに生じることがある。図4および図5に図解した回路例では、その場合、メモリセルセル内にどちらのデータが書き込まれるかが保証されなかった。
本実施形態の回路では、データ入力線DA0側がデータ入力線DB0側より優先され、データda0のみがラッチ回路10に入力される。このため、データの衝突がなく、意図したデータを確実にメモリセル内に書き込むことができる。
【0032】
データ入力線DB0側を優先させたい場合は、セレクタ11を、上記とは逆に、選択信号が“H”レベルのときデータ入力線DB0が選択され、選択信号が“L”レベルのときデータ入力線DA0が選択されるように設計するとよい。あるいは、デコーダ2Aおよび2Bと、選択制御回路25(ORゲート23およびANDゲート24)との接続関係を図1に図解したものとは逆にすると、同様に優先度の変更が可能である。
選択制御回路25の構成および接続関係は図示のものに限定されない。とくに、3つ以上の書き込みポートがある場合、図1の回路を発展させて、優先度が一意に決まる選択制御回路を実現させる。例えば、3つの書き込みポートがある場合、選択セレクタの入力端子数および制御端子数をそれぞれ3とし、選択信号線を1本、書き込みワード線を2本(すなわち、総書き込みワード線数を3本)として、これらの線に印加する信号を3個のデコーダにより生成する。選択制御回路は、選択信号線を第1に優先させることは上記と同じであるが、さらに、残りの2本の書き込みワード線の優先度を決めることができるロジック回路を選択制御回路内に含ませるとよい。
【0033】
【発明の効果】
本発明の半導体メモリ装置によれば、複数データの同時書き込みの指示があり、あるいは、意図しないタイミングのずれにより複数データの同時書き込みが生じても、書き込み対象のメモリセルに意図したデータが必ず書き込まれる。このため、本発明によって、動作信頼性が高い半導体メモリ装置が提供できた。
【図面の簡単な説明】
【図1】本発明の実施の形態における半導体メモリ装置のブロック図である。
【図2】図1の半導体メモリ装置におけるラッチ回路の回路図である。
【図3】(A)〜(H)は、本発明の実施の形態におけるデータ書き込み動作のタイミングチャートである。
【図4】従来の半導体メモリ装置のブロック図である。
【図5】図4の半導体メモリ装置におけるラッチ回路の回路図である。
【図6】(A)〜(G)は、従来の半導体メモリ装置におけるデータ書き込み動作のタイミングチャートである。
【符号の説明】
1…メモリセルアレイ、2A,2B,3…デコーダ、4A,4b…書き込み回路、5…読み出し回路、10…ラッチ回路、11…セレクタ、21,22,31…デコーダの出力ゲート、23…ORゲート、24…ANDゲート、25…選択制御回路、MC…メモリセル、SEL0〜SELNおよびWW0〜WWN…複数の書き込みワード線、RW0〜RWN…読み出しワード線、DA0〜DAMおよびDB0〜DBM…複数のデータ入力線、X0〜XM…データ出力線、INV1等…インバータ、TG1等…トランスファゲート
【発明の属する技術分野】
本発明は、複数のワード線と複数のデータ入力線を有し、いわゆる書き込みポートを複数備えたメモリセルを有する半導体メモリ装置に関する。
【0002】
【従来の技術】
いわゆるマルチポートのメモリセルを有する半導体メモリ装置が知られている。
図4に、SRAMベースのラッチ回路に各種ゲートを複合化したメモリセルを有している半導体メモリ装置のブロック図を示す。以下、このメモリセルを“レジスタセル”という。
レジスタセル101は、2つの書き込みワード線の制御端子WAとWB、1つの読み出しワード線の制御端子WR、2つのデータ入力端子DAとDB、1つのデータ出力端子X、および、クロック入力端子CKを有している。レジスタセル101は、2つの書き込みポートと1つの読み出しポートを備えている。レジスタセル101がN行×M列配置され、これによりメモリセルアレイ100が形成されている。
全てのレジスタセル101のクロック入力端子CKに、クロック信号CLKが入力される。
【0003】
N本の書き込みワード線WWA0〜WWANのそれぞれが、行方向に並ぶレジスタセル101の書き込みワード線の制御端子WAに接続されている。同様に、N本の書き込みワード線WWB0〜WWBNのそれぞれが、行方向に並ぶレジスタセル101の書き込みワード線の制御端子WBに接続されている。N本の読み出しワード線RW0〜RWNのそれぞれが、行方向に並ぶレジスタセル101の読み出しワード線の制御端子WRに接続されている。
書き込みワード線WWA0〜WWANにデコーダ2Aが接続され、書き込みワード線WWB0〜WWBNにデコーダ2Bが接続され、読み出しワード線RW0〜RWNにデコーダ3が接続されている。
【0004】
M本のデータ入力線DA0〜DAMのそれぞれが、列方向に並ぶレジスタセル101のデータ入力端子DAに接続されている。同様に、M本のデータ入力線DB0〜DBMのそれぞれが、列方向に並ぶレジスタセル101のデータ入力端子DBに接続されている。M本のデータ出力線X0〜XMのそれぞれが、列方向に並ぶレジスタセル101のデータ出力端子Xに接続されている。
データ入力線DA0〜DAMが書き込み回路4Aに接続され、データ入力線DB0〜DBMが書き込み回路4Bに接続され、データ出力線X0〜XMが読み出し回路5に接続されている。
【0005】
図5に、レジスタセル101の回路図を示す。
レジスタセル101は、7個のインバータINV1〜INV7、5個のトランスファゲートTG1〜TG5を有する。トランスファゲートTG1〜TG5のそれぞれが、ソース同士、ドレイン同士が接続されたPMOSトランジスタとNMOSトランジスタからなる。
【0006】
インバータINV1とINV2によりデータ保持のためのラッチ回路が構成されている。インバータINV1の出力とインバータINV2の入力が接続され、インバータINV1の入力がノードND2に接続されている。ノードND1とND2との間にトランスファゲートTG1が接続され、ノードND2とインバータINV2の出力との間にトランスファゲートTG2が接続されている。ノードND1とデータ入力端子DAとの間にトランスファゲートTG3が接続され、ノードND1とデータ入力端子DBとの間にトランスファゲートTG4が接続されている。
クロック入力端子CKにインバータINV5とINV6が直列接続されている。インバータINV5とINV6との接続中点が、トランスファゲートTG1を構成するNMOSトランジスタのゲート、および、トランスファゲートTG2を構成するPMOSトランジスタのゲートに接続されている。インバータINV6の出力が、トランスファゲートTG1を構成するPMOSトランジスタのゲート、および、トランスファゲートTG2を構成するNMOSトランジスタのゲートに接続されている。
【0007】
トランスファゲートTG3を構成するPMOSトランジスタのゲートと制御端子WAとの間にインバータINV3が接続されている。トランスファゲートTG3を構成するNMOSトランジスタのゲートが制御端子WAに接続されている。同様に、トランスファゲートTG4を構成するPMOSトランジスタのゲートと制御端子WBとの間にインバータINV4が接続されている。トランスファゲートTG4を構成するNMOSトランジスタのゲートが制御端子WBに接続されている。
インバータINV1の出力とデータ出力端子Xとの間にトランスファゲートTG5が接続されている。トランスファゲートTG5を構成するPMOSトランジスタのゲートと制御端子WRとの間にインバータINV7が接続されている。トランスファゲートTG5を構成するNMOSトランジスタのゲートが制御端子WRに接続されている。
【0008】
【発明が解決しようとする課題】
従来のレジスタセルを有するメモリ装置において、複数の書き込みポートを実現するためには、例えば図5のような回路構成の専用のメモリセル(レジスタセル101)を用意し、書き込みのワード線としてワード線WWAi(i=0,1,…,N)とWWBiの2つが必要になる。この場合、同じアドレスにデータを書き込む場合、どちらのデータが実際にレジスタセル101に書き込まれるか、保証することができないという課題がある。
【0009】
以下、この課題を、図6(A)〜図6(G)に示すデータ書き込み動作のタイミングチャートを用いて説明する。図6(A)〜図6(G)は、書き込みワード線WWA0,WWB0およびデータ出力線DA0,DB0に接続されたレジスタセルにデータを書き込む場合である。
この動作例では、クロック信号CLKにおいて4つのパルスP1〜P4が入力される間に、図6(B)および図6(C)に示すように、デコーダ2Aから出力され書き込みワード線WWA0を通して入力される書き込みワード線信号wa0の電圧レベルと、デコーダ2Bから出力され書き込みワード線WWB0を通して入力される書き込みワード線信号wb0の電圧レベルとの組み合わせが4種類に変化する。この間に、書き込み回路4Aによりデータ入力線DA0に設定される書き込みデータda0が図6(D)のように変化し、書き込み回路4Bによりデータ入力線DB0に設定される書き込みデータdb0が図6(E)のように変化すると仮定する。
【0010】
時刻T0において、書き込みワード線信号wa0が“H(ハイ)”レベル、書き込みワード線信号wb0が“L(ロー)”レベルをとる。トランスファゲートTG3がオンし、トランスファゲートTG4がオフする。ノードND1に“L”レベルの入力データda0が印加され、そのデータが、オン状態のトランスファゲートTG1を通してノードND2に伝達される。
時刻T1においてクロック信号のパルスP1が立ち上がると、トランスファゲートTG1がオフし、トランスファゲートTG2がオンする。これにより、ラッチデータ、すなわちノードND2の電位が“L”レベルで確定する。
時刻T2において、パルスP1が立ち下がるとトランスファゲートTG1がオンし、トランスファゲートTG2がオフするため、入力データがノードND1からノードND2に転送されるが、入力データに変化がないので、ノードND2の電位は“L”レベルのままとなる。
【0011】
時刻T3において、トランスファゲートTG3とTG4がともに反転し、入力データがda0からdb0に切り替わる。ところが、このとき同時に、入力データdb0が“H”レベルから“L”レベルに変化するので、ノードND1の電位は“L”レベルとなり、そのデータが、オン状態のトランスファゲートTG1を通してノードND2に伝達される。
時刻T4においてクロック信号のパルスP2が立ち上がると、トランスファゲートTG1がオフし、トランスファゲートTG2がオンする。これにより、ラッチデータ、すなわちノードND2の電位が“L”レベルで確定する。
【0012】
同様に、時刻T5においてクロック信号のパルスP3が立ち上がると次のラッチデータが確定する。これより前にトランスファゲートTG4がオフするだけで、入力データに変化がないので、確定したラッチデータ(ノードND2の電位)は以前、“L”レベルのままである。
【0013】
次に、時刻T6において、書き込みワード線信号wa0,wb0がともに“H”レベルに推移する。これによってトランスファゲートTG3とTG4がともにオンする。このとき、入力データda0が“H”レベル、入力データが“L”レベルと逆の論理レベルであり、この2つのデータがともにノードND1に印加されてデータ衝突が発生する。データ衝突によって生じた“H”と“L”の間のレベルの電位はオン状態のトランスファゲートTG1を通ってノードND2に伝達される。
その後、時刻T7においてクロック信号のパルスP4が立ち上がるとラッチデータを確定するが、確定後のラッチデータは、その直前のノードND2の電位がデータ衝突後の中間レベルの電位に近いため、“H”レベルと“L”レベルで場合によって異なり不定となってしまう。
【0014】
このような2つのデータの同時書き込み指令は、通常の書き込みシーケンスで禁止することができる。ところが、信号の遅延量が異なると、2つのデータの同時書き込みが短時間だけ意図しないときに生じることがある。その場合、レジスタセル内にどちらのデータが書き込まれるかが保証されない。
【0015】
本発明の目的は、複数データの同時書き込みがあっても意図したデータを確実に書き込むことができる半導体メモリ装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、上記目的を達成するためのものであり、複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、前記メモリセルが、ラッチ回路と、複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から1つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、を有している。
【0017】
このような構成の半導体メモリ装置において、メモリセルへのデータ書き込み時に、セレクタが、複数のデータ入力線のうち何れか1つのデータ入力線を複数のワード線の信号に基づいて選択する。セレクタは、選択した1つのデータ入力線のみをラッチ回路に接続する。このため、複数のワード線の信号に基づけば、複数のデータ入力線に設定されている複数の入力データを同時に書き込むとの指令がなされている場合でも、複数の入力データがラッチ回路に同時に入力されることがない。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を、2つのデータが入力可能な構成のメモリセルを有する場合を例として、図面を参照しながら説明する。
図1に、半導体メモリ装置のブロック図を示す。
図1に図解した半導体メモリ装置は、メモリセルアレイ1、3つのロウデコーダ2A,2Bおよび3、2つの書き込み回路4Aと4B、および、読み出し回路5を有する。ロウデコーダ2Aが、入力される書き込みアドレス信号WADR1により制御され、ロウデコーダ2Bが、入力される書き込みアドレス信号WADR2により制御され、ロウデコーダ3が、入力される読み出しアドレス信号RADRにより制御される。書き込み回路4Aに書き込みデータdaが入力され、書き込み回路4Bに書き込みデータdbが入力される。また、読み出し回路5から読み出しデータdoが出力される。
なお、図1においては、カラムデコーダおよび電圧供給回路は図示を省略している。
【0019】
メモリセルアレイ1は、N行×M列配置されているメモリセルMCを含む。
メモリセルMCのそれぞれが、ラッチ回路10とセレクタ11を含む。
ラッチ回路10は、データ入力端子D、データ出力端子X、読み出しワード線の制御端子WR、および、クロック入力端子CKを備えている。メモリセルアレイ1の全てのメモリセルMCのクロック入力端子CKに、同一のクロック信号CLKが入力可能に構成されている。ラッチ回路10は、クロック信号CLKに同期してデータをデータ入力端子Dから入力し、保持する。また、読み出しワード線が活性化されると、保持しているデータをデータ出力端子Xから出力する。
セレクタ11は、2つのデータ入力端子AとB、データ出力端子X、および、制御端子Sを備えている。セレクタ11は、制御端子Sに入力される信号に応じて、データ入力の端子をAとBで切り替える。本例では、制御端子Sが“H”レベルのときに入力端子Aに印加されているデータを出力端子Xから出力し、制御端子Sが“L”レベルのときに入力端子Bに印加されているデータを出力端子Xから出力する。
【0020】
このような構成によって、それぞれのメモリセルMCが2つの書き込みポートと1つの読み出しポートを備えている。
N本の書き込みワード線WW0〜WWNのそれぞれが、行方向に並ぶメモリセルのラッチ回路10のクロック入力端子CKに接続されている。N本の読み出しワード線RW0〜RWNのそれぞれが、行方向に並ぶメモリセルのラッチ回路10の読み出しワード線の制御端子WRに接続されている。N本の選択信号線SEL0〜SELNが、行方向に並ぶメモリセルのセレクタ11の制御端子Sに接続されている。本例における選択信号線SEL0〜SELNは書き込みワード線の一種であり、このため各メモリセルMCに複数の書き込みワード線が接続されている。
【0021】
N本の選択信号線SEL0〜SELNのそれぞれが、デコーダ2A内の選択信号の出力ゲート21に接続されている。N本の書き込みワード線WW0〜WWNのそれぞれとデコーダ2Bとの間に、選択制御回路25が設けられている。
選択制御回路25は、2入力のORゲート23と2入力のANDゲート24を有する。ORゲート23の一方の入力が、対応する選択信号線SEL0〜SELNの何れかに接続され、他方の入力がデコーダ2B内の出力ゲート22に接続されている。ORゲート23の出力がANDゲート24の一方の入力に接続され、他方の入力にクロック信号CLKの供給線が接続されている。ANDゲート24の出力に書き込みワード線WW0〜WWNの何れかが接続されている。
一方、読み出しワード線RW0〜RWNのそれぞれが、デコーダ3内の出力ゲート31に接続されている。
【0022】
M本のデータ入力線DA0〜DAMのそれぞれが、列方向に並ぶメモリセルのセレクタ11のデータ入力端子Aに接続されている。同様に、M本のデータ入力線DB0〜DBMのそれぞれが、列方向に並ぶメモリセルのセレクタ11のデータ入力端子Bに接続されている。M本のデータ出力線X0〜XMのそれぞれが、列方向に並ぶメモリセルのラッチ回路10のデータ出力端子Xに接続されている。
データ入力線DA0〜DAMが書き込み回路4Aに接続され、データ入力線DB0〜DBMが書き込み回路4Bに接続され、データ出力線X0〜XMが読み出し回路5に接続されている。
【0023】
図2に、ラッチ回路10の回路図を例示する。
ラッチ回路10は、5個のインバータINV1,INV2およびINV5〜INV7、3個のトランスファゲートTG1,TG2およびTG5を有する。トランスファゲートTG1,TG2およびTG5のそれぞれが、ソース同士、ドレイン同士が接続されたPMOSトランジスタとNMOSトランジスタからなる。
【0024】
インバータINV1とINV2によりデータ保持のためのラッチ回路が構成されている。インバータINV1の出力とインバータINV2の入力が接続され、インバータINV1の入力がノードNDに接続されている。ノードNDとデータ入力端子Dとの間にトランスファゲートTG1が接続され、ノードNDとインバータINV2の出力との間にトランスファゲートTG2が接続されている。
クロック入力端子CKにインバータINV5とINV6が直列接続されている。インバータINV5とINV6との接続中点が、トランスファゲートTG1を構成するNMOSトランジスタのゲート、および、トランスファゲートTG2を構成するPMOSトランジスタのゲートに接続されている。インバータINV6の出力が、トランスファゲートTG1を構成するPMOSトランジスタのゲート、および、トランスファゲートTG2を構成するNMOSトランジスタのゲートに接続されている。
【0025】
インバータINV1の出力とデータ出力端子Xとの間にトランスファゲートTG5が接続されている。トランスファゲートTG5を構成するPMOSトランジスタのゲートと制御端子WRとの間にインバータINV7が接続されている。トランスファゲートTG5を構成するNMOSトランジスタのゲートが制御端子WRに接続されている。
【0026】
図3(A)〜図3(H)に、データ書き込み動作のタイミングチャートを示す。これらの図は、書き込みワード線WW0およびデータ出力線DA0,DB0に接続されたメモリセルにデータを書き込む場合である。
この動作例では、クロック信号CLKにおいて4つのパルスP1〜P4が入力される間に、図3(B)および図3(C)に示すようにデコーディングによってデコーダの出力が変化する。図3(B)および図3(C)において“H”レベルが書き込みワード線の選択、“L”レベルが書き込みワード線の非選択を示し、この選択と非選択の組み合わせが、パルスP1〜P4が入力される間に4種類に変化する。この間に、書き込み回路4Aによりデータ入力線DA0に設定される書き込みデータda0が図3(F)のように変化し、書き込み回路4Bによりデータ入力線DB0に設定される書き込みデータdb0が図3(G)のように変化すると仮定する。
【0027】
時刻T0において、書き込みワード線信号ww0が“L”レベルであることから、トランスファゲートTG1がオン、トランスファゲートTG2がオフしている。このときデコーダ2Aの出力、すなわち選択信号sel0が“H”レベルになることから、セレクタ11が入力端子A側を選択し、ラッチ回路10のデータ入力端子Dにデータda0が印加される。ラッチ回路10内のノードNDは、データda0に応じて“L”レベルに推移する。
時刻T1において、選択信号sel0が“H”レベルであり、ORゲート23の出力が“H”であることから、クロック信号CLKのパルスP1が書き込みワード線信号ww0に伝達される。パルスP1の立ち上がりによって、トランスファゲートTG1がオフ、トランスファゲートTG2がオンする。その結果、ラッチ回路内のノードNDが“L”レベルで確定する。
時刻T2において、書き込みワード線ww0のパルスP1が立ち下がるため、再びトランスファゲートTG1がオンする。このとき、デコーダ2Aの出力である選択信号sel0が“H”レベルであることから、データda0がラッチ回路10に入力される。このときデータda0は“L”レベルであることから、ノードNDも“L”レベルを維持する。
【0028】
時刻T3において、デコーダ2Aと2Bの出力がそれぞれ反転し、これによって選択信号sel0が“L”レベルになり、セレクタが入力の選択を切り替える。そのためデータdb0がラッチ回路10のデータ入力端子Dに印加される。しかし、本例では、同時にデータda0とdb0の論理がそれぞれ反転することから、データdb0は“L”レベルとなり、ノードNDの電位に変化はない。
時刻T4において、デコーダ2Bの出力の“H”レベルによってORゲート23の出力で“H”が維持され、クロック信号CLKのパルスP2が書き込みワード線信号ww0に伝達される。パルスP2の立ち上がりによって、トランスファゲートTG1がオフ、トランスファゲートTG2がオンする。その結果、ラッチ回路内のノードNDが“L”レベルで再度確定する。
時刻T5において、上記と同様にトランスファゲートTG1がオンするが、選択されているデータdb0が“L”レベルなのでノードNDも“L”レベルを維持する。
【0029】
時刻T6において、その前にデコーダ2Aの出力とデコーダ2Bの出力とがともに非選択となり、ORゲート23の出力が“L”レベルとなっているため、クロック信号CLKのパルスP3は書き込みワード線WW0に出力されない。したがって、ノードNDの電位に変化がない。
【0030】
パルスP3の印加が終了した後、時刻T7において、デコーダ2Aの出力とデコーダ2Bの出力がともに選択となる。このような場合、図4および図5に図解した従来の回路例ではデータの衝突が生じていた。
本実施形態の回路ではセレクタ11が設けられ、選択信号sel0に応じて決まる一方のデータに対してラッチ回路10への入力許可を与え、他のデータのラッチ回路10への入力を禁止する。本例の場合、選択信号sel0としてデコーダ2Aの出力が用いられているため、デコーダ2A側が優先される。言い換えると、セレクタ11の働きによって、データda0が優先してラッチ回路10に入力されることになる。データda0は、オン状態のトランスファゲートTG1を通ってノードNDに伝達されるが、データda0は“L”レベルに変化するので、結果的に、ノードNDの電位は変化しない。
その後、時刻P8において、書き込みワード線に伝達されたパルス4の立ち上がりによってトランスファゲートTG1がオンし、ノードNDの電位が“L”レベルで確定する。
【0031】
時刻T7以降のように複数のデータの同時書き込み指令は、通常の書き込みシーケンスでは禁止されることが多い。ところが、信号の遅延量が異なると、複数のデータの同時書き込みが短時間だけ意図しないときに生じることがある。図4および図5に図解した回路例では、その場合、メモリセルセル内にどちらのデータが書き込まれるかが保証されなかった。
本実施形態の回路では、データ入力線DA0側がデータ入力線DB0側より優先され、データda0のみがラッチ回路10に入力される。このため、データの衝突がなく、意図したデータを確実にメモリセル内に書き込むことができる。
【0032】
データ入力線DB0側を優先させたい場合は、セレクタ11を、上記とは逆に、選択信号が“H”レベルのときデータ入力線DB0が選択され、選択信号が“L”レベルのときデータ入力線DA0が選択されるように設計するとよい。あるいは、デコーダ2Aおよび2Bと、選択制御回路25(ORゲート23およびANDゲート24)との接続関係を図1に図解したものとは逆にすると、同様に優先度の変更が可能である。
選択制御回路25の構成および接続関係は図示のものに限定されない。とくに、3つ以上の書き込みポートがある場合、図1の回路を発展させて、優先度が一意に決まる選択制御回路を実現させる。例えば、3つの書き込みポートがある場合、選択セレクタの入力端子数および制御端子数をそれぞれ3とし、選択信号線を1本、書き込みワード線を2本(すなわち、総書き込みワード線数を3本)として、これらの線に印加する信号を3個のデコーダにより生成する。選択制御回路は、選択信号線を第1に優先させることは上記と同じであるが、さらに、残りの2本の書き込みワード線の優先度を決めることができるロジック回路を選択制御回路内に含ませるとよい。
【0033】
【発明の効果】
本発明の半導体メモリ装置によれば、複数データの同時書き込みの指示があり、あるいは、意図しないタイミングのずれにより複数データの同時書き込みが生じても、書き込み対象のメモリセルに意図したデータが必ず書き込まれる。このため、本発明によって、動作信頼性が高い半導体メモリ装置が提供できた。
【図面の簡単な説明】
【図1】本発明の実施の形態における半導体メモリ装置のブロック図である。
【図2】図1の半導体メモリ装置におけるラッチ回路の回路図である。
【図3】(A)〜(H)は、本発明の実施の形態におけるデータ書き込み動作のタイミングチャートである。
【図4】従来の半導体メモリ装置のブロック図である。
【図5】図4の半導体メモリ装置におけるラッチ回路の回路図である。
【図6】(A)〜(G)は、従来の半導体メモリ装置におけるデータ書き込み動作のタイミングチャートである。
【符号の説明】
1…メモリセルアレイ、2A,2B,3…デコーダ、4A,4b…書き込み回路、5…読み出し回路、10…ラッチ回路、11…セレクタ、21,22,31…デコーダの出力ゲート、23…ORゲート、24…ANDゲート、25…選択制御回路、MC…メモリセル、SEL0〜SELNおよびWW0〜WWN…複数の書き込みワード線、RW0〜RWN…読み出しワード線、DA0〜DAMおよびDB0〜DBM…複数のデータ入力線、X0〜XM…データ出力線、INV1等…インバータ、TG1等…トランスファゲート
Claims (4)
- 複数のワード線と複数のデータ入力線に接続されているメモリセルを有し、
前記メモリセルが、
ラッチ回路と、
複数の前記データ入力線と前記ラッチ回路との間に接続され、データの書き込み時に、複数の前記ワード線の信号に基づいて複数の前記データ入力線の中から1つのデータ入力線を選択し、選択したデータ入力線のデータの前記ラッチ回路への入力を許可するセレクタと、
を有している半導体メモリ装置。 - 前記メモリセルが行列状に複数形成されているメモリセルアレイと、
対応する前記データ入力線および前記ワード線ごとに設けられ、複数の前記ワード線の何れかにそれぞれが接続されている複数のデコーダと、
複数の前記デコーダによりデコードされた複数の前記ワード線の信号に基づいて前記セレクタが前記選択を行う際の優先順位を決定する選択制御回路と、
をさらに有する請求項1に記載の半導体メモリ装置。 - 前記選択制御回路が、
複数の前記ワード線の信号の論理和を演算するOR回路と、
前記OR回路の出力とクロック信号とを入力し、当該2つの入力の論理積を演算し、出力信号を前記ラッチ回路のクロック入力に供給するAND回路と、
を含む請求項2に記載の半導体メモリ装置。 - 前記セレクタが、異なる前記ワード線がそれぞれ入力される複数の制御入力端子を備え、複数の前記制御入力端子に入力されるワード線信号のレベルの組み合わせに応じて予め決められている、異なる前記ワード線間の前記優先順位に応じて、データ入力を許可すべき前記データ入力線と前記ラッチ回路との接続を制御する
請求項1に記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002226461A JP2004071009A (ja) | 2002-08-02 | 2002-08-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
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JP2002226461A JP2004071009A (ja) | 2002-08-02 | 2002-08-02 | 半導体メモリ装置 |
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Country | Link |
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JP (1) | JP2004071009A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014182846A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | レジスタファイル装置および情報処理装置 |
-
2002
- 2002-08-02 JP JP2002226461A patent/JP2004071009A/ja not_active Abandoned
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