JP3581244B2 - 半導体記憶装置及びそのアクセス方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置及びそのアクセス方法に関し、特にシリアルアクセスを行うメモリに使用されるものである。
【０００２】
【従来の技術】
従来から安価な半導体記憶装置としてシリアルアクセスメモリが製造されている。図１０は、この種の半導体記憶装置の一例として、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図である。図１０において、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリセル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３はロウデコーダ、１４はカラムデコーダ、１５はカラムアドレスカウンタ、１６，１６，…はカラム選択トランジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード線、ＢＬ，ＢＬ，…はビット線である。
【０００３】
図１１は、上記図１０に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャートである。アドレス入力ＡＩＮ（ロウアドレス信号ＲＡｄｄ及びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイネーブル信号ＡＬＥのダウンエッジに応答してカラムアドレスカウンタ１５とロウデコーダ１３にそれぞれ供給される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３でデコードされ、このデコード出力によってワード線ＷＬ，ＷＬ，…が選択的に駆動される。上記ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接続されており、上記ロウデコーダ１３によってメモリセルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【０００４】
カラムアドレス信号ＣＡｄｄはカラムアドレスカウンタ１５に初期値としてセットされ、このカウンタ１５のカウント値がカラムデコーダ１４に供給されてデコードされる。ロウデコーダ１３によってワード線ＷＬが選択された後、上記カラムアドレスカウンタ１５は、リード信号／ＲＤ（“／”は反転信号、すなわちバーを意味する）に同期してカウントアップ動作を行う。上記カラムデコーダ１４のデコード出力は、カラム選択トランジスタ１６，１６，…のゲートに供給され、これらトランジスタ１６，１６，…を順次オン／オフ制御する。上記ロウデコーダ１３によって駆動されたワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読み出され、センスアンプ１２，１２，…に供給されて増幅される。そして、上記カラムデコーダ１４によって選択されたカラム選択トランジスタ１６を介して出力バッファ１７に供給され、読み出しデータＤＯＵＴ として出力される。この出力バッファ１７は、上記リード信号／ＲＤによって出力動作が制御されており、この信号／ＲＤに応答してＮ番地、Ｎ＋１番地、Ｎ＋２番地、…の読み出しデータＤＯＵＴ がシリアルに出力される。
【０００５】
ところで、上述した従来のシリアルアクセスメモリは、センスアンプ１２，１２，…がビット線ＢＬ，ＢＬ，…毎に設けられており、センスアンプの数が多いため、消費電力が多く、チップサイズも大きくなるという問題がある。しかも、マスクＲＯＭのメモリセルＭＣは１個のトランジスタで構成されているのに対し、各センスアンプ１２には少なくとも６個のトランジスタが必要であり、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトがメモリセルのピッチに制約されてしまい、センスアンプのレイアウトが非常に困難になる。
【０００６】
【発明が解決しようとする課題】
上記のように従来のシリアルアクセス型の半導体記憶装置は、センスアンプの数が多いため、消費電力が大きく且つチップサイズも大きくなるという問題があった。
【０００７】
また、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトが困難になるという問題があった。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、センスアンプの数を低減することにより、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置及びそのアクセス方法を提供することにある。
【０００８】
また、この発明の他の目的は、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置及びそのアクセス方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一形態に係る半導体記憶装置は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各センスアンプの出力をシフトレジスタに供給し、最初のロウ、カラムアクセスサイクル中にロウ、カラムアクセスを行って、メモリセルからの読み出しデータをブロック毎に前記各シフトレジスタに転送した後、カラムアドレスをインクリメントしてカラムアクセスを行い、この動作を１回または１回以上行うことにより、センスアンプの数の複数倍のデータを前記シフトレジスタに読み出し、読み出したデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
【００１０】
また、この発明の他の一形態に係る半導体記憶装置は、ｎ（ｎは２以上の整数）個のブロックに分割されたメモリセルアレイと、前記各ブロックに対応して設けられたｎ個のカラムセレクタと、前記各ブロックに対応して設けられ、前記カラムセレクタで選択されたカラムのデータが供給されるｎ個のセンスアンプと、前記各ブロックに対応して設けられ、前記各センスアンプの出力がそれぞれ入力されるｎ個のシフトレジスタと、前記各ブロックに対応して設けられ、前記各シフトレジスタの出力がそれぞれ供給されるｎ個の出力切換回路と、前記出力切換回路の出力が供給される出力バッファと、データの読み出しを開始するブロックを指示するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、前記第１のカラムアドレスカウンタの計数値をデコードして前記出力切換回路を制御する第１のカラムデコーダと、アドレスラッチイネーブル信号とリード信号が供給され、前記第１のカラムデコーダによってｎ番目のブロックが選択されたときに前記シフトレジスタに転送制御用のタイミング信号を供給するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するタイミング回路と、第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、前記第２のカラムアドレスカウンタの計数値をデコードして前記カラムセレクタを制御する第２のカラムデコーダと、ロウアドレス信号をデコードして前記メモリセルアレイ中のｎ個のブロックに供給するロウデコーダとを具備し、前記ｎ個のブロック中の前記カラムセレクタで選択したメモリセルから読み出したデータを前記センスアンプを介して前記シフトレジスタに転送した後、前記第２のカラムアドレスカウンタをインクリメントし、前記第２のカラムデコーダでカラムアクセスを行い、この動作を１回または１回以上行うことにより、ｎの複数倍の個数のデータを前記ｎ個のシフトレジスタに読み出し、読み出したデータを前記出力バッファから出力する際に、次のカラムのデータを前記ｎ個のシフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
【００１１】
この発明の一形態に係る半導体記憶装置のアクセス方法は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、最初のロウ、カラムアクセスサイクル中に第１のロウ、カラムアクセスを行うステップと、前記第１のロウ、カラムアクセスで読み出したデータを増幅してシフトレジスタに転送するステップと、カラムアドレスをインクリメントするステップと、前記インクリメントしたカラムアドレスで第２のカラムアクセスを行うことにより、センスアンプの数の複数倍のデータを読み出すステップとを具備し、前記シフトレジスタに読み出した前記センスアンプの複数倍の数のデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
更に、この発明の他の一形態に係る半導体記憶装置のアクセス方法は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、最初のアクセスサイクル中に第１のアクセスを行い、この第１のアクセスで読み出したデータをシフトレジスタに転送し、第２のアクセスを行い、この第２のアクセスで読み出したデータをシフトレジスタに転送し、この動作を１回または１回以上行うことにより、データを前記シフトレジスタに読み出す第１のステップと、前記シフトレジスタに読み出したデータを出力しつつ、次のアクセスを行って前記シフトレジスタにデータを読み出すことにより、データを連続してシリアルに出力する第２のステップとを具備する。
【００１２】
上記のような構成によれば、センスアンプを複数のカラムで共用するのでセンスアンプの数を大幅に削減でき、チップサイズを小さくするとともに消費電力も削減できる。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１３】
また、上記のような構成によれば、センスアンプはブロックの数と同じくｎ個設ければ良いので、センスアンプの数を大幅に削減でき、チップサイズを小さくして消費電力も削減できる。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１４】
上記のような方法によれば、センスアンプの２倍の数のデータを読み出してパイプライン動作させつつアクセスを行うので、データの読み出し開始アドレスがメモリセルアレイ中のどの位置であっても連続してシリアルにデータを読み出すことができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置及びそのアクセス方法について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図である。図１において、２０はメモリセルアレイで、このメモリセルアレイは２０は４つのブロック２０−１〜２０−４に分割されている。上記メモリセルアレイ２０の各ブロック２０−１〜２０−４にはそれぞれ、カラムセレクタ２１−１〜２１−４、センスアンプ２２−１〜２２−４、シフトレジスタ２３−１〜２３−４、及び出力切換回路２４−１〜２４−４が対応して設けられている。シリアルアクセスを開始するブロック２０−１〜２０−４を指示するためのカラムアドレス信号Ａ０，Ａ１、タイミング信号φＬ 及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第１のカラムアドレスカウンタ２５に供給され、このカウンタ２５の出力は第１のカラムデコーダ２６に供給される。上記第１のカラムデコーダ２６の出力信号は、上記出力切換回路２４−１〜２４−４に供給される。
【００１６】
また、上記アドレスラッチイネーブル信号ＡＬＥ、リード信号／ＲＤ及び上記第１のカラムデコーダ２６の出力信号Ｃ３（ブロック２０−４が選択されていることを示す信号）はそれぞれタイミング回路２７に供給され、このタイミング回路２７から出力されるデータ転送制御用のタイミング信号φＬ ，／φＬ が上記シフトレジスタ２３−１〜２３−４と上記カラムアドレスカウンタ２５に供給される。カラムアドレス信号Ａ２〜Ａ７、リード信号／ＲＤ及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２８に供給され、このカウンタ２８によるカウント値が第２のカラムデコーダ２９に供給される。上記第２のカラムデコーダ２９によるデコード出力は、カラムセレクタ２１−１〜２１−４に供給される。更に、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、このロウデコーダ３０によるデコード出力が上記メモリセルアレイ２０に供給される。そして、上記出力切換回路２４−１〜２４−４の出力信号が出力バッファ３１に供給され、リード信号／ＲＤに応答して読み出しデータＤＯＵＴ としてシリアルに出力されるようになっている。
【００１７】
図２は、上記図１に示したシリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して詳細に示す回路図である。図２において図１と同一構成部には同じ符号を付しており、メモリセルアレイ２０中のメモリセルＭＣ，ＭＣ，…は行列状に配置されている。各ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…のゲートが行毎に接続され、ロウデコーダ３０から出力されるデコード信号で選択的に駆動される。各ビット線ＢＬ，ＢＬ，…にはメモリセルＭＣ，ＭＣ，…のドレインが列毎に接続されており、これらビット線ＢＬ，ＢＬ，…の一端にはそれぞれ、カラムセレクタ２１−１〜２１−４として働くＭＯＳトランジスタ３２，３２，…の電流通路の一端が接続される。上記各メモリセルＭＣ，ＭＣ，…のソースは接地点に接続される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【００１８】
上記ＭＯＳトランジスタ３２，３２，…の電流通路の他端はブロック毎に共通接続され、センスアンプ２２−１〜２２−４の入力端に接続される。上記出力切換回路２４−１〜２４−４はそれぞれ、シフトレジスタ２３−１〜２３−４から出力バッファ３１へのデータの転送制御を行うためのＭＯＳトランジスタ３３，３３，…で構成されており、これらＭＯＳトランジスタ３３，３３，…のゲートには上記第１のカラムデコーダ２６からデコード出力が供給される。
【００１９】
図３は、上記図１に示したマスクＲＯＭにおけるタイミング回路２７の構成例を示している。このタイミング回路２７は、インバータ４０〜５２、抵抗５３、Ｐチャネル型ＭＯＳトランジスタ５４、キャパシタ５５〜５７、ノアゲート５８、及びナンドゲート５９，６０を含んで構成されている。アドレスラッチイネーブル信号ＡＬＥは、インバータ４０の入力端に供給される。このインバータ４０の出力端には、インバータ４１の入力端及びＭＯＳトランジスタ５４のゲートが接続される。上記インバータ４１の出力端には抵抗５３の一端が接続され、この抵抗５３の他端にはＭＯＳトランジスタ５４のドレイン、キャパシタ５５の一方の電極及びインバータ４２の入力端がそれぞれ接続される。上記ＭＯＳトランジスタ５４のソースは電源Ｖｃｃに接続され、上記キャパシタ５５の他方の電極は接地点Ｖｓｓに接続されている。上記インバータ４２の出力端にはインバータ４３の入力端が接続され、このインバータ４３の出力端にはインバータ４４の入力端が接続される。上記インバータ４４の出力端には、インバータ４５の入力端が接続されるとともに、このインバータ４４の出力端と接地点Ｖｓｓ間にキャパシタ５６が接続される。上記インバータ４５の出力端には、ノアゲート５８の一方の入力端及びインバータ４６の入力端が接続される。上記インバータ４６の出力端には、インバータ４７の入力端が接続されるとともに、このインバータ４６の出力端と接地点Ｖｓｓ間にキャパシタ５７が接続される。上記インバータ４７の出力端にはインバータ４８の入力端が接続され、このインバータ４８の出力端には上記ノアゲート５８の他方の入力端が接続される。上記ノアゲート５８の出力端にはインバータ４９の入力端が接続され、このインバータ４９の出力端にはナンドゲート５９の一方の入力端が接続される。
【００２０】
リード信号／ＲＤは、インバータ５２の入力端に供給される。このインバータ５２の出力端にはナンドゲート６０の一方の入力端が接続され、このナンドゲート６０の他方の入力端には、第１のカラムデコーダ２６の出力信号Ｃ３が供給される。上記ナンドゲート６０の出力端には、上記ナンドゲート５９の他方の入力端が接続され、このナンドゲート５９の出力端にはインバータ５０の出力端が接続される。そして、上記インバータ５０の出力端からタイミング信号／φＬ が出力される。また、インバータ５０の出力端にはインバータ５１の入力端が接続され、このインバータ５１の出力端からタイミング信号φＬ が出力される。
【００２１】
なお、上記図５のタイミング回路２７は、回路を簡略化するために、２回目のタイミング信号φＬ ，／φＬ がリード信号／ＲＤに同期して出力される構成を示したが、これらの信号はワンショットパルスでも良い。
【００２２】
図４は、上記図１及び図２に示した回路におけるシフトレジスタ２３−１〜２３−４の構成例を示している。このシフトレジスタは、ＭＯＳトランジスタ６１〜６４とインバータ６５〜７０を含んで構成されている。センスアンプの出力信号は、ＭＯＳトランジスタ６１の電流通路の一端に供給される。このＭＯＳトランジスタ６１の電流通路の他端には、インバータ６５の入力端及びＭＯＳトランジスタ６２の電流通路の一端が接続され、ゲートにはタイミング信号φＬ が供給される。上記インバータ６５の出力端には、インバータ６６，６７の入力端が接続される。上記インバータ６６の出力端には、ＭＯＳトランジスタ６２の電流通路の他端が接続され、このＭＯＳトランジスタ６２のゲートにはタイミング信号／φＬ が供給される。上記インバータ６７の出力端には、ＭＯＳトランジスタ６３の電流通路の一端が接続され、このＭＯＳトランジスタ６３の電流通路の他端には、インバータ６８の入力端及びＭＯＳトランジスタ６４の電流通路の一端が接続され、ゲートにはタイミング信号／φＬ が供給される。上記インバータ６８の出力端には、インバータ６９，７０の入力端が接続され、上記インバータ６９の出力端にはＭＯＳトランジスタ６４の電流通路の他端が接続される。このＭＯＳトランジスタ６４のゲートには、タイミング信号φＬ が供給される。そして、上記インバータ７０の出力信号が出力バッファ３１に供給される。
【００２３】
上記ＭＯＳトランジスタ６１，６２及びインバータ６５，６６，６７はシフトレジスタの第１ステージＳＲ１を構成し、上記ＭＯＳトランジスタ６３，６４及びインバータ６８，６９，７０はシフトレジスタの第２ステージＳＲ２を構成している。センスアンプの出力信号はタイミング信号φＬ に同期して第１ステージＳＲ１に転送され、タイミング信号／φＬ に同期してラッチされる。また、このタイミング信号／φＬ に同期して、第１ステージＳＲ１にラッチされているデータが第２ステージＳＲ２に転送され、タイミング信号φＬ に同期してラッチされるようになっている。
【００２４】
図５は、上記図１及び図２に示した回路におけるセンスアンプ２２−１〜２２−４の構成例を示している。このセンスアンプは、Ｐチャネル型ＭＯＳトランジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、及びインバータ７３〜７５を含んで構成されている。上記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続され、ゲートとドレインが共通接続される。上記ＭＯＳトランジスタ７２のドレインは上記ＭＯＳトランジスタ７１のドレインに接続され、ソースはビット線ＢＬに接続される。インバータ７３の入力端は上記ＭＯＳトランジスタ７２のソースに接続され、出力端はこのＭＯＳトランジスタ７２のゲートに接続される。上記インバータ７４の入力端は、上記ＭＯＳトランジスタ７１，７２のドレイン共通接続点に接続され、出力端はインバータ７５の入力端に接続される。そして、上記インバータ７５の出力端から出力される増幅信号がシフトレジスタ２３−１〜２３−４に供給されるようになっている。
【００２５】
図６は、上記図１及び図２に示した回路における出力バッファ３１の構成例を示している。この出力バッファは、ＭＯＳトランジスタ７６，７７、ナンドゲート７８及びノアゲート７９を含んで構成されている。ＭＯＳトランジスタ７６，７７の電流通路は、電源ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８の一方の入力端には出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号ＲＤが供給され、出力端にはＭＯＳトランジスタ７６のゲートが接続される。ノアゲート７９の一方の入力端には上記出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号／ＲＤが供給され、出力端にはＭＯＳトランジスタ７７のゲートが接続される。そして、上記ＭＯＳトランジスタ７６，７７の共通接続点から出力信号ＤＯＵＴ が出力される。
【００２６】
図７（ａ），（ｂ），（ｃ）はそれぞれ、上記図１及び図２に示した回路におけるカラムアドレスカウンタの構成例を示している。（ａ）図はタイミング信号φＬ をカウントする第１のカラムアドレスカウンタ２５のブロック図であり、（ｂ）図はリード信号／ＲＤをカウントする第２のカラムアドレスカウンタ２８のブロック図である。また、（ｃ）図は上記（ａ）図及び（ｂ）図におけるカウンタの１ビットの詳細な構成例を示している。
【００２７】
（ａ）図に示す如く、第１のカラムアドレスカウンタ２５は、２段のカウンタ回路８０−１，８０−２で構成されており、（ｂ）図に示す如く、第２のカラムアドレスカウンタ２８は、インバータ８１とカウンタ回路８２−１，８２−２，…，８２−６が縦続接続されて構成されている。
【００２８】
各カウンタ回路は、（ｃ）図に示すように、インバータ９０〜９７、Ｐチャネル型ＭＯＳトランジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジスタ１１０〜１２１を含んで構成されている。インバータ９０の入力端には、インクリメント信号（前段のカウンタ回路の出力信号、第１のカラムアドレスカウンタ２６における初段のカウンタ回路８０−１の場合はタイミング信号φＬ 、第２のカラムアドレスカウンタ２８における初段のカウンタ回路８２−１の場合はリード信号／ＲＤをインバータ８１で反転した信号）が供給される。このインバータ９０の出力端には、インバータ９１の入力端、及びＭＯＳトランジスタ９８，１１１，１１２，１０１のゲートが接続される。上記インバータ９１の出力端には、ＭＯＳトランジスタ１１０，９９，１００，１１３のゲートが接続される。上記ＭＯＳトランジスタ１１０と９８、９９と１１１、１００と１１２、１１３と１０１はそれぞれ、電流通路が並列接続されてトランスファゲートを構成しており、これらトランスファゲートはインバータ９２の出力端と入力端間に縦続接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０２，１０３，１１４，１１５の電流通路が直列接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０４，１０５，１１６，１１７の電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０６，１０７，１１８，１１９の電流通路が直列接続される。更に、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１０９，１２０，１２１の電流通路が直列接続される。アドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトランジスタ１０２，１０４，１１９，１２１のゲートにそれぞれ供給されるとともに、インバータ９６の入力端に供給される。このインバータ９６の出力端には、ＭＯＳトランジスタ１１５，１１７，１０６，１０８のゲートが接続される。アドレス信号ＡＩＮ（カラムアドレスカウンタ２５中のカウンタ回路８０−１の場合はカラムアドレス信号Ａ０、カウンタ回路８０−２の場合はアドレス信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回路８２−１〜８２−６の場合はカラムアドレス信号Ａ２〜Ａ７）は、インバータ９７の入力端に供給され、このインバータ９７の出力端にはＭＯＳトランジスタ１０７，１１８，１０９，１２０のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯＳトランジスタ９９，１１１との接続点にはインバータ９４の入力端が接続され、このインバータ９４の出力端にはＭＯＳトランジスタ１０３，１１４のゲートが接続される。また、上記ＭＯＳトランジスタ９９，１１１と上記ＭＯＳトランジスタ１００，１１２との接続点には、ＭＯＳトランジスタ１０３，１１４の接続点及びＭＯＳトランジスタ１０７，１１８の接続点がそれぞれ接続される。更に、上記ＭＯＳトランジスタ１００，１１２と上記ＭＯＳトランジスタ１１３，１０１との接続点には、インバータ９５の入力端が接続され、このインバータ９５の入力端にはＭＯＳトランジスタ１０５，１１６のゲートが接続される。更にまた、上記インバータ９２の入力端には、ＭＯＳトランジスタ１０５，１１６の接続点及びＭＯＳトランジスタ１０９，１２０の接続点がそれぞれ接続される。そして、上記インバータ９２の出力端にはインバータ９３の入力端が接続され、このインバータ９３の出力端から次段のカウンタ回路のインクリメント信号（最終段の場合にはカウント値）を出力する。
【００２９】
上述したこの発明の実施の形態に係るシリアルアクセス型のマスクＲＯＭでは、図１及び図２に示すように、メモリセルアレイ２０を複数個（この実施の形態では４個）のブロック２０−１〜２０−４に分割して各ブロック毎にセンスアンプ２２−１〜２２−４を設けており、まず最初のロウ、カラムアクセス中に４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込み、その後、カラムアドレスカウンタ２８をインクリメントし、次の４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込む。そして、シリアルアクセスサイクルが始まると、読み出した４個のデータを出力切換回路２４−１〜２４−４で切り換えて出力バッファ３１に転送し、その間にカラムアドレスカウンタ２８をインクリメントし、次の４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込む。このようなパイプライン動作を繰り返すことにより、記憶データをシリアルに読み出すことが可能になる。
【００３０】
ところで、メモリセルアレイ２０を４個のブロック２０−１〜２０−４に分割しているので、読み出し開始アドレス（カラムアドレス信号Ａ０，Ａ１）により、カラムアドレスカウンタ２５をインクリメントするタイミングが異なる。時間的に最も余裕があるのが、Ａ１，Ａ０＝“０”、すなわちブロック２０−１中のメモリセルＭＣから読み出しをスタートする場合である。Ａ１，Ａ０＝“３”の場合には、ロウ、カラムアクセスの後、カラムアドレスカウンタ２８をインクリメントすることにより、８個のデータが読み出される。最初に、ブロック２０−４中のデータが読み出されるため、カラムアドレスカウンタ２８をインクリメントし、次の４個のデータを４サイクル読む間に読み出す。以後、この繰り返しにより連続してシリアルにデータを読み出すことが可能となる。
【００３１】
ここで重要なのは、最初のサイクル（ランダムアクセス期間）に８個のデータを読み込む点であり、もし、４個のデータしか読まないとすると、ブロックアドレスＡ１，Ａ０＝“０”、すなわちメモリセルブロック２０−１から読み出しを開始する場合は問題ないが、Ａ１，Ａ０＝“３”、すなわちメモリセルブロック２０−４から読み出しを開始する場合には、最初のリード信号／ＲＤの“１”レベルから“０”レベルへの反転によりブロック２０−４のデータが読まれた時点では、ブロック２０−１，２０−２，２０−３のデータは読まれていないため、シリアルアクセスができなくなる。つまり、使用法が制約されることになる。この発明では、最初のサイクルに２回分動作させることにより、センスアンプの数を増やすことなくこの問題を解決している。
【００３２】
なお、センスアンプの数が４個の場合、カラムアクセスが４００ｎｓであれば、シリアルサイクル１００ｎｓで動作することになり、センスアンプの数が８個の場合にはシリアルサイクル５０ｎｓで動作することになる。
【００３３】
次に、上記のような構成において、図８及び図９のタイミングチャートを参照しつつアクセス動作を詳しく説明する。図８はブロックアドレス“０”からデータの読み出しを開始する場合、図９はブロックアドレス“３”からデータの読み出しを開始する場合をそれぞれ示している。
【００３４】
まず、ブロックアドレス“０”、すなわちデータの読み出し開始アドレスとしてブロック２０−１中のメモリセルＭＣが選択された場合について説明する。アドレスラッチイネーブル信号ＡＬＥが“１”レベルから“０”レベルとなると、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２〜Ａ７はカラムアドレスバッファ２８に、カラムアドレス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれぞれ供給される。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続されている１行のメモリセルＭＣが選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によって、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２が選択的に駆動される。これによって各ブロック２０−１〜２０−４の対応するビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたＮ番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給される。これらのデータはセンスアンプ２２−１〜２２−４で増幅された後、タイミング回路２７から出力されるタイミング信号φＬ ，／φＬ に応答してシフトレジスタ２３−１〜２３−４に転送されてラッチされる。
【００３５】
次に、上記タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップされ、カラムデコーダ２９によって次の列のビット線ＢＬが選択される。そして、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたＮ＋１番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅される。
【００３６】
その後、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“０”、“１”、“２”、“３”の順、すなわち出力切換回路２４−１〜２４−４（トランジスタ３３，３３，…）によって選択されたシフトレジスタ２３−１〜２３−４の出力信号が出力バッファ３１に順次供給される。そして、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤＯＵＴ （Ｎ・０，Ｎ・１，Ｎ・２）がシリアルに出力される。
【００３７】
ブロックアドレス“０”、“１”、“２”の選択後にブロックアドレス“３”が選択されると、カラムデコーダ２６からタイミング回路２７に信号Ｃ３が供給され、タイミング信号φＬ が出力される。このタイミング信号φＬ の立ち上がりに応答して上記センスアンプ２２−１〜２２−４で増幅されたＮ＋１番地のデータがシフトレジスタ２３−１〜２３−４に供給される。また、タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップし、各ブロックの対応する次の列のビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅される。
【００３８】
以下、同様なアクセス動作が順次繰り返されることにより、メモリセルアレイ２０中に記憶されたデータが出力バッファ３１からシリアルに出力される。
次に、ブロックアドレス“３”、すなわちデータの読み出し開始アドレスとしてブロック２０−４中のメモリセルＭＣが選択された場合について説明する。この場合にも、アドレスラッチイネーブル信号ＡＬＥが“１”レベルから“０”レベルとなると、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２〜Ａ７はカラムアドレスバッファ２８に、カラムアドレス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれぞれ供給される。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続された１行のメモリセルＭＣが選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によって、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２が選択的に駆動される。これによって各ブロックの対応するビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、タイミング回路２７から出力されるタイミング信号φＬ ，／φＬ に応答してシフトレジスタ２３−１〜２３−４に供給される。
【００３９】
次に、上記タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップされ、カラムデコーダ２９によって次の列のビット線ＢＬが選択される。そして、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、シフトレジスタ２３−１〜２３−４に供給される。
【００４０】
ここで、ブロックアドレス“３”が選択されているので、カラムデコーダ２６からタイミング回路２７に信号Ｃ３が供給され、タイミング信号φＬ ，／φＬ が出力される。このタイミング信号φＬ に応答して各ブロックの対応する次のビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、シフトレジスタ２３−１〜２３−４に供給される。
【００４１】
その後、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“３”、“０”、“１”、“２”の順、すなわち出力切換回路２４−４，２４−１〜２４−３（トランジスタ３３，３３，…）によって選択されたシフトレジスタ２３−４，２３−１〜２３−３の出力が出力バッファ３１に供給される。そして、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤＯＵＴ （Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、Ｎ＋１・２、Ｎ＋１・３）が出力される。
【００４２】
以下、同様なアクセス動作が順次繰り返されることにより、メモリセルアレイ２０中に記憶されたデータがシリアルに出力される。
上述したように、この発明によれば、センスアンプは、メモリセルアレイ２０のブロック毎に設ければ良く、ビット線毎に設ける必要はないので、センスアンプの数を大幅に低減でき、チップサイズの縮小と消費電力の削減が図れる。また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できる。
なお、上記実施の形態ではマスクＲＯＭを例にとって説明したが、この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用できることは勿論である。
【００４３】
【発明の効果】
以上説明したように、この発明によれば、センスアンプの数を低減することにより、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置及びそのアクセス方法が得られる。
【００４４】
また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置及びそのアクセス方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置及びそのアクセス方法について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図。
【図２】図１に示したシリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して詳細に示す回路図。
【図３】図１に示したマスクＲＯＭにおけるタイミング回路の構成例を示す図。
【図４】図１及び図２に示した回路におけるシフトレジスタの構成例を示す図。
【図５】図１及び図２に示した回路におけるセンスアンプの構成例を示す図。
【図６】図１及び図２に示した回路における出力バッファの構成例を示す図。
【図７】図１及び図２に示した回路におけるカラムアドレスカウンタの構成例を示す図。
【図８】図１ないし図７に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“０”からデータの読み出しを開始する場合のタイミングチャート。
【図９】図１ないし図７に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“３”からデータの読み出しを開始する場合のタイミングチャート。
【図１０】従来の半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図。
【図１１】図１０に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャート。
【符号の説明】
２０…メモリセルアレイ、２０−１〜２０−４…ブロック、２１−１〜２１−４…カラムセレクタ、２２−１〜２２−４…センスアンプ、２３−１〜２３−４…シフトレジスタ、２４−１〜２４−４…出力切換回路、２５…カラムアドレスカウンタ、２６…カラムデコーダ、２７…タイミング回路、２８…カラムアドレスカウンタ、２９…カラムデコーダ、３０…ロウデコーダ、３１…出力バッファ、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信号、Ａ８〜Ａ２１…ロウアドレス信号、φＬ ，／φＬ …タイミング信号、ＡＬＥ…アドレスラッチイネーブル信号、／ＲＤ…リード信号、ＤＯＵＴ …読み出しデータ。
【発明の属する技術分野】
この発明は半導体記憶装置及びそのアクセス方法に関し、特にシリアルアクセスを行うメモリに使用されるものである。
【０００２】
【従来の技術】
従来から安価な半導体記憶装置としてシリアルアクセスメモリが製造されている。図１０は、この種の半導体記憶装置の一例として、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図である。図１０において、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリセル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３はロウデコーダ、１４はカラムデコーダ、１５はカラムアドレスカウンタ、１６，１６，…はカラム選択トランジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード線、ＢＬ，ＢＬ，…はビット線である。
【０００３】
図１１は、上記図１０に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャートである。アドレス入力ＡＩＮ（ロウアドレス信号ＲＡｄｄ及びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイネーブル信号ＡＬＥのダウンエッジに応答してカラムアドレスカウンタ１５とロウデコーダ１３にそれぞれ供給される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３でデコードされ、このデコード出力によってワード線ＷＬ，ＷＬ，…が選択的に駆動される。上記ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接続されており、上記ロウデコーダ１３によってメモリセルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【０００４】
カラムアドレス信号ＣＡｄｄはカラムアドレスカウンタ１５に初期値としてセットされ、このカウンタ１５のカウント値がカラムデコーダ１４に供給されてデコードされる。ロウデコーダ１３によってワード線ＷＬが選択された後、上記カラムアドレスカウンタ１５は、リード信号／ＲＤ（“／”は反転信号、すなわちバーを意味する）に同期してカウントアップ動作を行う。上記カラムデコーダ１４のデコード出力は、カラム選択トランジスタ１６，１６，…のゲートに供給され、これらトランジスタ１６，１６，…を順次オン／オフ制御する。上記ロウデコーダ１３によって駆動されたワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読み出され、センスアンプ１２，１２，…に供給されて増幅される。そして、上記カラムデコーダ１４によって選択されたカラム選択トランジスタ１６を介して出力バッファ１７に供給され、読み出しデータＤＯＵＴ として出力される。この出力バッファ１７は、上記リード信号／ＲＤによって出力動作が制御されており、この信号／ＲＤに応答してＮ番地、Ｎ＋１番地、Ｎ＋２番地、…の読み出しデータＤＯＵＴ がシリアルに出力される。
【０００５】
ところで、上述した従来のシリアルアクセスメモリは、センスアンプ１２，１２，…がビット線ＢＬ，ＢＬ，…毎に設けられており、センスアンプの数が多いため、消費電力が多く、チップサイズも大きくなるという問題がある。しかも、マスクＲＯＭのメモリセルＭＣは１個のトランジスタで構成されているのに対し、各センスアンプ１２には少なくとも６個のトランジスタが必要であり、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトがメモリセルのピッチに制約されてしまい、センスアンプのレイアウトが非常に困難になる。
【０００６】
【発明が解決しようとする課題】
上記のように従来のシリアルアクセス型の半導体記憶装置は、センスアンプの数が多いため、消費電力が大きく且つチップサイズも大きくなるという問題があった。
【０００７】
また、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトが困難になるという問題があった。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、センスアンプの数を低減することにより、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置及びそのアクセス方法を提供することにある。
【０００８】
また、この発明の他の目的は、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置及びそのアクセス方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一形態に係る半導体記憶装置は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各センスアンプの出力をシフトレジスタに供給し、最初のロウ、カラムアクセスサイクル中にロウ、カラムアクセスを行って、メモリセルからの読み出しデータをブロック毎に前記各シフトレジスタに転送した後、カラムアドレスをインクリメントしてカラムアクセスを行い、この動作を１回または１回以上行うことにより、センスアンプの数の複数倍のデータを前記シフトレジスタに読み出し、読み出したデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
【００１０】
また、この発明の他の一形態に係る半導体記憶装置は、ｎ（ｎは２以上の整数）個のブロックに分割されたメモリセルアレイと、前記各ブロックに対応して設けられたｎ個のカラムセレクタと、前記各ブロックに対応して設けられ、前記カラムセレクタで選択されたカラムのデータが供給されるｎ個のセンスアンプと、前記各ブロックに対応して設けられ、前記各センスアンプの出力がそれぞれ入力されるｎ個のシフトレジスタと、前記各ブロックに対応して設けられ、前記各シフトレジスタの出力がそれぞれ供給されるｎ個の出力切換回路と、前記出力切換回路の出力が供給される出力バッファと、データの読み出しを開始するブロックを指示するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、前記第１のカラムアドレスカウンタの計数値をデコードして前記出力切換回路を制御する第１のカラムデコーダと、アドレスラッチイネーブル信号とリード信号が供給され、前記第１のカラムデコーダによってｎ番目のブロックが選択されたときに前記シフトレジスタに転送制御用のタイミング信号を供給するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するタイミング回路と、第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、前記第２のカラムアドレスカウンタの計数値をデコードして前記カラムセレクタを制御する第２のカラムデコーダと、ロウアドレス信号をデコードして前記メモリセルアレイ中のｎ個のブロックに供給するロウデコーダとを具備し、前記ｎ個のブロック中の前記カラムセレクタで選択したメモリセルから読み出したデータを前記センスアンプを介して前記シフトレジスタに転送した後、前記第２のカラムアドレスカウンタをインクリメントし、前記第２のカラムデコーダでカラムアクセスを行い、この動作を１回または１回以上行うことにより、ｎの複数倍の個数のデータを前記ｎ個のシフトレジスタに読み出し、読み出したデータを前記出力バッファから出力する際に、次のカラムのデータを前記ｎ個のシフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
【００１１】
この発明の一形態に係る半導体記憶装置のアクセス方法は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、最初のロウ、カラムアクセスサイクル中に第１のロウ、カラムアクセスを行うステップと、前記第１のロウ、カラムアクセスで読み出したデータを増幅してシフトレジスタに転送するステップと、カラムアドレスをインクリメントするステップと、前記インクリメントしたカラムアドレスで第２のカラムアクセスを行うことにより、センスアンプの数の複数倍のデータを読み出すステップとを具備し、前記シフトレジスタに読み出した前記センスアンプの複数倍の数のデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力する。
更に、この発明の他の一形態に係る半導体記憶装置のアクセス方法は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、最初のアクセスサイクル中に第１のアクセスを行い、この第１のアクセスで読み出したデータをシフトレジスタに転送し、第２のアクセスを行い、この第２のアクセスで読み出したデータをシフトレジスタに転送し、この動作を１回または１回以上行うことにより、データを前記シフトレジスタに読み出す第１のステップと、前記シフトレジスタに読み出したデータを出力しつつ、次のアクセスを行って前記シフトレジスタにデータを読み出すことにより、データを連続してシリアルに出力する第２のステップとを具備する。
【００１２】
上記のような構成によれば、センスアンプを複数のカラムで共用するのでセンスアンプの数を大幅に削減でき、チップサイズを小さくするとともに消費電力も削減できる。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１３】
また、上記のような構成によれば、センスアンプはブロックの数と同じくｎ個設ければ良いので、センスアンプの数を大幅に削減でき、チップサイズを小さくして消費電力も削減できる。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１４】
上記のような方法によれば、センスアンプの２倍の数のデータを読み出してパイプライン動作させつつアクセスを行うので、データの読み出し開始アドレスがメモリセルアレイ中のどの位置であっても連続してシリアルにデータを読み出すことができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置及びそのアクセス方法について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図である。図１において、２０はメモリセルアレイで、このメモリセルアレイは２０は４つのブロック２０−１〜２０−４に分割されている。上記メモリセルアレイ２０の各ブロック２０−１〜２０−４にはそれぞれ、カラムセレクタ２１−１〜２１−４、センスアンプ２２−１〜２２−４、シフトレジスタ２３−１〜２３−４、及び出力切換回路２４−１〜２４−４が対応して設けられている。シリアルアクセスを開始するブロック２０−１〜２０−４を指示するためのカラムアドレス信号Ａ０，Ａ１、タイミング信号φＬ 及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第１のカラムアドレスカウンタ２５に供給され、このカウンタ２５の出力は第１のカラムデコーダ２６に供給される。上記第１のカラムデコーダ２６の出力信号は、上記出力切換回路２４−１〜２４−４に供給される。
【００１６】
また、上記アドレスラッチイネーブル信号ＡＬＥ、リード信号／ＲＤ及び上記第１のカラムデコーダ２６の出力信号Ｃ３（ブロック２０−４が選択されていることを示す信号）はそれぞれタイミング回路２７に供給され、このタイミング回路２７から出力されるデータ転送制御用のタイミング信号φＬ ，／φＬ が上記シフトレジスタ２３−１〜２３−４と上記カラムアドレスカウンタ２５に供給される。カラムアドレス信号Ａ２〜Ａ７、リード信号／ＲＤ及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２８に供給され、このカウンタ２８によるカウント値が第２のカラムデコーダ２９に供給される。上記第２のカラムデコーダ２９によるデコード出力は、カラムセレクタ２１−１〜２１−４に供給される。更に、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、このロウデコーダ３０によるデコード出力が上記メモリセルアレイ２０に供給される。そして、上記出力切換回路２４−１〜２４−４の出力信号が出力バッファ３１に供給され、リード信号／ＲＤに応答して読み出しデータＤＯＵＴ としてシリアルに出力されるようになっている。
【００１７】
図２は、上記図１に示したシリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して詳細に示す回路図である。図２において図１と同一構成部には同じ符号を付しており、メモリセルアレイ２０中のメモリセルＭＣ，ＭＣ，…は行列状に配置されている。各ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…のゲートが行毎に接続され、ロウデコーダ３０から出力されるデコード信号で選択的に駆動される。各ビット線ＢＬ，ＢＬ，…にはメモリセルＭＣ，ＭＣ，…のドレインが列毎に接続されており、これらビット線ＢＬ，ＢＬ，…の一端にはそれぞれ、カラムセレクタ２１−１〜２１−４として働くＭＯＳトランジスタ３２，３２，…の電流通路の一端が接続される。上記各メモリセルＭＣ，ＭＣ，…のソースは接地点に接続される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【００１８】
上記ＭＯＳトランジスタ３２，３２，…の電流通路の他端はブロック毎に共通接続され、センスアンプ２２−１〜２２−４の入力端に接続される。上記出力切換回路２４−１〜２４−４はそれぞれ、シフトレジスタ２３−１〜２３−４から出力バッファ３１へのデータの転送制御を行うためのＭＯＳトランジスタ３３，３３，…で構成されており、これらＭＯＳトランジスタ３３，３３，…のゲートには上記第１のカラムデコーダ２６からデコード出力が供給される。
【００１９】
図３は、上記図１に示したマスクＲＯＭにおけるタイミング回路２７の構成例を示している。このタイミング回路２７は、インバータ４０〜５２、抵抗５３、Ｐチャネル型ＭＯＳトランジスタ５４、キャパシタ５５〜５７、ノアゲート５８、及びナンドゲート５９，６０を含んで構成されている。アドレスラッチイネーブル信号ＡＬＥは、インバータ４０の入力端に供給される。このインバータ４０の出力端には、インバータ４１の入力端及びＭＯＳトランジスタ５４のゲートが接続される。上記インバータ４１の出力端には抵抗５３の一端が接続され、この抵抗５３の他端にはＭＯＳトランジスタ５４のドレイン、キャパシタ５５の一方の電極及びインバータ４２の入力端がそれぞれ接続される。上記ＭＯＳトランジスタ５４のソースは電源Ｖｃｃに接続され、上記キャパシタ５５の他方の電極は接地点Ｖｓｓに接続されている。上記インバータ４２の出力端にはインバータ４３の入力端が接続され、このインバータ４３の出力端にはインバータ４４の入力端が接続される。上記インバータ４４の出力端には、インバータ４５の入力端が接続されるとともに、このインバータ４４の出力端と接地点Ｖｓｓ間にキャパシタ５６が接続される。上記インバータ４５の出力端には、ノアゲート５８の一方の入力端及びインバータ４６の入力端が接続される。上記インバータ４６の出力端には、インバータ４７の入力端が接続されるとともに、このインバータ４６の出力端と接地点Ｖｓｓ間にキャパシタ５７が接続される。上記インバータ４７の出力端にはインバータ４８の入力端が接続され、このインバータ４８の出力端には上記ノアゲート５８の他方の入力端が接続される。上記ノアゲート５８の出力端にはインバータ４９の入力端が接続され、このインバータ４９の出力端にはナンドゲート５９の一方の入力端が接続される。
【００２０】
リード信号／ＲＤは、インバータ５２の入力端に供給される。このインバータ５２の出力端にはナンドゲート６０の一方の入力端が接続され、このナンドゲート６０の他方の入力端には、第１のカラムデコーダ２６の出力信号Ｃ３が供給される。上記ナンドゲート６０の出力端には、上記ナンドゲート５９の他方の入力端が接続され、このナンドゲート５９の出力端にはインバータ５０の出力端が接続される。そして、上記インバータ５０の出力端からタイミング信号／φＬ が出力される。また、インバータ５０の出力端にはインバータ５１の入力端が接続され、このインバータ５１の出力端からタイミング信号φＬ が出力される。
【００２１】
なお、上記図５のタイミング回路２７は、回路を簡略化するために、２回目のタイミング信号φＬ ，／φＬ がリード信号／ＲＤに同期して出力される構成を示したが、これらの信号はワンショットパルスでも良い。
【００２２】
図４は、上記図１及び図２に示した回路におけるシフトレジスタ２３−１〜２３−４の構成例を示している。このシフトレジスタは、ＭＯＳトランジスタ６１〜６４とインバータ６５〜７０を含んで構成されている。センスアンプの出力信号は、ＭＯＳトランジスタ６１の電流通路の一端に供給される。このＭＯＳトランジスタ６１の電流通路の他端には、インバータ６５の入力端及びＭＯＳトランジスタ６２の電流通路の一端が接続され、ゲートにはタイミング信号φＬ が供給される。上記インバータ６５の出力端には、インバータ６６，６７の入力端が接続される。上記インバータ６６の出力端には、ＭＯＳトランジスタ６２の電流通路の他端が接続され、このＭＯＳトランジスタ６２のゲートにはタイミング信号／φＬ が供給される。上記インバータ６７の出力端には、ＭＯＳトランジスタ６３の電流通路の一端が接続され、このＭＯＳトランジスタ６３の電流通路の他端には、インバータ６８の入力端及びＭＯＳトランジスタ６４の電流通路の一端が接続され、ゲートにはタイミング信号／φＬ が供給される。上記インバータ６８の出力端には、インバータ６９，７０の入力端が接続され、上記インバータ６９の出力端にはＭＯＳトランジスタ６４の電流通路の他端が接続される。このＭＯＳトランジスタ６４のゲートには、タイミング信号φＬ が供給される。そして、上記インバータ７０の出力信号が出力バッファ３１に供給される。
【００２３】
上記ＭＯＳトランジスタ６１，６２及びインバータ６５，６６，６７はシフトレジスタの第１ステージＳＲ１を構成し、上記ＭＯＳトランジスタ６３，６４及びインバータ６８，６９，７０はシフトレジスタの第２ステージＳＲ２を構成している。センスアンプの出力信号はタイミング信号φＬ に同期して第１ステージＳＲ１に転送され、タイミング信号／φＬ に同期してラッチされる。また、このタイミング信号／φＬ に同期して、第１ステージＳＲ１にラッチされているデータが第２ステージＳＲ２に転送され、タイミング信号φＬ に同期してラッチされるようになっている。
【００２４】
図５は、上記図１及び図２に示した回路におけるセンスアンプ２２−１〜２２−４の構成例を示している。このセンスアンプは、Ｐチャネル型ＭＯＳトランジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、及びインバータ７３〜７５を含んで構成されている。上記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続され、ゲートとドレインが共通接続される。上記ＭＯＳトランジスタ７２のドレインは上記ＭＯＳトランジスタ７１のドレインに接続され、ソースはビット線ＢＬに接続される。インバータ７３の入力端は上記ＭＯＳトランジスタ７２のソースに接続され、出力端はこのＭＯＳトランジスタ７２のゲートに接続される。上記インバータ７４の入力端は、上記ＭＯＳトランジスタ７１，７２のドレイン共通接続点に接続され、出力端はインバータ７５の入力端に接続される。そして、上記インバータ７５の出力端から出力される増幅信号がシフトレジスタ２３−１〜２３−４に供給されるようになっている。
【００２５】
図６は、上記図１及び図２に示した回路における出力バッファ３１の構成例を示している。この出力バッファは、ＭＯＳトランジスタ７６，７７、ナンドゲート７８及びノアゲート７９を含んで構成されている。ＭＯＳトランジスタ７６，７７の電流通路は、電源ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８の一方の入力端には出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号ＲＤが供給され、出力端にはＭＯＳトランジスタ７６のゲートが接続される。ノアゲート７９の一方の入力端には上記出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号／ＲＤが供給され、出力端にはＭＯＳトランジスタ７７のゲートが接続される。そして、上記ＭＯＳトランジスタ７６，７７の共通接続点から出力信号ＤＯＵＴ が出力される。
【００２６】
図７（ａ），（ｂ），（ｃ）はそれぞれ、上記図１及び図２に示した回路におけるカラムアドレスカウンタの構成例を示している。（ａ）図はタイミング信号φＬ をカウントする第１のカラムアドレスカウンタ２５のブロック図であり、（ｂ）図はリード信号／ＲＤをカウントする第２のカラムアドレスカウンタ２８のブロック図である。また、（ｃ）図は上記（ａ）図及び（ｂ）図におけるカウンタの１ビットの詳細な構成例を示している。
【００２７】
（ａ）図に示す如く、第１のカラムアドレスカウンタ２５は、２段のカウンタ回路８０−１，８０−２で構成されており、（ｂ）図に示す如く、第２のカラムアドレスカウンタ２８は、インバータ８１とカウンタ回路８２−１，８２−２，…，８２−６が縦続接続されて構成されている。
【００２８】
各カウンタ回路は、（ｃ）図に示すように、インバータ９０〜９７、Ｐチャネル型ＭＯＳトランジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジスタ１１０〜１２１を含んで構成されている。インバータ９０の入力端には、インクリメント信号（前段のカウンタ回路の出力信号、第１のカラムアドレスカウンタ２６における初段のカウンタ回路８０−１の場合はタイミング信号φＬ 、第２のカラムアドレスカウンタ２８における初段のカウンタ回路８２−１の場合はリード信号／ＲＤをインバータ８１で反転した信号）が供給される。このインバータ９０の出力端には、インバータ９１の入力端、及びＭＯＳトランジスタ９８，１１１，１１２，１０１のゲートが接続される。上記インバータ９１の出力端には、ＭＯＳトランジスタ１１０，９９，１００，１１３のゲートが接続される。上記ＭＯＳトランジスタ１１０と９８、９９と１１１、１００と１１２、１１３と１０１はそれぞれ、電流通路が並列接続されてトランスファゲートを構成しており、これらトランスファゲートはインバータ９２の出力端と入力端間に縦続接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０２，１０３，１１４，１１５の電流通路が直列接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０４，１０５，１１６，１１７の電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０６，１０７，１１８，１１９の電流通路が直列接続される。更に、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１０９，１２０，１２１の電流通路が直列接続される。アドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトランジスタ１０２，１０４，１１９，１２１のゲートにそれぞれ供給されるとともに、インバータ９６の入力端に供給される。このインバータ９６の出力端には、ＭＯＳトランジスタ１１５，１１７，１０６，１０８のゲートが接続される。アドレス信号ＡＩＮ（カラムアドレスカウンタ２５中のカウンタ回路８０−１の場合はカラムアドレス信号Ａ０、カウンタ回路８０−２の場合はアドレス信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回路８２−１〜８２−６の場合はカラムアドレス信号Ａ２〜Ａ７）は、インバータ９７の入力端に供給され、このインバータ９７の出力端にはＭＯＳトランジスタ１０７，１１８，１０９，１２０のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯＳトランジスタ９９，１１１との接続点にはインバータ９４の入力端が接続され、このインバータ９４の出力端にはＭＯＳトランジスタ１０３，１１４のゲートが接続される。また、上記ＭＯＳトランジスタ９９，１１１と上記ＭＯＳトランジスタ１００，１１２との接続点には、ＭＯＳトランジスタ１０３，１１４の接続点及びＭＯＳトランジスタ１０７，１１８の接続点がそれぞれ接続される。更に、上記ＭＯＳトランジスタ１００，１１２と上記ＭＯＳトランジスタ１１３，１０１との接続点には、インバータ９５の入力端が接続され、このインバータ９５の入力端にはＭＯＳトランジスタ１０５，１１６のゲートが接続される。更にまた、上記インバータ９２の入力端には、ＭＯＳトランジスタ１０５，１１６の接続点及びＭＯＳトランジスタ１０９，１２０の接続点がそれぞれ接続される。そして、上記インバータ９２の出力端にはインバータ９３の入力端が接続され、このインバータ９３の出力端から次段のカウンタ回路のインクリメント信号（最終段の場合にはカウント値）を出力する。
【００２９】
上述したこの発明の実施の形態に係るシリアルアクセス型のマスクＲＯＭでは、図１及び図２に示すように、メモリセルアレイ２０を複数個（この実施の形態では４個）のブロック２０−１〜２０−４に分割して各ブロック毎にセンスアンプ２２−１〜２２−４を設けており、まず最初のロウ、カラムアクセス中に４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込み、その後、カラムアドレスカウンタ２８をインクリメントし、次の４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込む。そして、シリアルアクセスサイクルが始まると、読み出した４個のデータを出力切換回路２４−１〜２４−４で切り換えて出力バッファ３１に転送し、その間にカラムアドレスカウンタ２８をインクリメントし、次の４個のデータを読み出してシフトレジスタ２３−１〜２３−４に取り込む。このようなパイプライン動作を繰り返すことにより、記憶データをシリアルに読み出すことが可能になる。
【００３０】
ところで、メモリセルアレイ２０を４個のブロック２０−１〜２０−４に分割しているので、読み出し開始アドレス（カラムアドレス信号Ａ０，Ａ１）により、カラムアドレスカウンタ２５をインクリメントするタイミングが異なる。時間的に最も余裕があるのが、Ａ１，Ａ０＝“０”、すなわちブロック２０−１中のメモリセルＭＣから読み出しをスタートする場合である。Ａ１，Ａ０＝“３”の場合には、ロウ、カラムアクセスの後、カラムアドレスカウンタ２８をインクリメントすることにより、８個のデータが読み出される。最初に、ブロック２０−４中のデータが読み出されるため、カラムアドレスカウンタ２８をインクリメントし、次の４個のデータを４サイクル読む間に読み出す。以後、この繰り返しにより連続してシリアルにデータを読み出すことが可能となる。
【００３１】
ここで重要なのは、最初のサイクル（ランダムアクセス期間）に８個のデータを読み込む点であり、もし、４個のデータしか読まないとすると、ブロックアドレスＡ１，Ａ０＝“０”、すなわちメモリセルブロック２０−１から読み出しを開始する場合は問題ないが、Ａ１，Ａ０＝“３”、すなわちメモリセルブロック２０−４から読み出しを開始する場合には、最初のリード信号／ＲＤの“１”レベルから“０”レベルへの反転によりブロック２０−４のデータが読まれた時点では、ブロック２０−１，２０−２，２０−３のデータは読まれていないため、シリアルアクセスができなくなる。つまり、使用法が制約されることになる。この発明では、最初のサイクルに２回分動作させることにより、センスアンプの数を増やすことなくこの問題を解決している。
【００３２】
なお、センスアンプの数が４個の場合、カラムアクセスが４００ｎｓであれば、シリアルサイクル１００ｎｓで動作することになり、センスアンプの数が８個の場合にはシリアルサイクル５０ｎｓで動作することになる。
【００３３】
次に、上記のような構成において、図８及び図９のタイミングチャートを参照しつつアクセス動作を詳しく説明する。図８はブロックアドレス“０”からデータの読み出しを開始する場合、図９はブロックアドレス“３”からデータの読み出しを開始する場合をそれぞれ示している。
【００３４】
まず、ブロックアドレス“０”、すなわちデータの読み出し開始アドレスとしてブロック２０−１中のメモリセルＭＣが選択された場合について説明する。アドレスラッチイネーブル信号ＡＬＥが“１”レベルから“０”レベルとなると、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２〜Ａ７はカラムアドレスバッファ２８に、カラムアドレス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれぞれ供給される。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続されている１行のメモリセルＭＣが選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によって、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２が選択的に駆動される。これによって各ブロック２０−１〜２０−４の対応するビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたＮ番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給される。これらのデータはセンスアンプ２２−１〜２２−４で増幅された後、タイミング回路２７から出力されるタイミング信号φＬ ，／φＬ に応答してシフトレジスタ２３−１〜２３−４に転送されてラッチされる。
【００３５】
次に、上記タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップされ、カラムデコーダ２９によって次の列のビット線ＢＬが選択される。そして、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたＮ＋１番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅される。
【００３６】
その後、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“０”、“１”、“２”、“３”の順、すなわち出力切換回路２４−１〜２４−４（トランジスタ３３，３３，…）によって選択されたシフトレジスタ２３−１〜２３−４の出力信号が出力バッファ３１に順次供給される。そして、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤＯＵＴ （Ｎ・０，Ｎ・１，Ｎ・２）がシリアルに出力される。
【００３７】
ブロックアドレス“０”、“１”、“２”の選択後にブロックアドレス“３”が選択されると、カラムデコーダ２６からタイミング回路２７に信号Ｃ３が供給され、タイミング信号φＬ が出力される。このタイミング信号φＬ の立ち上がりに応答して上記センスアンプ２２−１〜２２−４で増幅されたＮ＋１番地のデータがシフトレジスタ２３−１〜２３−４に供給される。また、タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップし、各ブロックの対応する次の列のビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅される。
【００３８】
以下、同様なアクセス動作が順次繰り返されることにより、メモリセルアレイ２０中に記憶されたデータが出力バッファ３１からシリアルに出力される。
次に、ブロックアドレス“３”、すなわちデータの読み出し開始アドレスとしてブロック２０−４中のメモリセルＭＣが選択された場合について説明する。この場合にも、アドレスラッチイネーブル信号ＡＬＥが“１”レベルから“０”レベルとなると、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に、カラムアドレス信号Ａ２〜Ａ７はカラムアドレスバッファ２８に、カラムアドレス信号Ａ０，Ａ１はカラムアドレスカウンタ２５にそれぞれ供給される。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続された１行のメモリセルＭＣが選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によって、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２が選択的に駆動される。これによって各ブロックの対応するビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、タイミング回路２７から出力されるタイミング信号φＬ ，／φＬ に応答してシフトレジスタ２３−１〜２３−４に供給される。
【００３９】
次に、上記タイミング信号φＬ の立ち下がりに応答してカラムアドレスカウンタ２８がカウントアップされ、カラムデコーダ２９によって次の列のビット線ＢＬが選択される。そして、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、シフトレジスタ２３−１〜２３−４に供給される。
【００４０】
ここで、ブロックアドレス“３”が選択されているので、カラムデコーダ２６からタイミング回路２７に信号Ｃ３が供給され、タイミング信号φＬ ，／φＬ が出力される。このタイミング信号φＬ に応答して各ブロックの対応する次のビット線ＢＬが選択され、これらのビット線ＢＬと上記選択されたワード線ＷＬとに接続されたメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−４に供給されて増幅された後、シフトレジスタ２３−１〜２３−４に供給される。
【００４１】
その後、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“３”、“０”、“１”、“２”の順、すなわち出力切換回路２４−４，２４−１〜２４−３（トランジスタ３３，３３，…）によって選択されたシフトレジスタ２３−４，２３−１〜２３−３の出力が出力バッファ３１に供給される。そして、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤＯＵＴ （Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、Ｎ＋１・２、Ｎ＋１・３）が出力される。
【００４２】
以下、同様なアクセス動作が順次繰り返されることにより、メモリセルアレイ２０中に記憶されたデータがシリアルに出力される。
上述したように、この発明によれば、センスアンプは、メモリセルアレイ２０のブロック毎に設ければ良く、ビット線毎に設ける必要はないので、センスアンプの数を大幅に低減でき、チップサイズの縮小と消費電力の削減が図れる。また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できる。
なお、上記実施の形態ではマスクＲＯＭを例にとって説明したが、この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用できることは勿論である。
【００４３】
【発明の効果】
以上説明したように、この発明によれば、センスアンプの数を低減することにより、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置及びそのアクセス方法が得られる。
【００４４】
また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置及びそのアクセス方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置及びそのアクセス方法について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図。
【図２】図１に示したシリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して詳細に示す回路図。
【図３】図１に示したマスクＲＯＭにおけるタイミング回路の構成例を示す図。
【図４】図１及び図２に示した回路におけるシフトレジスタの構成例を示す図。
【図５】図１及び図２に示した回路におけるセンスアンプの構成例を示す図。
【図６】図１及び図２に示した回路における出力バッファの構成例を示す図。
【図７】図１及び図２に示した回路におけるカラムアドレスカウンタの構成例を示す図。
【図８】図１ないし図７に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“０”からデータの読み出しを開始する場合のタイミングチャート。
【図９】図１ないし図７に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“３”からデータの読み出しを開始する場合のタイミングチャート。
【図１０】従来の半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図。
【図１１】図１０に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャート。
【符号の説明】
２０…メモリセルアレイ、２０−１〜２０−４…ブロック、２１−１〜２１−４…カラムセレクタ、２２−１〜２２−４…センスアンプ、２３−１〜２３−４…シフトレジスタ、２４−１〜２４−４…出力切換回路、２５…カラムアドレスカウンタ、２６…カラムデコーダ、２７…タイミング回路、２８…カラムアドレスカウンタ、２９…カラムデコーダ、３０…ロウデコーダ、３１…出力バッファ、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信号、Ａ８〜Ａ２１…ロウアドレス信号、φＬ ，／φＬ …タイミング信号、ＡＬＥ…アドレスラッチイネーブル信号、／ＲＤ…リード信号、ＤＯＵＴ …読み出しデータ。
Claims (4)
- メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、
前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各センスアンプの出力をシフトレジスタに供給し、最初のロウ、カラムアクセスサイクル中にロウ、カラムアクセスを行って、メモリセルからの読み出しデータをブロック毎に前記各シフトレジスタに転送した後、カラムアドレスをインクリメントしてカラムアクセスを行い、この動作を１回または１回以上行うことにより、センスアンプの数の複数倍のデータを前記シフトレジスタに読み出し、読み出したデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力することを特徴とする半導体記憶装置。 - ｎ（ｎは２以上の整数）個のブロックに分割されたメモリセルアレイと、
前記各ブロックに対応して設けられたｎ個のカラムセレクタと、
前記各ブロックに対応して設けられ、前記カラムセレクタで選択されたカラムのデータが供給されるｎ個のセンスアンプと、
前記各ブロックに対応して設けられ、前記各センスアンプの出力がそれぞれ入力されるｎ個のシフトレジスタと、
前記各ブロックに対応して設けられ、前記各シフトレジスタの出力がそれぞれ供給されるｎ個の出力切換回路と、
前記出力切換回路の出力が供給される出力バッファと、
データの読み出しを開始するブロックを指示するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、
前記第１のカラムアドレスカウンタの計数値をデコードして前記出力切換回路を制御する第１のカラムデコーダと、
アドレスラッチイネーブル信号とリード信号が供給され、前記第１のカラムデコーダによってｎ番目のブロックが選択されたときに前記シフトレジスタに転送制御用のタイミング信号を供給するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するタイミング回路と、
第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、
前記第２のカラムアドレスカウンタの計数値をデコードして前記カラムセレクタを制御する第２のカラムデコーダと、
ロウアドレス信号をデコードして前記メモリセルアレイ中のｎ個のブロックに供給するロウデコーダとを具備し、
前記ｎ個のブロック中の前記カラムセレクタで選択したメモリセルから読み出したデータを前記センスアンプを介して前記シフトレジスタに転送した後、前記第２のカラムアドレスカウンタをインクリメントし、前記第２のカラムデコーダでカラムアクセスを行い、この動作を１回または１回以上行うことにより、ｎの複数倍の個数のデータを前記ｎ個のシフトレジスタに読み出し、読み出したデータを前記出力バッファから出力する際に、次のカラムのデータを前記ｎ個のシフトレジスタに読み出すことにより、データを連続してシリアルに出力することを特徴とする半導体記憶装置。 - メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、
最初のロウ、カラムアクセスサイクル中に第１のロウ、カラムアクセスを行うステップと、
前記第１のロウ、カラムアクセスで読み出したデータを増幅してシフトレジスタに転送するステップと、
カラムアドレスをインクリメントするステップと、
前記インクリメントしたカラムアドレスで第２のカラムアクセスを行うことにより、センスアンプの数の複数倍のデータを読み出すステップとを具備し、
前記シフトレジスタに読み出した前記センスアンプの複数倍の数のデータを出力する際に、次のカラムのデータを前記シフトレジスタに読み出すことにより、データを連続してシリアルに出力することを特徴とする半導体記憶装置のアクセス方法。 - メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置のアクセス方法において、
最初のアクセスサイクル中に第１のアクセスを行い、この第１のアクセスで読み出したデータをシフトレジスタに転送し、第２のアクセスを行い、この第２のアクセスで読み出したデータをシフトレジスタに転送し、この動作を１回または１回以上行うことにより、データを前記シフトレジスタに読み出す第１のステップと、
前記シフトレジスタに読み出したデータを出力しつつ、次のアクセスを行って前記シフトレジスタにデータを読み出すことにより、データを連続してシリアルに出力する第２のステップと
を具備することを特徴とする半導体記憶装置のアクセス方法。
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