JP2001312895A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルデータの読み出し動作期間として
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、ＯＮセル及びＯＦＦセルについ
て真のメモリセルデータを検出するタイミングの差を小
さくし、レイテンシィ期間におけるメモリセルデータ読
み出し動作の高速化を可能とする。 【解決手段】 ＴＬ期間検出回路１によりレイテンシィ
期間又はシリアルアクセス期間を示す制御信号を出力
し、リファレンスアンプ２は該出力信号に基づきレイテ
ンシィ期間には高レベル、シリアルアクセス期間には低
レベルのレリファレンス信号をセンスアンプ１０に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルデータ
の読み出し期間として、入力アドレス信号により選択さ
れるメモリセルのワード線（又は、ワード線及びビット
線）を選択するレイテンシィ期間と、レイテンシィ期間
後に外部から入力されるリードクロックに同期して順次
隣接するビット線を選択してシリアルにメモリセルデー
タの連続読み出しを行うシリアルアクセス期間とを有す
る半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置として知られるシ
リアルアクセスマスクＲＯＭには、次のようにメモリセ
ルデータの読み出し期間として、入力アドレス信号によ
り選択されるメモリセルのワード線（又は、ワード線及
びビット線）を選択するレイテンシィ期間、及び、レイ
テンシィ期間後に外部から入力されるリードクロックに
同期して順次隣接するビット線を選択してシリアルにメ
モリセルデータの連続読み出しを行うシリアルアクセス
期間がある。このような仕様のシリアルアクセスマスク
ＲＯＭでは、レイテンシィ期間をシリアルアクセスサイ
クル数×シリアルサイクルアクセスの１サイクル期間と
比較して十分短くする事によりトータルとしてメモリセ
ルのデータ転送速度を上げている。

【０００３】また、このような仕様のシリアルアクセス
マスクＲＯＭにおいては、ワード線長をできるだけ長く
することによりデコーダ数を減らしチップ面積の低減を
図っている。そのため、レイテンシィ期間においてはワ
ード線（又は、ワード線及びビット線）、シリアルアク
セス期間においてはビット線のみの切り換え動作を行う
よう割り振っている。

【０００４】以下、従来のシリアルアクセスマスクＲＯ
Ｍの動作例をレイテンシィ期間及びシリアルアクセス期
間のそれぞれについて、図４に示した一般的なセンスア
ンプの回路構成図及び図５のタイミングチャートを参照
しながら説明する。

【０００５】先ず、レイテンシィ期間中にアドレス信号
により選択されたセル（以下、この項目において選択セ
ルという）がＯＮセルであった場合において、そのメモ
リセルを接続するビット線の電位の変化によるセンスレ
ベルの変化について説明すると共に、センスレベルとリ
ファレンス信号との入力に基づく本従来技術によるメモ
リセルデータ検出動作について説明する。

【０００６】ここで、レイテンシィ期間開始時における
センスレベルはそのレイテンシィ期間以前のセンスレベ
ルが反映するが、本従来技術においては、レイテンシィ
期間開始時におけるセンスレベルは比較的高いレベルに
あったものとして説明する。また、本従来技術において
は、ビット線の過剰なチャージアップを防止するため
に、ビット線の切り換え動作毎に選択セルを接続するビ
ット線に隣接するビット線をディスチャージする方式を
とるものであるとする。

【０００７】レイテンシィ期間においてＯＮセルが選択
されると、既にＧＮＤレベルにディスチャージされてい
た当該ＯＮセルを接続するビット線の寄生容量に対する
プリチャージ動作が開始される。このプリチャージ動作
においては、センスアンプの一方の入力であるセンスレ
ベルが高い状態にあったため、ＧＮＤレベルにディスチ
ャージされていたビット線をチャージアップする際に
は、Ｎｃｈ型ＭＯＳトランジスタ３０１が導通状態とな
るとセンスアンプ１０から急激に電流が供給され、それ
に伴ってセンスアンプの上記一方の入力であるセンスレ
ベルは低下する。

【０００８】このように一時的にセンスアンプから当該
ＯＮセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ３０４の上記一方の入力であるセンスレベルは徐々に
高くなる。

【０００９】また、ワード線の立ち上がりについてはビ
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。当該ＯＮセルがＮＡＮＤ型セルで
あるとすると、プリチャージ動作が完了し当該ＯＮセル
を接続するワード線が立ち上がると、このＯＮセルを構
成するＮｃｈ型ＭＯＳトランジスタは、当該セルがＯＮ
セルであるため導通状態となる。従って、ビット線から
当該セルのドレイン及びソースを介してＧＮＤへ電流が
流れるためこのビット線の電位は低下し、センスアンプ
１０の差動アンプ３０４の上記一方の入力であるセンス
レベルは徐々に低下する。

【００１０】レイテンシィ期間中において当該ＯＮセル
について真のメモリセルデータを検出することができる
のは、ワード線が立ち上がる経過の中でセンスレベルが
リファレンス信号のレベルを下回ったときである。一方
で、従来技術における半導体記憶装置では、レイテンシ
ィ期間とシリアルアクセス期間とにおいてリファレンス
信号を切り換えておらず、常にリファレンス信号のレベ
ルを変動するセンスレベルにおける中間電圧レベルとし
ている。

【００１１】即ち、本従来技術では、レイテンシィ期間
においてワード線が立ち上がる経過の中で、センスレベ
ルがその中間電圧を下回ったときにＯＮセルについての
真のメモリセルデータを検出している。

【００１２】次に、レイテンシィ期間中においてアドレ
ス信号により選択されたセルがＯＦＦセルであった場合
において、そのＯＦＦセルを接続するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプから出力される
リファレンス信号との入力に基づく本従来技術によるメ
モリセルデータの検出動作について説明する。

【００１３】ここで、レイテンシィ期間において先ず差
動アンプ３０４の上記一方の入力であるセンスレベル
が、図５に示したように比較的低いレベルにあったもの
として説明する。カラムデコーダ信号の切り替えからＯ
ＦＦセルが選択されると、既にＧＮＤレベルにディスチ
ャージされていた当該ＯＦＦセルを接続するビット線の
寄生容量に対するプリチャージ動作が開始される。

【００１４】このプリチャージ動作においては、センス
アンプの上記一方の入力であるセンスレベルがレイテン
シィ期間開始時に低い状態にあったため、このビット線
への電流の供給が急激に起こることはなく、チャージア
ップが進むにつれて電流の供給が減少していき、それに
伴いセンスアンプの差動アンプ３０４の上記一方の入力
であるセンスレベルは徐々に高くなる。

【００１５】ここで、当該ＯＦＦセルがＮＡＮＤ型セル
であるとすれば、当該ビット線の寄生容量に対するプリ
チャージ動作が完了しワード線が立ち上がってくると、
当該セルはＯＦＦセルであるため、高い電圧が当該ＯＦ
Ｆセルを構成するＮｃｈ型ＭＯＳトランジスタのゲート
に印加されてもこのＮｃｈ型ＭＯＳトランジスタは遮断
状態のままである。よって、当該ビット線からこのＮｃ
ｈ型ＭＯＳトランジスタを介してＧＮＤに電流が流れる
ことはなく、プリチャージ動作完了後のセンスレベルの
高さはその後保持される。

【００１６】ここでレイテンシィ期間中において、当該
ＯＦＦセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号のレベルを上回ったときであ
る。本従来技術における半導体記憶装置では、常にリフ
ァレンス信号のレベルを変動するセンスレベルにおける
中間電圧レベルとしている。

【００１７】即ち、本従来技術では、レイテンシィ期間
において、センスレベルがその中間電圧を上回ったとき
にＯＦＦセルについての真のメモリセルデータを検出し
ている。

【００１８】図５からも明らかなように、本従来技術で
は、レイテンシィ期間中にＯＮセル及びＯＦＦセルにつ
いて真のメモリセルデータを検出するには、それぞれの
検出タイミングに差があり、その差を理由としてレイテ
ンシィ期間中におけるメモリセルデータの読み出し速度
に制限が生じるといった問題点があった。

【００１９】次に、シリアルアクセス期間中にアドレス
信号により選択されたセルがＯＦＦセルであった場合に
おいて、そのＯＦＦセルを接続するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルデータの検出動作について説明する。

【００２０】ここで、シリアルアクセス期間開始時にお
いて、差動アンプ３０４の上記一方の入力であるセンス
レベルは、図５に示すように上記レイテンシィ期間と同
様に比較的低いレベルにあったものとして説明する。カ
ラムデコーダ信号の切り替えからＯＦＦセルが選択され
ると、既にＧＮＤレベルにディスチャージされていた当
該ＯＦＦセルを接続するビット線の寄生容量に対するプ
リチャージ動作が開始される。

【００２１】このプリチャージ動作においては、センス
アンプの上記一方の入力であるセンスレベルが先ず低い
状態にあったため、ＧＮＤレベルにディスチャージされ
ていたビット線をチャージアップする際には、そのプリ
チャージ動作が進むにつれてセンスアンプ１０から供給
される電流は減少していき、それに伴いセンスアンプの
上記一方の入力であるセンスレベルは徐々に高くなる。
その後、プリチャージ動作が完了すると、当該ビット線
からこのＮｃｈ型ＭＯＳトランジスタを介してＧＮＤに
電流が流れることはなく、プリチャージ動作完了後のセ
ンスレベルの高さはその後保持される。

【００２２】ここで、シリアルアクセス期間中において
は、ＯＦＦセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号のレベルを上回ったときである。本従
来技術における半導体記憶装置では、常にリファレンス
信号の状態をセンスレベルの中間電圧レベルとしている
ため、センスレベルがその中間電圧レベルを上回ったと
きに当該ＯＦＦセルについての真のメモリセルデータを
検出している。

【００２３】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたセルがＯＮセルであった場
合において、そのＯＮセルが属するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルの検出動作について説明する。

【００２４】ここで、シリアルアクセス期間において先
ず差動アンプ３０４の上記一方の入力であるセンスレベ
ルが、図５に示したように比較的高いレベルにあったも
のとして説明する。カラムデコーダ信号の切り替えから
ＯＮセルが選択されると、既にＧＮＤレベルにディスチ
ャージされていた当該ＯＮセルを接続するビット線の寄
生容量に対するプリチャージ動作が開始される。

【００２５】このプリチャージ動作開始時においては、
センスアンプ１０の上記一方の入力であるセンスレベル
が高い状態にあったため、ＧＮＤレベルにディスチャー
ジされていたビット線をチャージアップする際にはＮｃ
ｈ型ＭＯＳトランジスタ３０１が導通状態となるとセン
スアンプから急激に電流が供給され、それに伴ってセン
スアンプの上記一方の入力であるセンスレベルは低下す
る。

【００２６】このように一時的にセンスアンプから当該
ＯＮセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ３０４の上記一方の入力であるセンスレベルは徐々に
高くなる。

【００２７】また、シリアルアクセス期間中においては
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ＯＮセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号のレベルを下回ったときと
なる。

【００２８】本従来技術における半導体記憶装置では、
常にリファレンス信号の状態をセンスレベルの中間電圧
レベルとしているため、シリアルアクセス期間において
は、センスレベルがその中間電圧レベルを下回ったとき
に当該ＯＮセルについての真のメモリセルデータを検出
している。

【００２９】従って、上記シリアルアクセス期間と同様
に、シリアルアクセス期間中にＯＮセル及びＯＦＦセル
について本従来技術により真のメモリセルデータを検出
するには、それぞれの検出タイミングに差があり、その
差を理由としてレイテンシィ期間中におけるメモリセル
データの読み出し速度に制限が生じるといった問題点が
あった。

【００３０】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、メモリセルデータの読み
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、レイテンシ
ィ期間において高レベルのリファレンス信号を発生させ
ることでＯＮセル及びＯＦＦセルについて真のメモリセ
ルデータを検出するタイミングの差を小さくし、レイテ
ンシィ期間におけるメモリセルデータ読み出し動作の高
速化を可能とする半導体記憶装置を提供することにあ
る。

【００３１】また、本発明は、メモリセルデータの読み
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、シリアルア
クセス期間において低レベルのリファレンス信号を発生
させることで、ＯＮセル及びＯＦＦセルについて真のメ
モリセルデータを検出するタイミングの差を小さくし、
シリアルアクセス期間におけるメモリセルデータ読み出
し動作の高速化を可能とする半導体記憶装置を提供する
ことを目的とする。

【００３２】さらに、本発明は、任意にリファレンス信
号のレベル設定を調整可能とし、メモリセルデータの読
み出し速度を制御可能な半導体記憶装置を提供すること
を目的とする。

【００３３】

【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、メモリセルからのデータ
読み出し期間として、レイテンシィ期間とシリアルアク
セス期間とを有する半導体記憶装置において、メモリセ
ルのセンスレベルと比較するリファレンス信号のレベル
設定を、レイテンシィ期間とシリアルアクセス期間とで
動的に切り換えることを特徴とする。

【００３４】請求項２記載の発明は、請求項１記載の発
明において、レイテンシィ期間においては、リファレン
ス信号を高レベルに設定することを特徴とする。

【００３５】請求項３記載の発明は、請求項１又は２記
載の発明において、シリアルアクセス期間においては、
リファレンス信号を低レベルに設定することを特徴とす
る。

【００３６】請求項４記載の発明は、メモリセルからの
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、レ
イテンシィ期間又はシリアルアクセス期間を示す制御信
号を出力するＴＬ期間検出手段と、該ＴＬ期間検出手段
から出力された制御信号に基づき、メモリセルのセンス
レベルと比較するリファレンス信号のレベル設定をレイ
テンシィ期間とシリアルアクセス期間とで動的に変化さ
せて出力するリファレンス信号出力手段と、該リファレ
ンス信号出力手段から出力されたリファレンス信号のレ
ベルとメモリセルのセンスレベルとの比較結果からメモ
リセルのデータを検出し出力するメモリセルデータ検出
手段と、を有することを特徴とする。

【００３７】請求項５記載の発明は、請求項４記載の発
明において、レイテンシィ期間において、リファレンス
信号出力手段は、制御信号に基づきリファレンス信号を
高レベルに設定することを特徴とする。

【００３８】請求項６記載の発明は、請求項４又は５記
載の発明において、シリアルアクセス期間において、リ
ファレンス信号出力手段は、制御信号に基づきリファレ
ンス信号を低レベルに設定することを特徴とする。

【００３９】請求項７記載の発明は、請求項４から５の
いずれかに記載の発明において、ＴＬ期間検出手段は、
メモリセルを指定するためのアドレス信号を取り込むク
ロックであるアドレスセット信号と、メモリセルについ
て検出されたデータを読み出すクロックであるリードク
ロックとを入力とし、該入力信号に基づき制御信号を出
力することを特徴とする。

【００４０】請求項８記載の発明は、メモリセルからの
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、メ
モリセルを指定するためのアドレス信号を取り込むクロ
ックであるアドレスセット信号と、メモリセルについて
検出されたデータを読み出すクロックであるリードクロ
ックとを入力とし、該入力信号に基づきレイテンシィ期
間又はシリアルアクセス期間を検出し、レイテンシィ期
間又はシリアルアクセス期間を示す制御信号を出力する
ＴＬ期間検出回路と、該ＴＬ期間検出回路により出力さ
れた制御信号に基づき、レイテンシィ期間にはメモリセ
ルのセンスレベルと比較するリファレンス信号を高いレ
ベルで出力し、シリアルアクセス期間にはリファレンス
信号を低レベルで出力するリファレンスアンプと、アド
レスセット信号を入力し、該入力信号に基づき外部から
アドレス信号を取り込み出力するアドレスレジスタと、
レイテンシィ期間にはアドレスレジスタの出力信号に含
まれるカラムアドレスをそのまま出力し、シリアルアク
セス期間にはリードクロックの入力に従ってカウントア
ップしそのカウント値を出力するカラムアドレスカウン
タと、該カラムアドレスカウンタから出力されたカラム
アドレス又はカウント値をデコードしそのデコード信号
を出力するカラムデコーダと、該カラムデコーダから出
力されたデコード信号に基づきビット線を選択するカラ
ムセレクタと、アドレスレジスタの出力信号に含まれる
ロウ選択アドレスを入力し、該入力信号に基づきワード
線を選択するロウデコーダと、カラムアドレスカウンタ
から出力されたカラムアドレス又はカウント値に該当す
るビット線をグランドレベルにディスチャージするディ
スチャージセレクタと、カラムセレクタにより選択され
たビット線及びロウデコーダにより選択されたワード線
に該当するメモリセルのセンスレベルと、リファレンス
アンプから出力されたリファレンス信号のレベルとの比
較結果からメモリセルのデータを検出し出力するセンス
アンプと、該センスアンプから出力されたメモリセルの
データをリードクロックの入力により取り込み、同じく
リードクロックの入力により所定量のメモリセルのデー
タを転送するシフトレジスタ回路と、該シフトレジスタ
回路から転送されたメモリセルのデータをリードクロッ
ク信号の入力により出力する出力回路と、を有すること
を特徴とする。

【００４１】請求項９記載の発明は、請求項８記載の発
明において、ＴＬ期間検出回路は、リードクロックを入
力とする第１のインバータと、該第１のインバータの出
力をドレイン電極による入力とする第１のＰｃｈ型ＭＯ
Ｓトランジスタと、第１のインバータの当該出力をソー
ス電極による入力とする第１のＮｃｈ型ＭＯＳトランジ
スタと、アドレスセット信号を入力とする第２のインバ
ータと、該第２のインバータの出力を一方の入力とし第
１のＰｃｈ型ＭＯＳトランジスタのソース電極及び第１
のＮｃｈ型ＭＯＳトランジスタのドレイン電極を他方の
入力とし、第１のＮｃｈ型ＭＯＳトランジスタのゲート
電極に出力を接続する第１のＮＡＮＤ回路と、該第１の
ＮＡＮＤ回路の当該出力を入力とし、第１のＰｃｈ型Ｍ
ＯＳトランジスタのゲート電極に出力を接続する第３の
インバータと、第１のＰｃｈ型ＭＯＳトランジスタのソ
ース電極及び第１のＮｃｈ型ＭＯＳトランジスタのドレ
イン電極を入力とする第４のインバータと、該第４のイ
ンバータの出力を入力とする第５のインバータと、該第
５のインバータの出力をソース電極による入力とし、第
４のインバータ４０５の入力及び第１のＮＡＮＤ回路の
他方の入力にドレイン電極を接続する第２のＮｃｈ型Ｍ
ＯＳトランジスタと、第５のインバータの当該出力をド
レイン電極による入力とし、第４のインバータの入力及
び第１のＮＡＮＤ回路の他方の入力にソース電極を接続
する第２のＰｃｈ型ＭＯＳトランジスタと、第４のイン
バータの当該出力を一方の入力とし、第２のインバータ
の当該出力を他方の入力として制御信号を出力する第２
のＮＡＮＤ回路と、を有することを特徴とする。

【００４２】請求項１０記載の発明は、請求項８又は９
記載の発明において、リファレンスアンプは、ダミーセ
ルと、該ダミーセルを接続するビット線にドレイン電極
を接続する第３のＮｃｈ型ＭＯＳトランジスタと、ダミ
ーセルを接続するビット線を入力とし、第３のＮｃｈ型
ＭＯＳトランジスタのゲート電極に出力を接続する第６
のインバータと、リファレンス信号を入力とする第７の
インバータと、該第７のインバータの出力をゲート電極
に接続し、電源電圧にドレイン電極を接続する第３のＰ
ｃｈ型ＭＯＳトランジスタと、該第３のＰｃｈ型ＭＯＳ
トランジスタのソース電極にドレイン電極を接続し、ゲ
ート電極とソース電極とを接続する第４のＰｃｈ型ＭＯ
Ｓトランジスタと、ドレイン電極を電源電圧に接続し、
ゲート電極とソース電極とを接続する第５のＰｃｈ型Ｍ
ＯＳトランジスタとを有し、第４のＰｃｈ型ＭＯＳトラ
ンジスタのソース電極とゲート電極との接続点と、第５
のＰｃｈ型ＭＯＳトランジスタのソース電極とゲート電
極との接続点とを接続し、該接続点を、第３のＮｃｈ型
ＭＯＳトランジスタのソース電極と接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。

【００４３】請求項１１記載の発明は、請求項８又は９
記載の発明において、リファレンスアンプは、第１のダ
ミーセル及び第２のダミーセルと、制御信号を入力とす
る第８のインバータと、制御信号をゲート電極に接続
し、第１のダミーセルを接続するビット線にドレイン電
極を接続する第４のＮｃｈ型ＭＯＳトランジスタと、第
８のインバータの出力にゲート電極に接続し、第２のダ
ミーセルを接続するビット線にドレイン電極を接続する
第５のＮｃｈ型ＭＯＳトランジスタと、第４のＮｃｈ型
ＭＯＳトランジスタのソース電極又は第５のＮｃｈ型Ｍ
ＯＳトランジスタのソース電極を入力とする第９のイン
バータと、第４のＮｃｈ型ＭＯＳトランジスタのソース
電極及び第５のＮｃｈ型ＭＯＳトランジスタのソース電
極にドレイン電極を接続し、第９のインバータの出力に
ゲート電極を接続する第３のＮｃｈ型ＭＯＳトランジス
タと、ドレイン電極を電源電圧に接続し、ゲート電極と
ソース電極とを接続する第６のＰｃｈ型ＭＯＳトランジ
スタとを有し、該第６のＰｃｈ型ＭＯＳトランジスタの
ゲート電極とソース電極との接続点を、第６のＮｃｈ型
ＭＯＳトランジスタのソース電極に接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。

【００４４】請求項１２記載の発明は、請求項９から１
１のいずれかに記載の発明において、アドレスセット信
号は、レイテンシィ期間の直前にＨレベルからＬレベル
に立ち下がり、以後のレイテンシィ期間及びシリアルア
クセス期間においてはＬレベルを保つことを特徴とす
る。

【００４５】請求項１３記載の発明は、請求項９から１
２のいずれかに記載の発明において、リードクロック信
号は、レイテンシィ期間においてはＨレベルを保持し、
シリアルアクセス期間の直前にＨレベルからＬレベルに
立ち下がることを特徴とする。

【００４６】

【発明の実施の形態】本発明による半導体記憶装置は、
レイテンシィ期間を示す制御信号を出力するＴＬ期間検
出回路と、ＴＬ期間検出回路から出力された制御信号に
基づきレイテンシィ期間とシリアルアクセス期間とでリ
ファレンス信号のレベル設定を動的に切り換えて出力す
るリファレンスアンプと、リファレンスアンプから出力
されたリファレンス信号のレベルと、読み出しの対象と
して選択されたメモリセル（以下、選択セルという）の
センスレベルとの比較結果からこのメモリセルのデータ
を検出し出力するセンスアンプとを有する構成としたこ
とを特徴とする。

【００４７】上記の構成を備えることにより本発明の半
導体記憶装置は、メモリセルのデータ検出動作を高速化
することができるといった本発明独自の効果を奏するこ
とができる。その理由は、本発明の半導体記憶装置で
は、レイテンシィ期間とシリアルアクセス期間において
それぞれ異なるレベルのリファレンス信号を出力させて
いるため、レイテンシィ期間とシリアルアクセス期間と
でそれぞれ選択セルのセンスレベルに対応する検出動作
が行えるからである。

【００４８】以下、本発明の一実施形態を添付図面を参
照しながら詳細に説明する。

【００４９】図１は、本発明の一実施形態における半導
体記憶装置の概略構成を示したブロック図である。ＴＬ
期間検出回路１には、外部から選択セルを指定するため
のアドレス信号を取り込むクロックであるアドレスセッ
ト信号（ＡＤＤＳＥＴ）及びメモリセルデータを読み出
すクロックであるリードクロック（ＲＣＬＯＣＫ）が外
部から入力され、ＴＬ期間検出回路１は、入力されたア
ドレスセット信号（ＡＤＤＳＥＴ）及びリードクロック
（ＲＣＬＯＣＫ）に基づきレイテンシィ期間とシリアル
アクセス期間とを検出し、レイテンシィ期間又はシリア
ルアクセス期間を示す制御信号（ＲＣＬ）を発生する。

【００５０】リファレンスアンプ２は、ＴＬ期間検出回
路１から入力した制御信号（ＲＣＬ）に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、シリアルアクセス期間においては低いレベルのリフ
ァレンス信号を出力する。選択セルのセンスレベルの変
化については後に詳細に説明するが、本発明において
は、このようにリファレンス信号のレベルを設定するこ
とにより選択セルのセンスレベルと本発明独自の比較動
作及びメモリセルデータの検出動作が行える。以下、本
実施形態によるレイテンシィ期間及びシリアルアクセス
期間におけるメモリセルデータの検出動作について説明
する。

【００５１】選択セルがＯＮセルであった場合、レイテ
ンシィ期間におけるメモリセルデータの検出に関して
は、このＯＮセルに接続されるビット線の寄生容量に対
してプリチャージ動作により充電が完了した後、ワード
線が立ち上がる経過中において低下するセンスレベルに
より真のメモリセルデータを検出することができる。こ
こで、プリチャージ動作とは、ビット線の過剰なチャー
ジアップを防止するためにビット線は選択される前にＧ
ＮＤレベルにディスチャージされており、選択された時
点でこのビット線の寄生容量を充電するためにチャージ
アップする動作のことをいう。

【００５２】よって、本実施形態においては、図５のタ
イミングチャートに示されるように、レイテンシィ期間
中においてはリファレンス信号のレベルを高く設定して
いるため、ワード線の立ち上がりに伴い低下するセンス
レベルとリファレンス信号のレベルとの比較動作を従来
より速い段階で行うことができる。

【００５３】選択セルがＯＦＦセルであった場合、同じ
くレイテンシィ期間におけるメモリセルデータの検出に
関しては、このＯＦＦセルに接続されるビット線の寄生
容量に対するプリチャージ動作に伴い上昇するセンスレ
ベルにより真のメモリセルデータを検出することができ
る。

【００５４】このようにレイテンシィ期間では、ＯＦＦ
セルのデータ検出動作より遅れてＯＮセルのデータ検出
動作がを行われ、ＯＮセルのセンスレベルとリファレン
ス信号との比較動作が速い段階で行える本実施形態によ
れば、レイテンシィ期間におけるデータ検出速度を高速
化することができる。

【００５５】また、選択セルがＯＦＦセルであった場
合、シリアルアクセス期間におけるメモリセルデータの
検出に関しては、このＯＦＦセルに接続されるビット線
の寄生容量に対するプリチャージ動作により充電を開始
し暫くが経過した時点において上昇するセンスレベルで
真のメモリセルデータを検出することができる。

【００５６】よって、本実施形態においては、図５のタ
イミングチャートに示されるように、シリアルアクセス
期間中にリファレンス信号のレベルを低く設定している
ため、プリチャージ動作中において上昇するセンスレベ
ルとリファレンス信号のレベルとの比較動作を従来より
速い段階で行うことができる。

【００５７】選択セルがＯＮセルであった場合、同じく
シリアルアクセス期間におけるメモリセルデータの検出
に関しては、このＯＮセルに接続されるビット線の寄生
容量に対してプリチャージ動作により充電を開始した時
点或いは間もない期間において低下するセンスレベルで
真のメモリセルデータを検出することができる。

【００５８】このようにシリアルアクセス期間では、Ｏ
Ｎセルのデータ検出動作より遅れてＯＦＦセルのデータ
検出動作が行われ、ＯＦＦセルのセンスレベルとリファ
レンス信号との比較動作を速い段階で行える本実施形態
によれば、シリアルアクセス期間におけるデータ検出速
度を高速化することができる。

【００５９】次に、本実施形態における半導体記憶装置
によるメモリセルのデータ読み出し動作について同じく
図１を参照しながら詳細に説明する。

【００６０】ＴＬ期間検出回路１には、外部からアドレ
スセット信号（ＡＤＤＳＥＴ）及びリードクロック（Ｒ
ＣＬＯＣＫ）が外部から入力され、ＴＬ期間検出回路１
は、入力されたアドレスセット信号（ＡＤＤＳＥＴ）及
びリードクロック（ＲＣＬＯＣＫ）に基づきレイテンシ
ィ期間又はシリアルアクセス期間を検出し、レイテンシ
ィ期間又はシリアルアクセス期間を示す制御信号（ＲＣ
Ｌ）を発生する。

【００６１】リファレンスアンプ２は、ＴＬ期間検出回
路１から入力した制御信号（ＲＣＬ）に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、また、シリアルアクセス期間においては低いレベル
のリファレンス信号を出力する。また、アドレスセット
信号（ＡＤＤＳＥＴ）は、上述したようにＴＬ期間検出
回路１に入力されるが、それと共にアドレスレジスタ３
にも入力され、このアドレスセット信号（ＡＤＤＳＥ
Ｔ）が”Ｈ”レベルである時に、アドレスレジスタ３は
外部アドレス（ＡＤＤ）を取り込む。

【００６２】レイテンシィ期間では、ワード線（又は、
ワード線及びビット線）が切り換え動作により選択セル
を接続するワード線（又は、ワード及びビット線）が選
択される。即ち、この期間中においては、アドレスレジ
スタ３の出力信号に含まれるロウ選択アドレスはロウデ
コーダ５に入力され、ロウデコーダ５は、この入力信号
を基にワード線を選択する。また、同期間中において、
アドレスレジスタ３の出力信号に含まれるカラムアドレ
スはカラムアドレスカウンタ７に入力され、入力された
カラムアドレスはそのままアドレスカウンタ７からカラ
ムデコーダ８に出力される。カラムセレクタ９は、カラ
ムデコーダ８から出力されたデコード信号に基づきビッ
ト線を選択する。

【００６３】このように、ワード線及びビット線が選択
されると、これらに該当する選択セルのデータは、セン
スアンプ１０により検出されシフトレジスタ回路１１に
出力される。

【００６４】次に、シリアルアクセス期間中では、前回
の読み出し期間においてシフトレジスタ１１に蓄えられ
たデータがリードクロック（ＲＣＬＯＣＫ）の入力に従
って出力回路１２へ転送されると共に、同じくリードク
ロック（ＲＣＬＯＣＫ）の入力に従って出力回路１２か
ら当該転送されたデータが出力される。

【００６５】さらに、このリードクロック（ＲＣＬＯＣ
Ｋ）は、シリアルアクセス期間におけるビット線の切り
換え動作にも使用される。カラムアドレスカウンタ７は
リードクロック（ＲＣＬＯＣＫ）の入力に従ってカウン
トアップし、カラムデコーダ８からはカラムアドレスカ
ウンタ７でのカウント値がデコード出力される。カラム
セレクタ９は、カラムデコーダ８から出力されたデコー
ド信号の入力に基づき、順次隣接するビット線を選択す
る。このようにシリアルアクセス期間においてはシリア
ルにビット線のみが切り換えられ、このビット線とレイ
テンシィ期間にて選択されたワード線に該当するメモリ
セルデータがセンスアンプ１０において検出、そして出
力される。

【００６６】また、カラムアドレスカウンタ７の出力
は、カラムデコーダ８の入力となると共にディスチャー
ジセレクタ１３の入力ともなっている。このようにカラ
ムアドレス７からの出力をディスチャージセレクタ１３
の入力とすることにより、ディスチャージセレクタ１３
は、カラムアドレスカウンタ７におけるカウント値に基
づき、選択セルを接続するビット線に隣接するビット線
を順次選択し、上記のプリチャージ動作を行う。

【００６７】次に、図１〜図５を参照しながら本実施形
態における半導体記憶装置の構成及び動作についてさら
に詳細に説明する。

【００６８】図２は、本発明の一実施形態におけるリフ
ァレンスアンプ回路２の回路構成図を示している。図２
によれば、本実施形態におけるリファレンスアンプ回路
２は、Ｐｃｈ型ＭＯＳトランジスタ２０１〜２０３と、
Ｎｃｈ型ＭＯＳトランジスタ２０４と、インバータ２０
５、２０６を有して構成される。

【００６９】各Ｐｃｈ型ＭＯＳトランジスタ２０２及び
Ｐｃｈ型ＭＯＳトランジスタ２０１は、ゲート電極とソ
ース電極とを接続した構成で、負荷抵抗として用いられ
る負荷ＭＯＳトランジスタと呼ばれる。Ｐｃｈ型ＭＯＳ
トランジスタ２０３は、ゲート電極をインバータ２０６
の出力、ドレイン電極を電源電圧、ソース電極をＰｃｈ
型ＭＯＳトランジスタ２０２のドレイン電極に接続して
いる。

【００７０】また、Ｐｃｈ型ＭＯＳトランジスタ２０１
は、ドレイン電極を電源電圧、ゲート電極とソース電極
との接続点をＰｃｈ型ＭＯＳトランジスタ２０２のゲー
ト電極とソース電極との接続点に接続している。さら
に、Ｐｃｈ型ＭＯＳトランジスタ２０１のゲート電極と
ソース電極との接続点は、リファレンスアンプの出力端
子と接続されると共にＮｃｈ型ＭＯＳトランジスタ２０
４のソース電極に接続される。

【００７１】ここで、Ｎｃｈ型ＭＯＳトランジスタ２０
４は、そのソース電極は既に説明したように、Ｐｃｈ型
ＭＯＳトランジスタ２０１のゲート電極とソース電極と
の接続点と接続されると共にリファレンスアンプの出力
端子と接続されており、そのドレイン電極はダミーセル
を接続するビット線に接続される。インバータ２０５
は、ダミーセルを接続するビット線を入力として接続
し、その出力をＮｃｈ型ＭＯＳトランジスタ２０４のゲ
ート電極に接続している。これらインバータ２０５とＮ
ｃｈ型ＭＯＳトランジスタ２０４とは、フィードバック
回路の構成を成している。

【００７２】上記フィードバック回路は、ダミーセルの
ビット線の電位を安定させるための回路である。以下に
フィードバック回路の動作について説明する。

【００７３】ダミーセルを接続するビット線の電位がイ
ンバータ２０５の論理閾値より低い状態にあったとき、
インバータ２０５からＨレベルの信号がＮｃｈ型ＭＯＳ
トランジスタ２０４のゲート電極に入力され、Ｎｃｈ型
ＭＯＳトランジスタ２０４は導通状態となってダミーセ
ルへの電流が供給されビット線の電位を高くする。その
電位が上記論理閾値より高くなると、インバータ２０５
からはＬレベルの信号が出力されＮｃｈ型ＭＯＳトラン
ジスタ２０４は遮断状態となり、ダミーセルへの電流の
供給が絶たれる。このようなフィードバック回路におけ
る動作によって、ダミーセルのビット線の電位を上記論
理閾値付近で略安定させることができる。

【００７４】本発明は、上記構成のリファレンスアンプ
２を用いることで、レイテンシィ期間中においてリファ
レンス信号のレベルを高く設定するといった動作が行え
る。以下に図２に示したリファレンスアンプ２の動作に
ついて詳細に説明する。ここで、本実施形態におけるＴ
Ｌ期間検出回路１の動作の詳細については後に図４を用
いて説明するが、本実施形態におけるＴＬ期間検出回路
１は、レイテンシィ期間中においてはＨレベルの制御信
号（ＲＣＬ）を出力し、また、シリアルアクセス期間中
においてはＬレベルの制御信号（ＲＣＬ）を出力する。

【００７５】先ず、シリアルアクセス期間中におけるリ
ファレンスアンプ２の動作について説明する。シリアル
アクセス期間中においては、インバータ２０６の入力端
子へはＬレベルの制御信号（ＲＣＬ）が入力され、ここ
で論理反転してＰｃｈ型ＭＯＳトランジスタ２０３のゲ
ート電極に入力される。ゲート電極にＨレベルの信号が
入力するとＰｃｈ型ＭＯＳトランジスタ２０３は遮断状
態となる。

【００７６】このときのリファレンスアンプ２は、Ｐｃ
ｈ型ＭＯＳトランジスタ２０１とＮｃｈ型ＭＯＳトラン
ジスタ２０４とにより成るレシオ回路として動作し、そ
の出力端子から出力されるリファレンス信号（ＲＥＦ）
のレベルは、導通時におけるＰｃｈ型ＭＯＳトランジス
タ２０１の内部抵抗と導通時におけるＮｃｈ型ＭＯＳト
ランジスタ２０４の内部抵抗との比により決定する。

【００７７】レイテンシィ期間中におけるリファレンス
アンプ２の動作について詳細に説明する。レイテンシィ
期間中においては、レイテンシィ期間中においてインバ
ータ２０６の入力端子にＨレベルの制御信号（ＲＣＬ）
が入力され、ここで論理反転してＰｃｈ型ＭＯＳトラン
ジスタ２０３のゲート電極に入力される。ゲート電極に
Ｌレベルの信号が入力するとＰｃｈ型ＭＯＳトランジス
タ２０３は導通状態となり、直列に接続されるＰｃｈ型
ＭＯＳトランジスタ２０２及びＰｃｈ型ＭＯＳトランジ
スタ２０３は、Ｐｃｈ型ＭＯＳトランジスタ２０１と並
列に接続された関係となる。

【００７８】よって、リファレンスアンプ２の出力端子
から出力されるリファレンス信号（ＲＥＦ）のレベル
は、Ｐｃｈ型ＭＯＳトランジスタ２０１〜２０３の合成
内部抵抗と導通時におけるＮｃｈ型ＭＯＳトランジスタ
２０４との内部抵抗との比により決定する。

【００７９】ここで、Ｎｃｈ型ＭＯＳトランジスタ２０
４の内部抵抗は同一であって、Ｐｃｈ型ＭＯＳトランジ
スタ２０１〜２０３の合成内部抵抗はＰｃｈ型ＭＯＳト
ランジスタ２０１の内部抵抗と比較して小さな抵抗値と
なるため、レイテンシィ期間中においてリファレンスア
ンプ２から出力されるリファレンス信号（ＲＥＦ）は高
レベルとなり、シリアルアクセス期間中においてはリフ
ァレンスアンプ２から出力されるリファレンス信号（Ｒ
ＥＦ）は低レベルとなる。

【００８０】尚、本実施形態においては、Ｐｃｈ型ＭＯ
Ｓトランジスタ２０１の内部抵抗或いはＰｃｈ型ＭＯＳ
トランジスタ２０１〜２０３の合成内部抵抗と、Ｎｃｈ
型ＭＯＳトランジスタ２０４の内部抵抗との関係により
リファレンス信号のレベルの高低を設定している。よっ
て、Ｐｃｈ型ＭＯＳトランジスタ２０１〜２０３、Ｎｃ
ｈ型ＭＯＳトランジスタ２０４の内部抵抗を調整するこ
とによって適宜任意のリファレンス信号（ＲＥＦ）のレ
ベル設定が行える。

【００８１】図３は、一般的なセンスアンプ１０の回路
構成例を示している。本図に示されるセンスアンプ１０
は、Ｐｃｈ型ＭＯＳトランジスタ３０１と、Ｎｃｈ型Ｍ
ＯＳトランジスタ３０２と、インバータ３０３と、差動
アンプ３０４とを有して構成される。

【００８２】Ｐｃｈ型ＭＯＳトランジスタ３０１はゲー
ト電極とソース電極とを接続し負荷抵抗として機能す
る。また、本図に示されるセンスアンプ１０は、リファ
レンスアンプ２と同様にメモリセルのビット線の電位を
一定に保つためのフィードバック回路が備えられてい
る。このフィードバック回路は、Ｎｃｈ型ＭＯＳトラン
ジスタ３０２とインバータ３０３とにより構成され、イ
ンバータ３０３の入力端子にはメモリセルのビット線の
電位が入力され、その出力端子にはＮｃｈ型ＭＯＳトラ
ンジスタ３０２のゲート電極が接続される。

【００８３】また、Ｎｃｈ型ＭＯＳトランジスタ３０２
のドレイン電極にはメモリセルのビット線が接続され、
そのソース電極にはＰｃｈ型ＭＯＳトランジスタ３０１
のソース電極とゲート電極との接続点が接続される。差
動アンプ３０４は、Ｐｃｈ型ＭＯＳトランジスタ型ＭＯ
Ｓトランジスタ３０１のソース電極とゲート電極との接
続点を一方の入力とし、リファレンスアンプ２からのリ
ファレンス信号（ＲＥＦ）を他方の入力としている。

【００８４】次に、本図に示されたセンスアンプ１０の
動作について詳細に説明する。例えば、メモリセルのビ
ット線の電位がインバータ３０３の論理閾値より低いレ
ベルにあったとき、インバータ３０３からＨレベルの信
号がＮｃｈ型ＭＯＳトランジスタ３０２のゲート電極に
出力される。このＨレベルの信号がゲート電極に入力さ
れたＮｃｈ型ＭＯＳトランジスタ３０２は導通状態とな
り、メモリセルに対して電流を供給しそのビット線の電
位を高くするよう制御する。

【００８５】また、メモリセルのビット線の電位がイン
バータ３０３の論理閾値より高くなったとき、インバー
タ３０３からＬレベルの信号がＮｃｈ型ＭＯＳトランジ
スタ３０２のゲート電極に出力される。このＬレベルの
信号がゲート電極に入力されたＮｃｈ型ＭＯＳトランジ
スタ３０２は遮断状態となる。

【００８６】ここで、ビット線にはメモリセルを介して
流れる微小電流の他にビット線自身につく配線容量など
の寄生容量への充電・放電による電流が流れる。例えば
メモリセルにおける記憶容量を大きくしたい場合、この
寄生容量に流れる電流はメモリセルにより流れる電流よ
りはるかに大きくなることから、フィードバック回路の
上記動作よってメモリセルのビット線の電位をインバー
タ３０３の論理閾値付近で略安定させ、ビット線の寄生
容量への充電・放電により流れる電流の影響を最小限に
抑えている。

【００８７】また、本センスアンプ１０においては、選
択セルのセンスレベルとリファレンス信号（ＲＥＦ）と
を入力とする差動アンプ３０４にてそれらの差分電圧を
増幅した信号（ＳＯＵＴ）を出力している。差動アンプ
３０４の上記一方の入力にはＰｃｈ型ＭＯＳトランジス
タ３０１のソース電極とゲート電極との接続点が接続さ
れ、この接続点の電位が差動アンプ３０４に入力され
る。

【００８８】ここで、図３に示されるように、本センス
アンプ１０においては、Ｐｃｈ型ＭＯＳトランジスタ３
０１とフィードバック回路とによりレシオ回路が構成さ
れているため、上記接続点に現れる電位は、Ｐｃｈ型Ｍ
ＯＳトランジスタ３０１の内部抵抗と導通時におけるＮ
ｃｈ型ＭＯＳトランジスタ３０２の内部抵抗との比によ
り決定する。差動アンプ３０４では、上記一方の入力で
ある上記接続点の電位と上記他方の入力であるリファレ
ンス信号のレベルとの差分電圧を増幅出力する。

【００８９】次に、本発明の実施形態におけるＴＬ期間
検出回路１の構成及び動作について図４を参照しながら
詳細に説明する。図４によれば、本実施形態におけるＴ
Ｌ期間検出回路１は、リードクロック（ＲＣＬＯＣＫ）
を入力とするインバータ４０１と、インバータ４０１の
出力をドレイン電極による入力とするＰｃｈ型ＭＯＳト
ランジスタ４１２と、インバータ４０１の当該出力をソ
ース電極による入力とするＮｃｈ型ＭＯＳトランジスタ
４０９と、アドレスセット信号（ＡＤＤＳＥＴ）を入力
とするインバータ４０２と、インバータ４０２の出力を
一方の入力としＰｃｈ型ＭＯＳトランジスタ４１２のソ
ース電極及びＮｃｈ型ＭＯＳトランジスタ４０９のドレ
イン電極を他方の入力としＮｃｈ型ＭＯＳトランジスタ
４０９のゲート電極に出力を接続するＮＡＮＤ回路４０
８と、ＮＡＮＤ回路４０８の当該出力を入力としＰｃｈ
型ＭＯＳトランジスタ４１２のゲート電極に出力を接続
するインバータ４０３と、Ｐｃｈ型ＭＯＳトランジスタ
４１２のソース電極及びＮｃｈ型ＭＯＳトランジスタ４
０９のドレイン電極を入力とするインバータ４０５と、
インバータ４０５の出力を入力とするインバータ４０４
と、インバータ４０４の出力をソース電極による入力と
しインバータ４０５の入力及びＮＡＮＤ回路４０８の上
記他方の入力にドレイン電極を接続するＮｃｈ型ＭＯＳ
トランジスタ４１１と、インバータ４０４の当該出力を
ドレイン電極による入力としソース電極による出力をイ
ンバータ４０５の入力及びＮＡＮＤ回路４０８の上記他
方の入力へ接続するＰｃｈ型ＭＯＳトランジスタ４１０
と、インバータ４０５の当該出力を一方の入力としイン
バータ４０２の当該出力を他方の入力として制御信号
（ＲＣＬ）を出力するＮＡＮＤ回路４０６と、により構
成される。

【００９０】次に、本実施形態におけるＴＬ期間検出回
路１の動作について図４及び図５を参照しながら詳細に
説明する。

【００９１】インバータ４０１にＨレベルのリードクロ
ック（ＲＣＬＯＣＫ）が入力されるとその出力はＬレベ
ルとなってＰｃｈ型ＭＯＳトランジスタ４１２のドレイ
ン電極及びＮｃｈ型ＭＯＳトランジスタ４０９のソース
電極に入力される。またこの時点において、インバータ
４０２にはＨレベルのアドレスセット信号（ＡＤＤＳＥ
Ｔ）が入力されているため、その出力はＬレベルとなっ
てＮＡＮＤ回路４０８の上記一方の入力となる。

【００９２】このように上記一方の入力としてＬレベル
の信号が入力されたＮＡＮＤ回路４０８の出力はＨレベ
ルとなり、当該Ｈレベルの信号がＮｃｈ型ＭＯＳトラン
ジスタ４０９のゲート電極に出力されると共にインバー
タ４０３に出力され、インバータ４０３からはＰｃｈ型
ＭＯＳトランジスタ４１２のゲート電極にＬレベルの信
号が出力される。従って、Ｐｃｈ型ＭＯＳトランジスタ
４１２及びＮｃｈ型ＭＯＳトランジスタ４０９は導通状
態となり、Ｐｃｈ型ＭＯＳトランジスタ４１２のソース
電極及びＮｃｈ型ＭＯＳトランジスタ４０９のドレイン
電極からの出力はＬレベルとなる。

【００９３】Ｐｃｈ型ＭＯＳトランジスタ４１２のソー
ス電極及びＮｃｈ型ＭＯＳトランジスタ４０９のドレイ
ン電極から出力されたＬレベルの信号は、インバータ４
０５に入力されその出力はＨレベルとなる。このＨレベ
ルの信号はＮＡＮＤ回路４０６に上記一方の入力とな
り、その一方で、ＮＡＮＤ回路４０６の上記他方の入力
にはインバータ４０２の出力であるＬレベルの信号が入
力される。従って、ＮＡＮＤ回路４０６からの出力、即
ち制御信号（ＲＣＬ）はこの時点においてＨレベルとな
る。

【００９４】次に、Ｈレベルの状態を保持したリードク
ロック信号（ＲＣＬＯＣＫ）、及び、ＨレベルからＬレ
ベルに変化したアドレスセット信号（ＡＤＤＳＥＴ）が
ＴＬ期間検出回路に入力する。このとき、インバータ４
０２にはＬレベルのアドレスセット信号（ＡＤＤＳＥ
Ｔ）が入力されるためその出力はＨレベルとなる。この
出力はＮＡＮＤ回路４０８の上記一方の入力となり、ま
た、上記他方の入力にはＬレベルの信号が入力されるた
め、ＮＡＮＤ回路４０８からの出力はＨレベルを保つ。

【００９５】従って、当該Ｈレベルの信号をゲート電極
の入力とするＮｃｈ型ＭＯＳトランジスタ４０９及び当
該Ｈレベルの信号の反転信号をゲート電極の入力とする
Ｐｃｈ型ＭＯＳトランジスタ４１２は導通状態を保ち、
Ｐｃｈ型ＭＯＳトランジスタ４１２のソース電極及びＮ
ｃｈ型ＭＯＳトランジスタ４０９のドレイン電極からの
出力はＨレベルを保つ。

【００９６】このＰｃｈ型ＭＯＳトランジスタ４１２の
ソース電極及びＮｃｈ型ＭＯＳトランジスタ４０９のド
レイン電極から出力されたＨレベルの信号は、ＮＡＮＤ
回路４０８の上記他方の入力となる。このとき、このＮ
ＡＮＤ回路４０８の上記一方の入力にはＨレベルの信号
が入力されているため、その出力はＬレベルの信号とな
る。従って、このＬレベルの信号をゲート電極の入力と
するＮｃｈ型ＭＯＳトランジスタ４０９、及び、当該Ｌ
レベルの反転信号をゲート電極の入力とするＰｃｈ型Ｍ
ＯＳトランジスタ４１２は遮断状態となる。

【００９７】また、ＮＡＮＤ回路４０８から出力された
当該Ｌレベルの信号はＮＡＮＤ回路４０８からＮｃｈ型
ＭＯＳトランジスタ４１１のゲート電極に入力されると
共に、当該Ｌレベルの信号はインバータ４０３を介する
ことによりその反転信号がＮｃｈ型ＭＯＳトランジスタ
４１１のゲート電極に入力される。よって、この時点に
おいてＮｃｈ型ＭＯＳトランジスタ４１１及びＰｃｈ型
ＭＯＳトランジスタ４１０は導通状態となる。

【００９８】このとき、Ｎｃｈ型ＭＯＳトランジスタ４
１１のソース電極及びＰｃｈ型ＭＯＳトランジスタ４１
０のドレイン電極にはＬレベルの信号が入力されている
ため、Ｎｃｈ型ＭＯＳトランジスタ４１１のドレイン電
極及びＰｃｈ型ＭＯＳトランジスタのソース電極からは
Ｌレベルの信号が出力される。よって、当該Ｌレベルの
信号を入力とするインバータ４０５からはＨレベルの信
号が出力され、当該Ｈレベルの信号はＮＡＮＤ回路４０
６の上記一方の入力となる。またこのとき、ＮＡＮＤ回
路４０６の上記他方の入力にはインバータ４０２からＨ
レベルの信号が入力しているため、ＮＡＮＤ回路４０６
からはＬレベルの制御信号（ＲＣＬ）が出力される。

【００９９】次に、引き続きＬレベルの状態を保つアド
レスセット信号（ＡＤＤＳＥＴ）、及び、Ｈレベルから
Ｌレベルと変化したリードクロック信号（ＲＣＬＯＣ
Ｋ）がＴＬ期間検出回路１に入力される。以降の期間は
シリアルアクセス期間となり、以下、この期間における
ＴＬ期間検出回路１における動作について詳細に説明す
る。

【０１００】このとき、インバータ４０１にはＨレベル
のリードクロック（ＲＣＬＯＣＫ）が入力されその出力
はＬレベルとなり、インバータ４０２にはＬレベルのア
ドレスセット信号（ＡＤＤＳＥＴ）が入力されその出力
はＨレベルとなる。インバータ４０２から出力されたＨ
レベルの信号はＮＡＮＤ回路４０８の上記一方の入力と
なり、上記他方の入力にはＰｃｈ型ＭＯＳトランジスタ
４１０のソース電極及びＮｃｈ型ＭＯＳトランジスタ４
１１のドレイン電極から出力されたＬレベルの信号が入
力される。よって、このときのＮＡＮＤ回路４０８の出
力はＨレベルとなる。

【０１０１】従って、当該Ｈレベルの信号をゲート電極
の入力とするＮｃｈ型ＭＯＳトランジスタ４０９、及
び、インバータ４０３から出力された当該Ｈレベルの信
号の反転信号を入力とするＰｃｈ型ＭＯＳトランジスタ
４１２は、導通状態となる。また、インバータ４０３か
ら出力された当該反転信号をゲート電極の入力とするＮ
ｃｈ型ＭＯＳトランジスタ４１１、及び、当該Ｈレベル
の信号をゲート電極の入力とするＰｃｈ型ＭＯＳトラン
ジスタ４１０は、遮断状態となる。

【０１０２】ここで、シリアルアクセス期間の開始時点
においてインバータ４０１の出力はＨレベルであり、こ
の時点においてＰｃｈ型ＭＯＳトランジスタ４１２及び
Ｎｃｈ型ＭＯＳトランジスタ４０９は導通状態であるた
め、Ｐｃｈ型ＭＯＳトランジスタ４１２のソース電極及
びＮｃｈ型ＭＯＳトランジスタ４０９のドレイン電極か
らの出力はＨレベルとなる。当該Ｈレベル信号はインバ
ータ４０５の入力となり、インバータ４０５にて論理反
転して出力されたＬレベル信号はＮＡＮＤ回路４０６の
上記一方の入力となる。また、この時点においてＮＡＮ
Ｄ回路４０６の上記他方の入力にはインバータ４０２か
らＨレベル信号が入力されているため、ＮＡＮＤ回路４
０６からはＨレベルの制御信号（ＲＣＬ）が出力され
る。

【０１０３】従って、本実施形態におけるＴＬ期間検出
回路１によれば、レイテンシィ期間中においてはＬレベ
ルの制御信号（ＲＣＬ）、また、レイテンシィ期間以外
のシリアルアクセス期間中においてはＨレベルの制御信
号（ＲＣＬ）をリファレンアンプ２に出力する。

【０１０４】図示したレイテンシィ期間以前の期間で
は、Ｌレベルのリードクロック（ＲＣＬＯＣＫ）がＴＬ
期間検出回路１のインバータ４０１に、Ｈレベルのアド
レスセット信号（ＡＤＤＳＥＴ）がＴＬ期間検出回路１
のインバータ４０２に入力され、ＴＬ期間検出回路１の
ＮＡＮＤ回路４０６の出力端子からはＨレベルの制御信
号（ＲＣＬ）が出力される。同期間においてリファレン
スアンプ２は、当該Ｈレベルの制御信号（ＲＣＬ）をイ
ンバータ２０６で入力し、低レベルのリファレンス信号
（ＲＥＦ）を出力する。

【０１０５】次に、同期間においてセンスアンプ１０
は、当該リファレンス信号（ＲＥＦ）を差動アンプ３０
４の上記一方の入力端子で入力し、差動アンプ３０４の
出力端子からは、その時点におけるセンスレベルと低レ
ベルのリファレンス信号（ＲＥＦ）との差分電圧を増幅
出力する。

【０１０６】次に、レイテンシィ期間となると、Ｈレベ
ルを保持したリードクロック信号（ＲＣＬＯＣＫ）がＴ
Ｌ期間検出回路１のインバータ４０２に入力され、Ｈレ
ベルからＬレベルの信号と変化したアドレスセット信号
（ＡＤＤＳＥＴ）がＴＬ期間検出回路１のインバータ４
０２に入力され、ＴＬ期間検出回路１のＮＡＮＤ回路４
０６からはＨレベルの制御信号（ＲＣＬ）が出力され
る。

【０１０７】当該Ｈレベルの制御信号（ＲＣＬ）をリフ
ァレンスアンプ２はインバータ２０６で入力することに
より、リファレンスアンプ２からは高いレベルのリファ
レンス信号（ＲＥＦ）が出力される。センスアンプ１０
は、差動アンプ３０４において当該リファレンス信号
（ＲＥＦ）を上記他方の入力とし、上記一方の入力とし
て入力する高いセンスレベルとの差分電圧を増幅出力す
る。

【０１０８】次に、シリアルアクセス期間中において
は、引き続きＬレベルを保持したアドレスセット信号
（ＡＤＤＳＥＴ）がＴＬ期間検出回路１のインバータ４
０２に入力され、ＨレベルからＬレベルに変化したリー
ドクロック（ＲＣＬＯＣＫ）がＴＬ期間検出回路１のイ
ンバータ４０１に入力され、ＴＬ期間検出回路１のイン
バータ４０７からはレイテンシィ期間中においてＬレベ
ルであった制御信号（ＲＣＬ）をＨレベルとして出力す
る。

【０１０９】当該Ｈレベルの制御信号（ＲＣＬ）をリフ
ァレンスアンプ２はインバータ２０６で入力することに
より、リファレンスアンプ２からは低いレベルのリファ
レンス信号（ＲＥＦ）が出力される。センスアンプ１０
は、当該リファレンス信号（ＲＥＦ）を差動アンプ３０
４の上記他方の入力とし、差動アンプ３０４の上記一方
の入力として入力する低いセンスレベルとの差分電圧を
増幅出力する。

【０１１０】次に、本発明の特徴を明確にすべく、セン
スレベルとリファレンス信号レベルとの比較結果に基づ
くセンスアンプ１０のメモリセルデータ検出動作につい
てレイテンシィ期間、シリアルアクセス期間の各期間毎
に詳細に説明する。

【０１１１】先ず、レイテンシィ期間中にアドレス信号
により選択されたセルがＯＮセルであった場合におい
て、そのセルが属するビット線の電位の変化によるセン
スレベルの変化について説明すると共に、センスレベル
とリファレンスアンプ２から出力されるリファレンス信
号（ＲＥＦ）との入力に基づくセンスアンプ１０のメモ
リセルデータ検出動作について説明する。

【０１１２】ここで、レイテンシィ期間において先ず差
動アンプ３０４の上記一方の入力であるセンスレベル
は、そのレイテンシィ期間以前のセンスレベルが反映す
るが、図５に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからＯＮセルが選択されると、既にＧＮＤレベ
ルにディスチャージされていた当該ＯＮセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。

【０１１３】このプリチャージ動作においては、センス
アンプ１０の上記一方の入力である電位レベルが先ず高
い状態にあったため、ＧＮＤレベルにディスチャージさ
れていたビット線をチャージアップする際には、Ｎｃｈ
型ＭＯＳトランジスタ３０１が導通状態となるとセンス
アンプ１０から急激に電流が供給され、それに伴ってセ
ンスアンプ１０の上記一方の入力である電位レベル、即
ちセンスレベルは低下する。

【０１１４】このように一時的にセンスアンプ１０から
当該ＯＮ線のビット線の寄生容量に対して電流が急激に
供給されると、センスアンプ１０から電流が供給される
に従ってこのビット線の電位は徐々に高くなっていき、
それに伴い、センスアンプ１０の差動アンプ３０４の上
記一方の入力であるセンスレベルは高くなる。このプリ
チャージ動作が完了するとその時点で最も高いセンスレ
ベルが差動アンプ３０４の上記一方の入力となる。

【０１１５】また、ワード線の立ち上がりについてはビ
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。プリチャージ動作が完了し当該Ｏ
Ｎセルを接続するワード線が立ち上がると、このメモリ
セルを構成するＮｃｈ型ＭＯＳトランジスタは、当該セ
ルがＯＮセルであるため導通状態となり、ビット線から
当該メモリセルのドレイン電極及びソース電極を介して
ＧＮＤへ電流が流れるためこのビット線の電位は低下
し、センスアンプ１０の差動アンプ３０４の上記一方の
入力であるセンスレベルは徐々に低下する。

【０１１６】ここで、レイテンシィ期間中において、当
該ＯＮセルについて真のメモリセルデータを検出するこ
とができるのは、ワード線が立ち上がる経過の中でセン
スレベルがリファレンス信号（ＲＥＦ）のレベルを下回
ったときである。従って、レイテンシィ期間中では高い
レベルのリファレンス信号（ＲＥＦ）を設定している本
実施形態においてはＯＮセルについての真のメモリセル
データを速い段階で検出することができる。

【０１１７】次に、レイテンシィ期間中においてアドレ
ス信号により選択されたメモリセルがＯＦＦセルであっ
た場合において、そのメモリセルが属するビット線の電
位の変化によるセンスレベルの変化について説明すると
共に、センスレベルとリファレンスアンプ２から出力さ
れるリファレンス信号（ＲＥＦ）との入力に基づくセン
スアンプ１０のメモリセルデータの検出動作について説
明する。

【０１１８】ここで、レイテンシィ期間において先ず差
動アンプ３０４の上記一方の入力であるセンスレベル
は、図５に示した実施形態においては比較的低いレベル
にあったものとして説明する。カラムデコーダ信号の切
り替えからＯＦＦセルが選択されると、既にＧＮＤレベ
ルにディスチャージされていた当該ＯＦＦセルを接続す
るビット線の寄生容量に対するプリチャージ動作が開始
される。

【０１１９】このプリチャージ動作においては、センス
アンプ１０の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、ＧＮＤレベルにディスチャージ
されていたビット線に対するチャージアップが進むにつ
れて、センスアンプ１０の差動アンプ３０４の上記一方
の入力であるセンスレベルは徐々に高くなる。

【０１２０】このビット線の寄生容量に対するプリチャ
ージ動作が完了し、ワード線が立ち上がってくると、当
該セルはＯＦＦセルであるため、高い電位が当該ＯＦＦ
セルを構成するＮｃｈ型ＭＯＳトランジスタのゲートに
印加されてもこのＮｃｈ型ＭＯＳトランジスタは遮断状
態のままである。よって、ビット線からこのＮｃｈ型Ｍ
ＯＳトランジスタを介してＧＮＤに電流が流れることは
なく、プリチャージ動作完了後のセンスレベルの高さは
その後保持される。

【０１２１】ここでレイテンシィ期間中において、当該
ＯＦＦセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号（ＲＥＦ）のレベルを上回っ
たときである。既に説明したように、このように、レイ
テンシィ期間ではＯＦＦセルのデータ検出動作より後段
にＯＮセルのデータ検出動作を行っている。このＯＮセ
ルのセンスレベルとリファレンス信号（ＲＥＦ）のレベ
ルとの比較動作を速い段階で行える本実施形態によれ
ば、ＯＮセルとＯＦＦセル間のデータ検出スピードの差
を小さくすることができ、図５に示されるように、ΔＴ
Ｌ分だけレイテンシィ期間におけるデータ検出速度を高
速化することができる。

【０１２２】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたメモリセルがＯＦＦセルで
あった場合において、そのメモリセルが属するビット線
の電位の変化によるセンスレベルの変化について説明す
ると共に、センスレベルとリファレンスアンプ２から出
力されるリファレンス信号（ＲＥＦ）との入力に基づく
センスアンプ１０のメモリセルデータの検出動作につい
て説明する。

【０１２３】ここで、シリアルアクセス期間において先
ず差動アンプ３０４の上記一方の入力であるセンスレベ
ルは、図５に示した実施形態においては比較的低いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからＯＦＦセルが選択されると、既にＧＮＤレ
ベルにディスチャージされていた当該ＯＦＦセルを接続
するビット線の寄生容量に対するプリチャージ動作が開
始される。

【０１２４】このプリチャージ動作においては、センス
アンプ１０の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、ＧＮＤレベルにディスチャージ
されていたビット線をチャージアップする際にはセンス
アンプ１０から徐々に電流が供給され、それに伴ってセ
ンスアンプ１０の上記一方の入力であるセンスレベルは
高くなる。

【０１２５】このように、プリチャージ動作において一
時的にセンスアンプ１０から当該ＯＦＦセルのビット線
の寄生容量に対して電流が徐々に供給されるとこのビッ
ト線の電位は徐々に高くなっていき、それに伴い、セン
スアンプ１０の差動アンプ３０４の上記一方の入力であ
るセンスレベルは高くなる。プリチャージ動作が完了す
るとその時点において最も高いセンスレベルが差動アン
プ３０４の上記一方の入力となる。

【０１２６】ここで、シリアルアクセス期間中において
は、ＯＦＦセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号（ＲＥＦ）のレベルを上回ったときで
ある。従って、シリアルアクセス期間中では低いレベル
のリファレンス信号（ＲＥＦ）を設定している本実施形
態においては高速に当該ＯＦＦセルの真のメモリセルデ
ータを速い段階で検出することができる。

【０１２７】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたメモリセルがＯＮセルであ
った場合において、そのセルが属するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプ２から出力され
るリファレンス信号（ＲＥＦ）との入力に基づくセンス
アンプ１０のメモリセルの検出動作について説明する。

【０１２８】ここで、シリアルアクセス期間において先
ず差動アンプ３０４の上記一方の入力であるセンスレベ
ルは、図５に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからＯＮセルが選択されると、既にＧＮＤレベ
ルにディスチャージされていた当該ＯＮセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。

【０１２９】このプリチャージ動作においては、センス
アンプ１０の上記一方の入力であるセンスレベルが先ず
高い状態にあったため、ＧＮＤレベルにディスチャージ
されていたビット線をチャージアップする際にはＮｃｈ
型ＭＯＳトランジスタ３０１が導通状態となるとセンス
アンプ１０から急激に電流が供給され、それに伴ってセ
ンスアンプ１０の上記一方の入力であるセンスレベルは
低下する。

【０１３０】このように、プリチャージ動作の前段にお
いて一時的にセンスアンプ１０から当該ＯＮ線のビット
線の寄生容量に対して電流が急激に供給されると、その
後、センスアンプ１０から電流が供給されるに従ってこ
のビット線の電位は徐々に高くなっていき、それに伴
い、センスアンプ１０の差動アンプ３０４の上記一方の
入力であるセンスレベルは高くなる。プリチャージ動作
が完了するとその時点において最も高いセンスレベルが
差動アンプ３０４の上記一方の入力となる。

【０１３１】また、シリアルアクセス期間中においては
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ＯＮセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号（ＲＥＦ）のレベルを下回
ったときとなる。

【０１３２】既に説明したように、このようにシリアル
アクセス期間では、ＯＮセルのデータ検出動作より後段
にＯＦＦセルのデータ検出動作を行っている。このＯＦ
Ｆセルのセンスレベルとリファレンス信号（ＲＥＦ）と
の比較動作を速い段階で行える本実施形態によれば、図
５に示されるように、ＯＮセルとＯＦＦセル間のデータ
検出スピードの差を小さくすることができ、シリアルア
クセス期間におけるデータ検出速度をΔＴＣＹＣ分だけ
高速化することができる。

【０１３３】次に、本発明の第２の実施形態について添
付図面を参照しながら詳細に説明する。図６は、本発明
の第２の実施形態におけるリファレンスアンプ２の回路
構成例を示した図である。

【０１３４】図６によれば、本実施形態におけるリファ
レンスアンプ２は、ダミーセル１及びダミーセル２と、
ダミーセル１を接続するビット線をドレイン電極に接続
しＴＬ期間検出回路１から入力される制御信号（ＲＣ
Ｌ）をゲート電極の入力とするＮｃｈ型ＭＯＳトランジ
スタ６０４、ＴＬ期間検出回路１からの制御信号（ＲＣ
Ｌ）を入力としこの入力信号を論理反転させて出力する
インバータ６０６と、ダミーセル２を接続するビット線
をドレイン電極に接続しインバータ６０６の出力をゲー
ト電極の入力とするＮｃｈ型ＭＯＳトランジスタ６０５
と、Ｎｃｈ型ＭＯＳトランジスタ６０４及びＮｃｈ型Ｍ
ＯＳトランジスタ６０５のソース電極を入力としこの入
力信号を論理反転させて出力するインバータ６０３と、
インバータ６０３の出力をゲート電極の入力としＮｃｈ
型ＭＯＳトランジスタ６０４又はＮｃｈ型ＭＯＳトラン
ジスタ６０５のソース電極をドレイン電極による入力と
するＮｃｈ型ＭＯＳトランジスタ６０２と、ゲート電極
とソース電極とを接続しドレイン電極に電源電圧を接続
したＰｃｈ型ＭＯＳトランジスタ６０１とにより構成さ
れる。また、Ｐｃｈ型ＭＯＳトランジスタ６０１のゲー
ト電極とソース電極との上記接続点は、リファレンスア
ンプ２の出力端子及びＮｃｈ型ＭＯＳトランジスタ６０
２のソース電極に接続される。

【０１３５】ここで、ダミーセル１及びダミーセル２
は、それぞれ寄生容量の異なるビット線に接続される。
例えば、これらのビット線をプリチャージする際にダミ
ーセル１に供給される電流をｉ１、ダミーセル２に供給
される電流をｉ２とし、ｉ１とｉ２とはｉ１＜ｉ２の関
係にあるとする。

【０１３６】次に、本発明の第２の実施形態におけるリ
ファレンスアンプの動作について詳細に説明する。レイ
テンシィ期間中においては、リファレンスアンプ２から
入力されるＨレベルの制御信号（ＲＥＦ）がＮｃｈ型Ｍ
ＯＳトランジスタ６０４のゲート電極に入力されること
により、Ｎｃｈ型ＭＯＳトランジスタ６０４を導通させ
てダミーセル１に電流ｉ１を供給する。よって、リファ
レンスアンプ２の出力端子から出力されるリファレンス
レベル（ＲＥＦ）は、電流ｉ１が負荷抵抗として備えら
れたＰｃｈ型ＭＯＳトランジスタ６０１を介することに
よって電源電圧から電圧降下した電位として出力され
る。

【０１３７】一方で、シリアルアクセス期間中において
は、制御信号（ＲＣＬ）はＬレベルの信号としてリファ
レンスアンプ２に入力されるため、この入力信号がイン
バータ６０６を介することにより論理反転しＨレベルの
信号としてＮｃｈ型ＭＯＳトランジスタ６０５のゲート
電極に与えられる。よって、Ｎｃｈ型ＭＯＳトランジス
タ６０５は導通状態となり、ダミーセル２が属するビッ
ト線には、ビット線をプリチャージするための電流ｉ２
が供給される。従って、リファレンスアンプ２の出力端
子から出力されるリファレンスレベル（ＲＥＦ）は、電
流ｉ２が負荷抵抗として備えられたＰｃｈ型ＭＯＳトラ
ンジスタ６０１を介することによって電源電圧から電圧
降下した電位として出力される。

【０１３８】ここで、リファレンスアンプ２から出力さ
れるリファレンス信号（ＲＥＦ）のレベルはＰｃｈ型Ｍ
ＯＳトランジスタ６０１によって電源電圧から電圧降下
した電位であるため、ｉ１＜ｉ２の関係からレイテンシ
ィ期間（制御信号（ＲＣＬ）がＨレベル）ではシリアル
アクセス期間より高いレベルのリファレンス信号（ＲＥ
Ｆ）を出力することができる。尚、本実施形態において
は、主にダミーセルをチャージアップするために供給さ
れるそれぞれの電流に応じてリファレンスレベルの高低
が設定される。よって、ダミーセル１及びダミーセル２
が属するビット線の寄生容量を調整することによって適
宜任意のリファレンス信号（ＲＥＦ）のレベル設定が行
える。

【０１３９】従って、本実施形態においても上記第１の
実施形態と同様の効果を奏することができる。即ち、レ
イテンシィ期間中においてリファレンスアンプ２からは
高レベルのリファレンス信号（ＲＥＦ）が出力され、メ
モリセルのデータ検出速度を高速化することができる。
また、シリアルアクセス期間中においても、リファレン
スアンプからは低レベルのリファレンスレベル（ＲＥ
Ｆ）が出力されるため、メモリセルの検出速度を高速化
することができる。従って、本実施形態によれば、レイ
テンシィ期間及びシリアルアクセス期間の両期間におい
てメモリセルのデータ検出速度を高速化することができ
る。

【０１４０】

【発明の効果】以上の説明より明らかなように、本発明
によれば、メモリセルデータの読み出し動作期間として
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、レイテンシィ期間において高レ
ベルのリファレンス信号を発生させることでＯＮセル及
びＯＦＦセルについて真のメモリセルデータを検出する
タイミングの差を小さくし、レイテンシィ期間における
メモリセルデータの読み出し動作の高速化を可能とす
る。

【０１４１】また、本発明によれば、メモリセルデータ
の読み出し動作期間としてレイテンシィ期間及びシリア
ルアクセス期間を有する半導体記憶装置において、シリ
アルアクセス期間において低レベルのリファレンス信号
を発生させることで、ＯＮセル及びＯＦＦセルについて
真のメモリセルデータを検出するタイミングの差を小さ
くし、シリアルアクセス期間におけるメモリセルデータ
の読み出し動作の高速化を可能とする。

【０１４２】さらに、本発明によれば、任意にリファレ
ンス信号のレベル設定が調整可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態における半導体記憶装置の
概略構成を示したブロック図である。

【図２】本発明におけるリファレンスアンプの第１の実
施形態の概略構成を示した回路構成図である。

【図３】一般的なセンスアンプの構成例を示した回路構
成図である。

【図４】本発明の一実施形態におけるＴＬ期間検出回路
の概略構成を示した回路構成図である。

【図５】本発明及び従来技術の一動作例を説明するため
のタイミングチャートである。

【図６】本発明におけるリファレンスアンプの第２の実
施形態の概略構成を示した回路構成図である。

【符号の説明】

１ ＴＫ期間検出回路 ２ リファレンスアンプ ３ アドレスレジスタ ４ ロウデコーダ ５、６ メモリセル ７ カラムアドレスカウンタ ８ カラムデコーダ ９ カラムセレクタ １０ センスアンプ １１ シフトレジスタ回路 １２ 出力回路 １３、１４ ディスチャージセレクタ ２０１〜２０３、３０１、４１０、４１２、６０１ Ｐ
ｃｈ型ＭＯＳトランジスタ ２０４、３０２、４０９、４１１、６０２、６０４、６
０５ Ｎｃｈ型ＭＯＳトランジスタ ２０５、２０６、３０３、４０１〜４０５、６０３、６
０６ インバータ ３０４ 差動アンプ ４０６、４０８ ＮＡＮＤ回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 メモリセルからのデータ読み出し期間と
   して、レイテンシィ期間とシリアルアクセス期間とを有
   する半導体記憶装置において、 前記メモリセルのセンスレベルと比較するリファレンス
   信号のレベル設定を、前記レイテンシィ期間と前記シリ
   アルアクセス期間とで動的に切り換えることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 前記レイテンシィ期間においては、前記
   リファレンス信号を高レベルに設定することを特徴とす
   る請求項１記載の半導体記憶装置。
3. 【請求項３】 前記シリアルアクセス期間においては、
   前記リファレンス信号を低レベルに設定することを特徴
   とする請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 メモリセルからのデータ読み出し期間と
   して、レイテンシィ期間とシリアルアクセス期間とを有
   する半導体記憶装置において、 前記レイテンシィ期間又は前記シリアルアクセス期間を
   示す制御信号を出力するＴＬ期間検出手段と、 該ＴＬ期間検出手段から出力された前記制御信号に基づ
   き、前記メモリセルのセンスレベルと比較するリファレ
   ンス信号のレベル設定を前記レイテンシィ期間と前記シ
   リアルアクセス期間とで動的に変化させて出力するリフ
   ァレンス信号出力手段と、 該リファレンス信号出力手段から出力された前記リファ
   レンス信号のレベルと前記メモリセルのセンスレベルと
   の比較結果から前記メモリセルのデータを検出し出力す
   るメモリセルデータ検出手段と、 を有することを特徴とする半導体記憶装置。
5. 【請求項５】 前記レイテンシィ期間において、前記リ
   ファレンス信号出力手段は、前記制御信号に基づき前記
   リファレンス信号を高レベルに設定することを特徴とす
   る請求項４記載の半導体記憶装置。
6. 【請求項６】 前記シリアルアクセス期間において、前
   記リファレンス信号出力手段は、前記制御信号に基づき
   前記リファレンス信号を低レベルに設定することを特徴
   とする請求項４又は５記載の半導体記憶装置。
7. 【請求項７】 前記ＴＬ期間検出手段は、前記メモリセ
   ルを指定するためのアドレス信号を取り込むクロックで
   あるアドレスセット信号と、前記メモリセルについて検
   出されたデータを読み出すクロックであるリードクロッ
   クとを入力とし、該入力信号に基づき前記制御信号を出
   力することを特徴とする請求項４から６のいずれかに記
   載の半導体記憶装置。
8. 【請求項８】 メモリセルからのデータ読み出し期間と
   して、レイテンシィ期間とシリアルアクセス期間とを有
   する半導体記憶装置において、 前記メモリセルを指定するためのアドレス信号を取り込
   むクロックであるアドレスセット信号と、前記メモリセ
   ルについて検出されたデータを読み出すクロックである
   リードクロックとを入力とし、該入力信号に基づき前記
   レイテンシィ期間又は前記シリアルアクセス期間を検出
   し、前記レイテンシィ期間又は前記シリアルアクセス期
   間を示す制御信号を出力するＴＬ期間検出回路と、 該ＴＬ期間検出回路により出力された前記制御信号に基
   づき、前記レイテンシィ期間には前記メモリセルのセン
   スレベルと比較するリファレンス信号を高いレベルで出
   力し、前記シリアルアクセス期間には前記リファレンス
   信号を低レベルで出力するリファレンスアンプと、 前記アドレスセット信号を入力し、該入力信号に基づき
   外部から前記アドレス信号を取り込み出力するアドレス
   レジスタと、 前記レイテンシィ期間には前記アドレスレジスタの出力
   信号に含まれるカラムアドレスをそのまま出力し、前記
   シリアルアクセス期間には前記リードクロックの入力に
   従ってカウントアップしそのカウント値を出力するカラ
   ムアドレスカウンタと、 該カラムアドレスカウンタから出力された前記カラムア
   ドレス又は前記カウント値をデコードしそのデコード信
   号を出力するカラムデコーダと、 該カラムデコーダから出力された前記デコード信号に基
   づきビット線を選択するカラムセレクタと、 前記アドレスレジスタの出力信号に含まれるロウ選択ア
   ドレスを入力し、該入力信号に基づきワード線を選択す
   るロウデコーダと、 前記カラムアドレスカウンタから出力された前記カラム
   アドレス又は前記カウント値に該当するビット線をグラ
   ンドレベルにディスチャージするディスチャージセレク
   タと、 前記カラムセレクタにより選択されたビット線及び前記
   ロウデコーダにより選択されたワード線に該当する前記
   メモリセルのセンスレベルと、前記リファレンスアンプ
   から出力された前記リファレンス信号のレベルとの比較
   結果から前記メモリセルのデータを検出し出力するセン
   スアンプと、 該センスアンプから出力された前記メモリセルのデータ
   を前記リードクロックの入力により取り込み、同じく前
   記リードクロックの入力により所定量の前記メモリセル
   のデータを転送するシフトレジスタ回路と、 該シフトレジスタ回路から転送された前記メモリセルの
   データを前記リードクロック信号の入力により出力する
   出力回路と、 を有することを特徴とする半導体記憶装置。
9. 【請求項９】 前記ＴＬ期間検出回路は、前記リードク
   ロックを入力とする第１のインバータと、 該第１のインバータの出力をドレイン電極による入力と
   する第１のＰｃｈ型ＭＯＳトランジスタと、 前記第１のインバータの当該出力をソース電極による入
   力とする第１のＮｃｈ型ＭＯＳトランジスタと、 前記アドレスセット信号を入力とする第２のインバータ
   と、 該第２のインバータの出力を一方の入力とし前記第１の
   Ｐｃｈ型ＭＯＳトランジスタのソース電極及び前記第１
   のＮｃｈ型ＭＯＳトランジスタのドレイン電極を他方の
   入力とし、前記第１のＮｃｈ型ＭＯＳトランジスタのゲ
   ート電極に出力を接続する第１のＮＡＮＤ回路と、 該第１のＮＡＮＤ回路の当該出力を入力とし、前記第１
   のＰｃｈ型ＭＯＳトランジスタのゲート電極に出力を接
   続する第３のインバータと、 前記第１のＰｃｈ型ＭＯＳトランジスタのソース電極及
   び前記第１のＮｃｈ型ＭＯＳトランジスタのドレイン電
   極を入力とする第４のインバータと、 該第４のインバータの出力を入力とする第５のインバー
   タと、 該第５のインバータの出力をソース電極による入力と
   し、前記第４のインバータ４０５の入力及び前記第１の
   ＮＡＮＤ回路の前記他方の入力にドレイン電極を接続す
   る第２のＮｃｈ型ＭＯＳトランジスタと、 前記第５のインバータの当該出力をドレイン電極による
   入力とし、前記第４のインバータの入力及び前記第１の
   ＮＡＮＤ回路の前記他方の入力にソース電極を接続する
   第２のＰｃｈ型ＭＯＳトランジスタと、 前記第４のインバータの当該出力を一方の入力とし、前
   記第２のインバータの当該出力を他方の入力として前記
   制御信号を出力する第２のＮＡＮＤ回路と、 を有することを特徴とする請求項８記載の半導体記憶装
   置。
10. 【請求項１０】 前記リファレンスアンプは、 ダミーセルと、 該ダミーセルを接続するビット線にドレイン電極を接続
    する第３のＮｃｈ型ＭＯＳトランジスタと、 前記ダミーセルを接続するビット線を入力とし、前記第
    ３のＮｃｈ型ＭＯＳトランジスタのゲート電極に出力を
    接続する第６のインバータと、 前記リファレンス信号を入力とする第７のインバータ
    と、 該第７のインバータの出力をゲート電極に接続し、電源
    電圧にドレイン電極を接続する第３のＰｃｈ型ＭＯＳト
    ランジスタと、 該第３のＰｃｈ型ＭＯＳトランジスタのソース電極にド
    レイン電極を接続し、ゲート電極とソース電極とを接続
    する第４のＰｃｈ型ＭＯＳトランジスタと、 ドレイン電極を電源電圧に接続し、ゲート電極とソース
    電極とを接続する第５のＰｃｈ型ＭＯＳトランジスタと
    を有し、 前記第４のＰｃｈ型ＭＯＳトランジスタの前記ソース電
    極と前記ゲート電極との接続点と、前記第５のＰｃｈ型
    ＭＯＳトランジスタの前記ソース電極と前記ゲート電極
    との接続点とを接続し、該接続点を、前記第３のＮｃｈ
    型ＭＯＳトランジスタのソース電極と接続すると共に前
    記リファレンスアンプの出力端子に接続することを特徴
    とする請求項８又は９記載の半導体記憶装置。
11. 【請求項１１】 前記リファレンスアンプは、 第１のダミーセル及び第２のダミーセルと、 前記制御信号を入力とする第８のインバータと、 前記制御信号をゲート電極に接続し、前記第１のダミー
    セルを接続するビット線にドレイン電極を接続する第４
    のＮｃｈ型ＭＯＳトランジスタと、 前記第８のインバータの出力にゲート電極に接続し、前
    記第２のダミーセルを接続するビット線にドレイン電極
    を接続する第５のＮｃｈ型ＭＯＳトランジスタと、 前記第４のＮｃｈ型ＭＯＳトランジスタのソース電極又
    は前記第５のＮｃｈ型ＭＯＳトランジスタのソース電極
    を入力とする第９のインバータと、 前記第４のＮｃｈ型ＭＯＳトランジスタのソース電極及
    び前記第５のＮｃｈ型ＭＯＳトランジスタのソース電極
    にドレイン電極を接続し、前記第９のインバータの出力
    にゲート電極を接続する第３のＮｃｈ型ＭＯＳトランジ
    スタと、 ドレイン電極を電源電圧に接続し、ゲート電極とソース
    電極とを接続する第６のＰｃｈ型ＭＯＳトランジスタと
    を有し、 該第６のＰｃｈ型ＭＯＳトランジスタの前記ゲート電極
    と前記ソース電極との接続点を、前記第６のＮｃｈ型Ｍ
    ＯＳトランジスタのソース電極に接続すると共に前記リ
    ファレンスアンプの出力端子に接続することを特徴とす
    る請求項８又は９記載の半導体記憶装置。
12. 【請求項１２】 前記アドレスセット信号は、 前記レイテンシィ期間の直前にＨレベルからＬレベルに
    立ち下がり、以後の前記レイテンシィ期間及び前記シリ
    アルアクセス期間においてはＬレベルを保つことを特徴
    とする請求項９から１１のいずれかに記載の半導体記憶
    装置。
13. 【請求項１３】 前記リードクロック信号は、 前記レイテンシィ期間においてはＨレベルを保持し、前
    記シリアルアクセス期間の直前にＨレベルからＬレベル
    に立ち下がることを特徴とする請求項９から１２のいず
    れかに記載の半導体記憶装置。