KR100402338B1

KR100402338B1 - 반도체 기억 장치

Info

Publication number: KR100402338B1
Application number: KR10-2001-0022291A
Authority: KR
Inventors: 나가시마히로까즈
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-04-26
Filing date: 2001-04-25
Publication date: 2003-10-22
Also published as: TW504695B; KR20010098860A; JP2001312895A; US6442081B1

Abstract

메모리 셀 데이터의 판독 동작 기간으로서 레이턴시 기간 및 시리얼 액세스 기간을 갖는 반도체 장치에서, ON 셀 및 OFF 셀에 대해 진 메모리 셀 데이터를 검출하는 타이밍 차를 적게 하여, 레이턴시 기간에서의 메모리 셀 데이터 판독 동작의 고속화를 가능하게 한다. TK 기간 검출 회로(1)에 의해 레이턴시 기간 또는 시리얼 액세스 기간을 나타내는 제어 신호를 출력하고, 레퍼런스 앰프(2)는 이 출력 신호에 기초하여 레이턴시 기간에는 고레벨, 시리얼 액세스 기간에는 저레벨의 레퍼런스 신호를 센스 앰프(10)에 출력한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

본 발명은 메모리 셀 데이터의 판독 기간으로서 입력 어드레스 신호에 의해 선택되는 메모리 셀의 워드선(또는, 워드선 및 비트선)을 선택하는 레이턴시 기간과, 레이턴시 기간 후에 외부로부터 입력되는 리드 클럭에 동기하여 순차 인접하는 비트선을 선택하여 순차적으로 메모리 셀 데이터의 연속 판독을 행하는 시리얼 액세스 기간을 갖는 반도체 기억 장치에 관한 것이다.

종래, 반도체 기억 장치로서 알려진 시리얼 액세스 마스크 ROM에는, 다음과 같이 메모리 셀 데이터의 판독 기간으로서, 입력 어드레스 신호에 의해 선택되는 메모리 셀의 워드선(또는, 워드선 및 비트선)을 선택하는 레이턴시 기간과 레이턴시 기간 후에 외부로부터 입력되는 리드 클럭에 동기하여 순차 인접하는 비트선을 선택하여 순차적으로 메모리 셀 데이터의 연속 판독을 행하는 시리얼 액세스 기간이 있다. 이와 같은 사양의 시리얼 액세스 마스크 ROM에서는, 레이턴시 기간을 시리얼 액세스 사이클수×시리얼 사이클 액세스의 1사이클 기간과 비교하여 충분히 짧게 함으로써 전체 메모리 셀의 데이터 전송 속도를 향상시키고 있다.

또, 이와 같은 사양의 시리얼 액세스 마스크 ROM에서는, 워드선 길이를 가능한 한 길게 함으로써 디코더의 갯수를 줄여 칩 면적의 저감을 도모하고 있다. 이 때문에, 레이턴시 기간에서는 워드선(또는, 워드선 및 비트선), 시리얼 액세스 기간에서는 비트선만의 전환 동작을 행하도록 분배하고 있다.

이하, 종래의 시리얼 액세스 마스크 ROM의 동작예를 레이턴시 기간 및 시리얼 액세스 기간 각각에 대해, 도 3에 나타낸 일반적인 센스 앰프의 회로 구성도 및 도 5의 타이밍 챠트를 참조하면서 설명한다.

먼저, 레이턴시 기간 중에 어드레스 신호에 의해 선택된 셀(이하, 이 항목에서 선택 셀이라고 함)이 ON 셀인 경우에, 그 메모리 셀을 접속하는 비트선의 전위의 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 신호의 입력에 기초하는 본 종래 기술에 따른 메모리 셀 데이터 검출 동작에 대해 설명한다.

여기에서, 레이턴시 기간 개시 시에서의 센스 레벨은 그 레이턴시 기간 이전의 센스 레벨이 반영되지만, 본 종래 기술에서는, 레이턴시 기간 개시 시의 센스 레벨은 비교적 높은 레벨에 있는 것으로 하여 설명한다. 또, 본 종래 기술에서는, 비트선의 과잉 챠지업을 방지하기 위해서, 비트선의 전환 동작마다 선택 셀을 접속하는 비트선에 인접하는 비트선을 디스챠지하는 방식을 취하는 것으로 한다.

레이턴시 기간에서 ON 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있던 해당 ON 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다. 이 프리챠지 동작에서는, 센스 앰프의 한 쪽 입력인 센스 레벨이 높은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있던 비트선을 챠지업할 때에는, Nch형 MOS 트랜지스터(301)가 도통 상태가 되면 센스 앰프(10)로부터 급격히 전류가 공급되고, 여기에 수반하여 센스 앰프의 상기 한쪽의 입력인 센스 레벨은 저하된다.

이와 같이 일시적으로 센스 앰프로부터 해당 ON 셀의 비트선의 기생 용량에 대하여 전류가 급격히 공급되면 센스 앰프로부터 전류가 공급됨에 따라 그 비트선의 전위는 높아지고, 그 후 공급되는 전류는 감소해 간다. 이에 수반하여, 센스 앰프의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 높아진다.

또, 워드선의 상승에 대해서는 비트선의 상승 속도와 비교하여 충분히 느리기 때문에, 이하에서는 비트선이 상승한 후에 워드선이 상승하는 것으로 하여 설명한다. 해당 ON 셀이 NAND형 셀인 것으로 하면, 프리챠지 동작이 완료하여 해당 ON 셀을 접속하는 워드선이 상승하면 이 ON 셀을 구성하는 Nch형 MOS 트랜지스터는 해당 셀이 ON 셀이기 때문에 도통 상태가 된다. 따라서, 비트선으로부터 해당 셀의 드레인 및 소스를 거쳐 GND에 전류가 흐르기 때문에 이 비트선의 전위는 저하되고, 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 저하된다.

레이턴시 기간 중에 해당 ON 셀에 대해 진의 메모리 셀 데이터를 검출할 수 있는 것은, 워드선이 상승하는 경과 중에 센스 레벨이 레퍼런스 신호의 레벨을 하회할 때이다. 한편, 종래 기술에서의 반도체 기억 장치에서는, 레이턴시 기간과 시리얼 액세스 기간에서 레퍼런스 신호를 전환하지 않고, 항상 레퍼런스 신호의 레벨을 변동하는 센스 레벨에서의 중간 전압 레벨로 하고 있다.

즉, 본 종래 기술에서는, 레이턴시 기간에서 워드선이 상승하는 경과 중에, 센스 레벨이 그 중간 전압을 하회할 때에 ON 셀에 대한 진 메모리 셀 데이터를 검출하고 있다.

다음에, 레이턴시 기간 중에 어드레스 신호에 의해 선택된 셀이 OFF 셀인 경우에, 그 OFF 셀을 접속하는 비트선의 전위의 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프로부터 출력되는 레퍼런스 신호의 입력에 기초하는 본 종래 기술에 의한 메모리 셀 데이터의 검출 동작에 대해 설명한다.

여기에서, 레이턴시 기간에서 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨이, 도 5에 나타낸 바와 같이 비교적 낮은 레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있는 해당 OFF 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프의 상기 한 쪽의 입력인 센스 레벨이 레이턴시 기간 개시 시에 낮은 상태에 있기 때문에, 이 비트선으로의 전류 공급이 급격히 일어나지 않고, 챠지업이 진행됨에 따라 전류의 공급이 감소하여 가고, 이에 수반하여 센스 앰프의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 높아진다.

여기에서, 해당 OFF 셀이 NAND형 셀인 것으로 하면, 해당 비트선의 기생 용량에 대한 프리챠지 동작이 완료하여 워드선이 상승하여 가면, 해당 셀은 OFF 셀이기 때문에, 고전압이 해당 OFF셀을 구성하는 Nch형 MOS 트랜지스터의 게이트에 인가되어도 그 Nch형 MOS 트랜지스터는 차단 상태 그대로이다. 따라서, 해당 비트선으로부터 이 Nch형 MOS 트랜지스터를 거쳐 GND에 전류가 흐르지 않고, 프리챠지 동작 완료 후의 센스 레벨이 그 후에 유지된다.

여기에서 레이턴시 기간 중에, 해당 OFF 셀에 대해 진 메모리 셀 데이터를 검출할 수 있는 것은, 프리챠지 동작의 경과 중에 센스 레벨이 레퍼런스 신호의 레벨을 상회할 때이다. 본 종래 기술에서의 반도체 기억 장치에서는, 항상 레퍼런스 신호의 레벨을 변동하는 센스 레벨에서의 중간 전압 레벨로 하고 있다.

즉, 본 종래 기술에서는, 레이턴시 기간에서, 센스 레벨이 그 중간 전압을 상회할 때에 OFF 셀에 대한 진 메모리 셀 데이터를 검출하고 있다.

도 5로부터 알 수 있는 바와 같이, 본 종래 기술에서는 레이턴시 기간 중에 ON 셀 및 OFF 셀에 대해 진 메모리 셀을 검출하는 데에는, 각각의 검출 타이밍에 차가 있고, 그 차를 이유로 하여 레이턴시 기간에서의 메모리 셀 데이터의 판독 속도에 제한이 생긴다고 하는 문제점이 있다.

다음에, 시리얼 액세스 기간 중에 어드레스 신호에 의해 선택된 셀이 OFF 셀인 경우, 그 OFF 셀을 접속하는 비트선의 전위의 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프로부터 출력되는 레퍼런스 신호의 입력에 기초하는 본 종래 기술에 의한 메모리 셀 데이터의 검출 동작에 대해 설명한다.

여기에서, 시리얼 액세스 기간 개시 시에, 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 도 5에 나타낸 바와 같이 상기 레이턴시 기간과 동일하게 비교적 낮은 레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있던 해당 OFF 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프의 상기 한 쪽의 입력인 센스 레벨이 이미 낮은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선을 챠지업할 때에는 그 프리챠지 동작이 진행함에 따라 센스 앰프(10)로부터 공급되는 전류는 감소하여 가고, 이에 수반하여 센스 앰프의 상기 한 쪽의 입력인 센스 레벨은 서서히 높아진다. 그 후, 프리챠지 동작이 완료하면, 해당 비트선으로부터 이 Nch형 MOS 트랜지스터를 거쳐 GND에 전류가 흐르지 않고, 프리챠지 동작 완료 후의 센스 레벨의 크기는 그 후 유지된다.

여기에서. 시리얼 액세스 기간 중에서는, OFF 셀에 대해 진 메모리 셀의 데이터를 검출하는 것은 프리챠지 동작 중에 센스 레벨이 레퍼런스 신호의 레벨을 상회할 때이다. 본 종래 기술에서의 반도체 기억 장치에서는, 항상 레퍼런스 신호의 상태를 센스 레벨의 중간 전압 레벨로 하고 있기 때문에, 센스 레벨이 그 중간 전압 레벨을 상회할 때에 해당 OFF 셀에 대한 진 메모리 셀 데이터를 검출하고 있다.

다음에, 시리얼 액세스 기간 중에 어드레스 신호에 의해 선택된 셀이 ON 셀인 경우에, 그 ON 셀이 속하는 비트선의 전위의 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프로부터 출력되는 레퍼런스 신호의 입력에 기초하는 본 종래 기술에 의한 메모리 셀의 검출 동작에 대해 설명한다.

여기에서, 시리얼 액세스 기간에서 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 도 5에 나타낸 바와 같이 비교적 높은 레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있던 해당 ON 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작 개시 시에는, 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨이 이미 낮은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선을 챠지업할 때에는 Nch형 MOS 트랜지스터(301)가 도통 상태가 되면 센스 앰프로부터 급격히 전류가 공급되고, 이에 수반하여 센스 앰프의 상기 한 쪽의 입력인 센스 레벨은 저하된다.

이와 같이 일시적으로 센스 앰프로부터 해당 ON 셀의 비트선의 기생 용량에 대해 전류가 급격히 공급되면 센스 앰프로부터 전류가 공급됨에 따라 그 비트선의 전위는 높아지고, 그 후 공급되는 전류는 감소해 간다. 이에 수반하여, 센스 앰프의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 높아진다.

또, 시리얼 액세스 기간 중에는 워드선은 이미 상승한 상태이기 때문에, 프리챠지 후의 워드선의 상승에 의한 센스 레벨의 변화는 없다. 따라서, 시리얼 액세스 기간 중에는, 해당 ON 셀에 대해 진 메모리 셀의 데이터를 검출하는 것은 프리챠지 동작의 전단에서 센스 레벨이 레퍼런스 신호의 레벨을 하회할 때가 된다.

본 종래 기술에서의 반도체 기억 장치에서는, 항상 레퍼런스 신호의 상태를 센스 레벨의 중간 전압 레벨로 하고 있기 때문에, 시리얼 액세스 기간에는 센스 레벨이 그 중간 전압 레벨을 하회할 때에 해당 ON 셀에 대한 진 메모리 셀 데이터를 검출하고 있다.

따라서, 상기 시리얼 액세스 기간과 동일하게, 시리얼 액세스 기간 중에 ON 셀 및 OFF 셀에 대해 본 종래 기술에 의해 진 메모리 셀 데이터를 검출하는 데에는, 각각의 검출 타이밍에 차가 있고, 그 차로 인하여 레이턴시 기간 중에서의 메모리 셀 데이터의 판독 속도에 제한이 생긴다고 하는 문제점이 있다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로, 메모리 셀 데이터의 판독 동작 기간으로서 레이턴시 기간 및 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서, 레이턴시 기간에서 고레벨의 레퍼런스 신호를 발생시켜 ON 셀 및 OFF 셀에 대해 진 메모리 셀 데이터를 검출하는 타이밍의 차를 적게 하여, 레이턴시 기간에서의 메모리 셀 데이터 판독 동작의 고속화를 가능하게 하는 반도체 기억 장치를 제공하는 데에 있다.

또, 본 발명은 메모리 셀 데이터의 판독 동작 기간으로서 레이턴시 기간 및 시리얼 액세스 기간을 갖는 반도체 기억 장치에서, 시리얼 액세스 기간에서 저레벨의 레퍼런스 신호를 발생시키는 것으로, ON 셀 및 OFF 셀에 대해 진 메모리 셀 데이터를 검출하는 타이밍의 차를 적게 하여, 시리얼 액세스 기간에서의 메모리 셀 데이터 판독 동작의 고속화를 가능하게 하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명은 임의로 레퍼런스 신호의 레벨 설정을 조정 가능하게 하고, 메모리 셀 데이터의 판독 속도를 제어 가능하게 하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위해서, 청구항 1 기재의 발명은 메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀의 센스 레벨과 비교하는 레퍼런스 신호의 레벨 설정을, 상기 레이턴시 기간과 상기 시리얼 액세스 기간에서 동적으로 전환하는 것을 특징으로 한다.

청구항 2 기재의 발명은, 청구항 1 기재의 발명에 있어서, 레이턴시 기간에서는, 레퍼런스 신호를 고레벨로 설정하는 것을 특징으로 한다.

청구항 3 기재의 발명은, 청구항 1 또는 2 기재의 발명에 있어서, 시리얼 액세스 기간에서는, 레퍼런스 신호를 저레벨로 설정하는 것을 특징으로 한다.

청구항 4 기재의 발명은, 메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서, 상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 나타내는 제어 신호를 출력하는 TL 기간 검출 수단과, 상기 TL 기간 검출 수단으로부터 출력된 상기 제어 신호에 기초하여, 상기 메모리 셀의 센스 레벨과 비교하는 레퍼런스 신호의 레벨 설정을 상기 레이턴시 기간과 상기 시리얼 액세스 기간에서 동적으로 변화시켜 출력하는 레퍼런스 신호 출력 수단과, 상기 레퍼런스 신호 출력 수단으로부터 출력된 상기 레퍼런스 신호의 레벨과 상기 메모리 셀의 센스 레벨의 비교 결과로부터 상기 메모리 셀의 데이터를 검출하여 출력하는 메모리 셀 데이터 검출 수단을 갖는 것을 특징으로 한다.

청구항 5 기재의 발명은, 청구항 4 기재의 발명에 있어서, 레이턴시 기간에서, 상기 레퍼런스 신호 출력 수단은 상기 제어 신호에 기초하여 상기 레퍼런스 신호를 고레벨로 설정하는 것을 특징으로 한다.

청구항 6 기재의 발명은, 청구항 4 또는 5 기재의 발명에 있어서, 시리얼 액세스 기간에서, 상기 레퍼런스 신호 출력 수단은 상기 제어 신호에 기초하여 상기 레퍼런스 신호를 저레벨로 설정하는 것을 특징으로 한다.

청구항 7 기재의 발명은, 청구항 4 또는 5 기재의 발명에 있어서, 상기 TL 기간 검출 수단은, 상기 메모리 셀을 지정하기 위한 어드레스 신호를 취입하는 클럭인 어드레스 세트 신호와, 상기 메모리 셀에 대해 검출된 데이터를 판독하는 클럭인 리드 클럭을 입력으로 하여, 상기 입력 신호에 기초하여 상기 제어 신호를 출력하는 것을 특징으로 한다.

청구항 8 기재의 발명은, 메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀을 지정하기 위한 어드레스 신호를 취입하는 클럭인 어드레스 세트 신호와, 상기 메모리 셀에 대해 검출된 데이터를 판독하는 클럭인 리드 클럭을 입력으로 하여, 상기 입력 신호에 기초하여 상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 검출하고, 상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 나타내는 제어 신호를 출력하는 TL 기간 검출 회로와, 상기 TL 기간 검출 회로에 의해 출력된 상기 제어 신호에 기초하여, 상기 레이턴시 기간에는 상기 메모리 셀의 센스 레벨과 비교하는 레퍼런스 신호를 고레벨로 출력하고, 상기 시리얼 액세스 기간에는 상기 레퍼런스 신호를 저레벨로 출력하는 레퍼런스 앰프와, 상기 어드레스 세트 신호를 입력하고, 상기 입력 신호에 기초하여 외부로부터 상기 어드레스 신호를 취입하여 출력하는 어드레스 레지스터와, 상기 레이턴시 기간에는 상기 어드레스 레지스터의 출력 신호에 포함되는 컬럼 어드레스를 그대로 출력하고, 상기 시리얼 액세스 기간에는 상기 리드 클럭의 입력에 따라 카운트업하여 그 카운트 값을 출력하는 컬럼 어드레스 카운터와, 상기 컬럼 어드레스 카운터로부터 출력된 상기 컬럼 어드레스 또는 상기 카운트 값을 디코드하여 그 디코드 신호를 출력하는 컬럼 디코더와, 상기 컬럼 디코더로부터 출력된 상기 디코드 신호에 기초하여 비트선을 선택하는 컬럼 셀렉터와, 상기 어드레스 레지스터의 출력 신호에 포함되는 로우 선택 어드레스를 입력하여, 상기 입력 신호에 기초하여 워드선을 선택하는 로우 디코더와, 상기 컬럼 어드레스 카운터로부터 출력된 상기 컬럼 어드레스 또는 상기 카운트 값에 해당하는 비트선을 그라운드 레벨로 디스챠지하는 디스챠지 셀렉터와, 상기 컬럼 셀렉터에 의해 선택된 비트선 및 상기 로우 디코더에 의해 선택된 워드선에 해당하는 상기 메모리 셀의 센스 레벨과, 상기 레퍼런스 앰프로부터 출력된 상기 레퍼런스 신호의 레벨의 비교 결과로부터 상기 메모리 셀의 데이터를 검출하여 출력하는 센스 앰프와, 상기 센스 앰프로부터 출력된 상기 메모리 셀의 데이터를 상기 리드 클럭의 입력에 의해 취입하고, 동일하게 상기 리드 클럭의 입력에 의해 소정량의 상기 메모리 셀의 데이터를 전송하는 시프트 레지스터 회로와, 상기 시프트 레지스터 회로부터 전송된 상기 메모리 셀의 데이터를 상기 리드 클럭 신호의 입력에 의해 출력하는 출력 회로를 포함하는 것을 특징으로 한다.

청구항 9 기재의 발명은, 청구항 8 기재의 발명에 있어서, TL 기간 검출 회로는, 상기 리드 클럭을 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력을 드레인 전극에 의한 입력으로 하는 제1 Pch형 MOS 트랜지스터와, 상기 제1 인버터의 해당 출력을 소스 전극에 의한 입력으로 하는 제1 Nch형 MOS 트랜지스터와, 상기 어드레스 세트 신호를 입력으로 하는 제2 인버터와, 상기 제2 인버터의 출력을 한 쪽의 입력으로 하고 상기 제1 Pch형 MOS 트랜지스터의 소스 전극 및 상기 제1 Nch형 MOS 트랜지스터의 드레인 전극을 다른 쪽의 입력으로 하여, 상기 제1 Nch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제1 NAND 회로와, 상기 제1 NAND 회로의 해당 출력을 입력으로 하고, 상기 제1 Pch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제3 인버터와, 상기 제1 Pch형 MOS 트랜지스터의 소스 전극 및 상기 제1 Nch형 MOS 트랜지스터의 드레인 전극을 입력으로 하는 제4 인버터와, 상기 제4 인버터의 출력을 입력으로 하는 제5 인버터와, 상기 제5 인버터의 출력을 소스 전극에 의한 입력으로 하고, 상기 제4 인버터의 입력 및 상기 제1 NAND 회로의 상기 다른 쪽의 입력에 드레인 전극을 접속하는 제2 Nch형 MOS 트랜지스터와, 상기 제5 인버터의 해당 출력을 드레인 전극에 의한 입력으로 하고, 상기 제4 인버터의 입력 및 상기 제1 NAND 회로의 상기 다른 쪽의 입력에 소스 전극을 접속하는 제2 Pch형 MOS 트랜지스터와, 상기 제4 인버터의 해당 출력을 한쪽의 입력으로 하고, 상기 제2 인버터의 해당 출력을 다른 쪽의 입력으로 하여 상기 제어 신호를 출력하는 제2 NAND 회로를 포함하는 것을 특징으로 한다.

청구항 10 기재의 발명은, 청구항 8 또는 9 기재의 발명에 있어서, 상기 레퍼런스 앰프는, 더미셀과, 상기 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제3 Nch형 MOS 트랜지스터와, 상기 더미셀을 접속하는 비트선을 입력으로 하여, 상기 제3 Nch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제6 인버터와, 상기 레퍼런스 신호를 입력으로 하는 제7 인버터와, 상기 제7 인버터의 출력을 게이트 전극에 접속하고, 전원 전압에 드레인 전극을 접속하는 제3 Pch형 MOS 트랜지스터와, 상기 제3 Pch형 MOS 트랜지스터의 소스 전극에 드레인 전극을 접속하고, 게이트 전극과 소스 전극을 접속하는 제4 Pch형 MOS 트랜지스터와, 드레인 전극을 전원 전압에 접속하고, 게이트 전극과 소스 전극을 접속하는 제5 Pch형 MOS 트랜지스터를 포함하고, 상기 제4 Pch형 MOS 트랜지스터의 상기 소스 전극과 상기 게이트 전극의 접속점과, 상기 제5 Pch형 MOS 트랜지스터의 상기 소스 전극과 상기 게이트 전극의 접속점을 접속하고, 상기 접속점을 상기 제3 Nch형 MOS 트랜지스터의 소스전극과 접속함과 동시에 상기 레퍼런스 앰프의 출력 단자에 접속하는 것을 특징으로 한다.

청구항 11 기재의 발명은, 청구항 8 또는 9 기재의 발명에 있어서, 상기 레퍼런스 앰프는, 제1 더미 셀 및 제2 더미셀과, 상기 제어 신호를 입력으로 하는 제8 인버터와, 상기 제어 신호를 게이트 전극에 접속하고, 상기 제1 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제4 Nch형 MOS 트랜지스터와, 상기 제8 인버터의 출력에 게이트 전극을 접속하고, 상기 제2 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제5 Nch형 MOS 트랜지스터와, 상기 제4 Nch형 MOS 트랜지스터의 소스 전극 또는 상기 제5 Nch형 MOS 트랜지스터의 소스 전극을 입력으로 하는 제9 인버터와, 상기 제4 Nch형 MOS 트랜지스터의 소스 전극 및 상기 제5 Nch형 MOS 트랜지스터의 소스 전극에 드레인 전극을 접속하고, 상기 제9 인버터의 출력에 게이트 전극을 접속하는 제3 Nch형 MOS 트랜지스터와, 드레인 전극을 전원 전압에 접속하고, 게이트 전극과 소스 전극을 접속하는 제6 Pch형 MOS 트랜지스터를 포함하고, 상기 제6 Pch형 MOS 트랜지스터의 상기 게이트 전극과 상기 소스 전극의 접속점을 상기 제6 Nch형 MOS 트랜지스터의 소스 전극에 접속함과 동시에 상기 레퍼런스 앰프의 출력 단자에 접속하는 것을 특징으로 한다.

청구항 12 기재의 발명은, 청구항 9 내지 11 중 어느 하나의 기재의 발명에 있어서, 상기 어드레스 세트 신호는, 상기 레이턴시 기간 직전에 H 레벨로부터 L 레벨로 하강하고, 이후의 상기 레이턴시 기간 및 상기 시리얼 액세스 기간에서는 L 레벨을 유지하는 것을 특징으로 한다.

청구항 13 기재의 발명은, 청구항 9 내지 12 중 어느 하나의 기재의 발명에 있어서, 상기 리드 클럭 신호는, 상기 레이턴시 기간에서는 H 레벨을 유지하고, 상기 시리얼 액세스 기간 직전에 H 레벨로부터 L 레벨로 하강하는 것을 특징으로 한다.

도 1은 본 발명의 일 실시 형태에서의 반도체 기억 장치의 개략 구성을 나타낸 블럭도.

도 2는 본 발명에서의 레퍼런스 앰프의 제1 실시 형태의 개략 구성을 나타낸 회로 구성도.

도 3은 일반적인 센스 앰프의 구성예를 나타낸 회로 구성도.

도 4는 본 발명의 일 실시 형태에서의 TL 기간 검출 회로의 개략 구성을 나타내는 회로 구성도.

도 5는 본 발명 및 종래 기술의 일 동작예를 설명하기 위한 타이밍 챠트.

도 6은 본 발명에서의 레퍼런스 앰프의 제2 실시 형태의 개략 구성을 나타낸 회로 구성도.

<도면의 주요 부분에 대한 간단한 설명>

1 : TK 기간 검출 회로

2 : 레퍼런스 앰프

3 : 어드레스 레지스터

4 : 로우 디코더

5, 6 : 메모리 셀

7 : 컬럼 어드레스 카운터

8 : 컬럼 디코더

9 : 컬럼 셀렉터

10 : 센스 앰프

11 : 시프트 레지스터 회로

12 : 출력 회로

13, 14 : 디스챠지 셀렉터

201∼203, 301, 410, 412, 601 : Pch형 MOS 트랜지스터

204, 302, 409, 411, 602, 604, 605 : Nch형 MOS 트랜지스터

205, 206, 303, 401∼405, 603, 606 : 인버터

304 : 차동 앰프

406, 408 : NAND 회로

본 발명에 의한 반도체 기억 장치는, 레이턴시 기간을 나타내는 제어 신호를 출력하는 TL 기간 검출 회로와, TL 기간 검출 회로로부터 출력된 제어 신호에 기초하여 레이턴시 기간과 시리얼 액세스 기간에서 레퍼런스 신호의 레벨 설정을 동적으로 전환하여 출력하는 레퍼런스 앰프와, 레퍼런스 앰프로부터 출력된 레퍼런스 신호의 레벨과, 판독 대상으로서 선택된 메모리 셀(이하, 선택 셀이라고 함)의 센스 레벨의 비교 결과로부터 그 메모리 셀의 데이터를 검출하여 출력하는 센스 앰프를 갖는 구성으로 한 것을 특징으로 한다.

상기 구성을 구비한 것에 의해 본 발명의 반도체 기억 장치는, 메모리 셀의 데이터 검출 동작을 고속화할 수 있다고 하는 본 발명 특유의 효과를 달성할 수 있다. 그 이유는 본 발명의 반도체 기억 장치에서는, 레이턴시 기간과 시리얼 액세스 기간에서 각각 다른 레벨의 레퍼런스 신호를 출력시키고 있기 때문에, 레이턴시 기간과 시리얼 액세스 기간에서 각각 선택 셀의 센스 레벨에 대응하는 검출 동작이 행해지기 때문이다.

이하, 본 발명의 일 실시 형태를 첨부 도면을 참조하면서 상세하게 설명한다.

도 1은 본 발명의 일 실시 형태에서의 반도체 기억 장치의 개략 구성을 나타낸 블럭도이다. TL 기간 검출 회로(1)에는, 외부로부터 선택 셀을 지정하기 위한 어드레스 신호를 취입하는 클럭인 어드레스 세트 신호(ADDSET) 및 메모리 셀 데이터를 판독하는 클럭인 리드 클럭(RCLOCK)이 외부로부터 입력되고, TL 기간 검출 회로(1)는 입력된 어드레스 세트 신호(ADDSET) 및 리드 클럭(TCLOCK)에 기초하여 레이턴시 기간과 시리얼 액세스 기간을 검출하여, 레이턴시 기간 또는 시리얼 액세스 기간을 나타내는 제어 신호(RCL)를 발생시킨다.

레퍼런스 앰프(2)는 TL 기간 검출 회로(1)로부터 입력된 제어 신호(RCL)에 기초하여, 레이턴시 기간에서는 고레벨의 레퍼런스 신호를, 시리얼 액세스 기간에서는 저레벨의 레퍼런스 신호를 출력한다. 선택 셀의 센스 레벨의 변화에 대해서는 후에 상세하게 설명하지만, 본 발명에서는 이와 같이 레퍼런스 신호의 레벨을 설정함으로써 선택 셀의 센스 레벨과 본 발명 특유의 비교 동작 및 메모리 데이터의 검출 동작이 행해진다. 이하, 본 실시 형태에 의한 레이턴시 기간 및 시리얼 액세스 기간에서의 메모리 셀 데이터의 검출 동작에 대해 설명한다.

선택 셀이 ON 셀인 경우, 레이턴시 기간에서의 메모리 셀 데이터의 검출에 관해서는, 이 ON 셀에 접속되는 비트선의 기생 용량에 대해 프리챠지 동작에 의해 충전이 완료된 후, 워드선이 상승하는 경과 중에 저하되는 센스 레벨에 의해 진 메모리 셀 데이터를 검출할 수 있다. 여기에서, 프리챠지 동작이라는 것은, 비트선의 과잉 챠지업을 방지하기 위해 비트선이 선택되기 전에 GND 레벨로 디스챠지되어 있고, 선택된 시점에서 이 비트선의 기생 용량을 충전하기 위해 챠지업하는 동작을 말한다.

따라서, 본 실시 형태에서는, 도 5의 타이밍 챠트에 나타낸 바와 같이, 레이턴시 기간 중에는 레퍼런스 신호의 레벨을 높게 설정하고 있기 때문에, 워드선의 상승에 수반하여 저하되는 센스 레벨과 레퍼런스 신호의 레벨의 비교 동작을 종래보다 빠른 단계에서 행할 수 있다.

선택 셀이 OFF 셀인 경우, 동일하게 레이턴시 기간에서의 메모리 셀 데이터의 검출에 관해서는, 이 OFF 셀에 접속되는 비트선의 기생 용량에 대한 프리챠지 동작에 수반하여 상승하는 센스 레벨에 의해 진 메모리 셀 데이터를 검출할 수 있다.

이와 같이 레이턴시 기간에서는, OFF 셀의 데이터 검출 동작보다 느리게 ON 셀의 데이터 검출 동작이 행해지고, ON 셀의 센스 앰프와 레퍼런스 신호의 비교 동작이 빠른 단계에서 행해지는 본 실시 형태에 의하면, 레이턴시 기간에서의 데이터 검출 속도를 고속화할 수 있다.

또, 선택 셀이 OFF 셀인 경우, 시리얼 액세스 기간에서의 메모리 셀 데이터의 검출에 관해서는, 이 OFF 셀에 접속되는 비트선의 기생 용량에 대한 프리챠지 동작에 의해 충전을 개시하여 조금 경과한 시점에서 상승하는 센스 레벨에서 진 메모리 셀 데이터를 검출할 수 있다.

따라서, 본 실시 형태에서는, 도 5의 타이밍 챠트에 나타낸 바와 같이, 시리얼 액세스 기간 중에 레퍼런스 신호의 레벨을 낮게 설정하고 있기 때문에, 프리챠지 동작 중에 상승하는 센스 레벨과 레퍼런스 신호의 레벨의 비교 동작을 종래보다 빠른 단계에서 행할 수 있다.

선택 셀이 ON 셀인 경우, 동일하게 시리얼 액세스 기간에서의 메모리 셀 데이터의 검출에 관해서는, 이 ON셀에 접속되는 비트선의 기생 용량에 대해 프리챠지 동작에 의해 충전을 개시한 지점 또는 순식간에 저하되는 센스 레벨에서 진 메모리 셀 데이터를 검출할 수 있다.

이와 같이 시리얼 액세스 기간에서는, ON 셀의 데이터 검출 동작보다 느리게 OFF 셀의 데이터 검출 동작이 행해지고, OFF 셀의 센스 레벨과 레퍼런스 신호의 비교 동작을 빠른 단계에서 행하는 본 실시 형태에 의하면, 시리얼 액세스 기간에서의 데이터 검출 속도를 고속화할 수 있다.

다음에, 본 실시 형태에서의 반도체 기억 장치에 의한 메모리 셀의 데이터 판독 동작에 대해 동일하게 도 1을 참조하면서 상세하게 설명한다.

TL 기간 검출 회로(1)에는, 외부로부터 어드레스 비트 신호(ADDSET) 및 리드 클럭(RCLOCK)이 외부로부터 입력되고, TL 기간 검출 회로(1)는 입력된 어드레스 비트 신호(ADDSET) 및 리드 클럭(RCLOCK)에 기초하여 레퍼런스 기간 또는 시리얼 액세스 기간을 검출하여, 레이턴시 기간 또는 시리얼 액세스 기간을 나타내는 제어 신호(RCL)를 발생시킨다.

레퍼런스 앰프(2)는 TL 기간 검출 회로(1)로부터 입력된 제어 신호(RCL)에 기초하여, 레이턴시 기간에서는 고레벨의 레퍼런스 신호를, 또 시리얼 액세스 기간에서는 저레벨의 레퍼런스 신호를 출력한다. 또, 어드레스 세트 신호(ADDSET)는 상술한 바와 같이 TL 기간 검출 회로(1)에 입력되지만, 이와 함께 어드레스 레지스터(3)에도 입력되고, 이 어드레스 세트 신호(ADDSET)가 "H" 레벨일 때에, 어드레스 레지스터(3)는 외부 어드레스(ADD)를 취입한다.

레이턴시 기간에서는, 워드선(또는 워드선 및 비트선)이 전환 동작에 의해 선택 셀을 접속하는 워드선(또는, 워드선 및 비트선)이 선택된다. 즉, 이 기간 중에는, 어드레스 레지스터(3)의 출력 신호에 포함되는 로우 선택 어드레스는 로우 디코더(5)에 입력되고, 로우 디코더(5)는 이 입력 신호를 기초로 워드선을 선택한다. 또, 동기 기간 중에, 어드레스 레지스터(3)의 출력 신호에 포함되는 컬럼 어드레스는 컬럼 어드레스 카운터(7)에 입력되고, 입력된 컬럼 어드레스는 그대로 어드레스 카운터(7)로부터 컬럼 디코더(8)에 출력된다. 컬럼 셀렉터(9)는 컬럼 디코더(8)로부터 출력된 디코드 신호에 기초하여 비트선을 선택한다.

이와 같이, 워드선 및 비트선이 선택되면, 이들에 해당하는 선택 셀의 데이터는 센스 앰프(10)에 의해 검출되어 시프트 레지스터 회로(11)에 출력된다.

다음에, 시리얼 액세스 기간 중에는, 전회의 판독 기간에서 시프트 레지스터(11)에 축적된 데이터가 리드 클럭(RCLOCK)의 입력에 따라서 출력 회로(12)에 전송됨과 동시에, 동일하게 리드 클럭(RCLOCK)의 입력에 따라서 출력 회로(12)로부터 상기 전송된 데이터가 출력된다.

또한, 이 리드 클럭(RCLOCK)은 시리얼 액세스 기간에서의 비트선의 전환 동작에도 사용된다. 컬럼 어드레스 카운터(7)는 리드 클럭(RCLOCK)의 입력에 따라서 카운트 업하고, 컬럼 디코더(8)로부터는 컬럼 어드레스 카운터(7)에서의 카운트 값가 디코드 출력된다. 컬럼 셀렉터(9)는 컬럼 디코더(8)로부터 출력된 디코드 신호의 입력에 기초하여, 순차 인접하는 비트선을 선택한다. 이와 같이 시리얼 액세스 기간에서는 순차적으로 비트선만이 전환되고, 이 비트선과 레이턴시 기간에서 선택된 워드선에 해당하는 메모리 셀 데이터가 센스 앰프(10)에서 검출되어 출력된다.

또, 컬럼 어드레스 카운터(7)의 출력은, 컬럼 디코더(8)의 입력이 됨과 함께 디스챠지 셀렉터(13)의 입력도 되고 있다. 이와 같이 컬럼 어드레스 카운터(7)로부터의 출력을 디스챠지 셀렉터(13)의 입력으로 함으로써, 디스챠지 셀렉터(13)는 컬럼 어드레스 카운터(7)에서의 카운트 값에 기초하여, 선택셀을 접속하는 비트선에 인접하는 비트선을 순차 선택하여, 상기 프리챠지 동작을 행한다.

다음에, 도 1∼도 5를 참조하면서 본 실시 형태에서의 반도체 기억 장치의 구성 및 동작에 대해서 상세하게 설명한다.

도 2는 본 발명의 일 실시 형태에서의 레퍼런스 앰프 회로(2)의 회로 구성도를 나타내고 있다. 도 2에 의하면, 본 실시 형태에서의 레퍼런스 앰프(2)는, Pch형 MOS 트랜지스터(201∼203)와, Nch형 MOS 트랜지스터(204), 인버터(205, 206)를 가지고 구성된다.

각 Pch형 MOS 트랜지스터(202) 및 Pch형 MOS 트랜지스터(201)는 게이트 전극과 소스 전극을 접속한 구성으로, 부하 저항으로서 이용되는 부하 MOS 트랜지스터하고 한다. Pch형 MOS 트랜지스터(203)는 게이트 전극을 인버터(206)의 출력, 드레인 전극을 전원 전압, 소스 전극을 Pch형 MOS 트랜지스터(202)의 드레인 전극에 접속하고 있다.

또, Pch형 MOS 트랜지스터(201)는 드레인 전극을 전원 전압, 게이트 전극과 소스 전극의 접속점을 Pch형 MOS 트랜지스터(202)의 게이트 전극과 소스 전극의 접속점에 접속하고 있다. 또한, Pch형 MOS 트랜지스터(201)의 게이트 전극과 소스 전극의 접속점은 레퍼런스 앰프의 출력 단자와 접속됨과 동시에 Nch형 MOS 트랜지스터(204)의 소스 전극에 접속된다.

여기에서, Nch형 MOS 트랜지스터(204)는 그 소스 전극은 이미 설명한 바와 같이, Pch형 MOS 트랜지스터(201)의 게이트 전극과 소스 전극의 접속점과 접속됨과 동시에 레퍼런스 앰프의 출력 단자와 접속되어 있고, 그 드레인 전극은 더미셀을 접속하는 비트선에 접속된다. 인버터(205)는 더미셀을 접속하는 비트선을 입력으로 하여 접속되고, 그 출력을 Nch형 MOS 트랜지스터(204)의 게이트 전극에 접속하고 있다. 이들 인버터(205)와 Nch형 MOS 트랜지스터(204)는 피드백 회로의 구성을 이루고 있다.

상기 피드백 회로는 더미셀의 비트선의 전위를 안정시키기 위한 회로이다. 이하에서 피드백 회로의 동작에 대해 설명한다.

더미셀을 접속하는 비트선의 전위가 인버터(205)의 논리 임계치보다 낮은 상태에 있을 때, 인버터(205)로부터 H 레벨의 신호가 Nch형 MOS 트랜지스터(204)의 게이트 전극에 입력되고, Nch형 MOS 트랜지스터(204)는 도통 상태가 되어 더미셀으로의 전류가 공급되어 비트선의 전위를 높게 한다. 그 전위가 상기 논리 임계치보다 높아지면, 인버터(205)로부터는 L 레벨의 신호가 출력되어 Nch형 MOS 트랜지스터(204)는 차단 상태가 되어, 더미 셀의 전류 공급이 끊긴다. 이와 같은 피드백 회로에서의 동작에 의해, 더미셀의 비트선의 전위를 상기 논리 임계치 부근에서 대략 안정시킬 수 있다.

본 발명은 상기 구성의 레퍼런스 앰프(2)를 이용하는 것으로, 레이턴시 기간 중에 레퍼런스 신호의 레벨을 높게 설정하고 있는 동작이 행해진다. 이하에서 도 2에 나타낸 레퍼런스 앰프(2)의 동작에 대해 상세하게 설명한다. 여기에서, 본 실시 형태에서의 TK 기간 검출 회로(1)의 동작의 상세에 대해서는 도 4를 이용하여 후술하겠지만, 본 실시 형태에서의 TK 기간 검출 회로(1)는 레이턴시 기간 중에서는 H 레벨의 제어 신호(RCL)를 출력하고, 또 시리얼 액세스 기간 중에는 L 레벨의 제어 신호(RCL)를 출력한다.

먼저, 시리얼 액세스 기간 중에서의 레퍼런스 앰프(2)의 동작에 대해 설명한다. 시리얼 액세스 기간 중에는, 인버터(206)의 입력 단자에는 L 레벨의 제어 신호(RCL)이 입력되고, 여기에서 논리 반전하여 Pch형 MOS 트랜지스터(203)의 게이트 전극에 입력된다. 게이트 전극에 H 레벨의 신호가 입력되면 Pch형 MOS 트랜지스터(203)는 차단 상태가 된다.

이 때 레퍼런스 앰프(2)는 Pch형 MOS 트랜지스터(201)와 Nch형 MOS 트랜지스터(204)에 의해 구성되는 레이쇼(ratio) 회로로서 동작하고, 그 출력 단자로부터 출력되는 레퍼런스 신호(REF)의 레벨은 도통 시에서의 Pch형 MOS 트랜지스터(201)의 내부 저항과 도통 시에서의 Nch형 MOS 트랜지스터(204)의 내부 저항의 비에 의해 결정된다.

레이턴시 기간 중에서의 레퍼런스 앰프(2)의 동작에 대해 상세하게 설명한다. 레이턴시 기간 중에는, 레이턴시 기간 중에 인버터(206)의 입력 단자에 H 레벨의 제어 신호(RCL)가 입력되고, 여기에서 논리 반전하여 Pch형 MOS 트랜지스터(203)의 게이트 전극에 입력된다. 게이트 전극에 L 레벨의 신호가 입력되면 Pch형 MOS 트랜지스터(203)는 도통 상태가 되고, 직렬로 접속되는 Pch형 MOS 트랜지스터(202) 및 Pch형 MOS 트랜지스터(203)는 Pch형 MOS 트랜지스터(201)과 병렬로 접속된 관계가 된다.

따라서, 레퍼런스 앰프(2)의 출력 단자로부터 출력되는 레퍼런스 신호(REF)의 레벨은 Pch형 MOS 트랜지스터(201∼203)의 합성 내부 저항과 도통 시의 Nch형 MOS 트랜지스터(204)의 내부 저항의 비에 의해 결정된다.

여기에서, Nch형 MOS 트랜지스터(204)의 내부 저항은 동일하고, Pch형 MOS 트랜지스터(201∼203)의 합성 내부 저항은 Pch형 MOS 트랜지스터(201)의 내부 저항과 비교하여 작은 저항치가 되기 때문에, 레이턴시 기간 중에 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)는 고레벨이 되고, 시리얼 액세스 기간 중에는 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)는 저레벨이 된다.

또, 본 실시 형태에서는, Pch형 MOS 트랜지스터(201)의 내부 저항 또는 Pch형 MOS 트랜지스터(201∼203)의 합성 내부 저항과, Nch형 MOS 트랜지스터(204)의 내부 저항의 관계에 의해 레퍼런스 신호의 레벨의 고저를 설정하고 있다. 따라서, Pch형 MOS 트랜지스터(201∼203), Nch형 MOS 트랜지스터(204)의 내부 저항을 조정함으로써 적정하게 임의의 레퍼런스 신호(REF)의 레벨 설정이 행해진다.

도 3은 일반적인 센스 앰프(10)의 회로 구성예를 나타내고 있다. 본 도면에 나타낸 센스 앰프(10)는 Pch형 MOS 트랜지스터(301)와, Nch형 MOS 트랜지스터(302)와, 인버터(303)와, 차동 앰프(304)를 가지고 구성된다.

Pch형 MOS 트랜지스터(301)는 게이트 전극과 소스 전극을 접속한 부하 저항으로서 기능한다. 또, 본 도면에서 나타낸 센스 앰프(10)는 레퍼런스 앰프(2)와 동일하게 메모리 셀의 비트선의 전위를 일정하게 유지하기 위한 피드백 회로가 구비되어 있다. 이 피드백 회로는 Nch형 MOS 트랜지스터(302)와 인버터(303)에 의해 구성되며, 인버터(303)의 입력 단자에는 메모리 셀의 비트선의 전위가 입력되고, 그 출력 단자에는 Nch형 MOS 트랜지스터(302)의 게이트 전극이 접속된다.

또, Nch형 MOS 트랜지스터(302)의 드레인 전극에는 메모리 셀의 비트선이 접속되고, 그 소스 전극에는 Pch형 MOS 트랜지스터(301)의 소스 전극과 게이트 전극의 접속점이 접속된다. 차동 앰프(304)는 Pch형 MOS 트랜지스터(301)의 소스 전극과 게이트 전극의 접속점을 한 쪽의 입력으로 하고, 레퍼런스 앰프(2)로부터의 레퍼런스 신호(REF)를 다른 쪽의 입력으로 하고 있다.

다음에, 본 도면에서 나타낸 센스 앰프(10)의 동작에 대해 상세하게 설명한다. 예를 들면, 메모리 셀의 비트선의 전위가 인버터(303)의 논리 임계치보다 낮은 레벨이 될 때, 인버터(303)로부터 H 레벨의 신호가 Nch형 MOS 트랜지스터(302)의 게이트 전극에 출력된다. 이 H 레벨의 신호가 게이트 전극에 입력된 Nch형 MOS 트랜지스터(302)는 도통 상태가 되고, 메모리 셀에 대해 전류를 공급하여 그 비트선의 전위를 높게 하도록 제어한다.

또, 메모리 셀의 비트선의 전위가 인버터(303)의 논리 임계치보다 높아질 때, 인버터(303)로부터 L 레벨의 신호가 Nch형 MOS 트랜지스터(302)의 게이트 전극에 출력된다. 이 L 레벨의 신호가 게이트 전극에 입력된 Nch형 MOS 트랜지스터(302)는 차단 상태가 된다.

여기에서, 비트선에는 메모리 셀을 거쳐 흐르는 미소 전류 외에 비트선 자신에 관한 배선 용량 등의 기생 용량에의 충전 방전에 의한 전류가 흐른다. 예를 들면 메모리 셀에서의 기억 용량을 크게 하고 싶은 경우, 이 기생 용량에 흐르는 전류는 메모리 셀에 의해 흐르는 전류보다 꽤 커지기 때문에, 피드백 회로의 상기 동작에 의해 메모리 셀의 비트선의 전위를 인버터(303)의 논리 임계치 부근에서 대략 안정시켜, 비트선의 기생용량으로의 전류 방전에 의해 흐르는 전류의 영향을 최소한으로 억제하고 있다.

또, 본 센스 앰프(10)에서는, 선택 셀의 센스 레벨과 레퍼런스 신호(REF)를 입력으로 하는 차동 앰프(304)에서 이들의 차분 전압을 증폭한 신호(SOUT)를 출력하고 있다. 차동 앰프(304)의 상기 한 쪽의 입력에는 Pch형 MOS 트랜지스터(301)의 소스 전극과 게이트 전극의 접속점이 접속되고, 이 접속점의 전위가 차동 앰프(304)에 입력된다.

여기에서, 도 3에서 나타낸 바와 같이, 본 센스 앰프(10)에서는, Pch형 MOS 트랜지스터(301)와 피드백 회로에 의해 레이쇼 회로가 구성되어 있기 때문에, 상기 접속점에 나타나는 전위는 Pch형 MOS 트랜지스터(301)의 내부 저항과 도통 시에서의 Nch형 MOS 트랜지스터(302)의 내부 저항의 비에 의해 결정된다. 차동 앰프(304)에서는, 상기 한 쪽의 입력인 상기 접속점의 전위와 상기 다른 쪽의 입력인 레퍼런스 신호의 레벨의 차분 전압을 증폭 출력한다.

다음에, 본 발명의 실시 형태에서의 TK 기간 검출 회로(1)의 구성 및 동작에 대해 도 4를 참조하면서 상세하게 설명한다. 도 4에 의하면, 본 실시 형태에서의 TK 기간 검출 회로(1)는 리드 클럭(RCLOCK)을 입력으로 하는 인버터(401)와, 인버터(401)의 출력을 드레인 전극에 의한 입력으로 하는 Pch형 MOS 트랜지스터(412)와, 인버터(401)의 해당 출력을 소스 전극에 의한 입력으로 하는 Nch형 MOS 트랜지스터(409)와, 어드레스 세트 신호(ADDSET)를 입력으로 하는 인버터(402)와, 인버터(402)의 출력을 한 쪽의 입력으로 하고 Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극을 다른 쪽의 입력으로 하여 Nch형 MOS 트랜지스터(409)의 게이트 전극에 출력을 접속하는 NAND 회로(408)와, NAND 회로(408)의 해당 출력을 입력으로 하여 Pch형 MOS 트랜지스터(412)의 게이트 전극에 출력을 접속하는 인버터(403)와, Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극을 입력으로 하는 인버터(405)와, 인버터(405)의 출력을 입력으로 하는 인버터(404)와, 인버터(404)의 출력을 소스 전극에 의한 입력으로 하여 인버터(405)의 입력 및 NAND 회로(408)의 상기 다른 쪽의 입력에 드레인 전극을 접속하는 Nch형 MOS 트랜지스터(411)와, 인버터(404)의 해당 출력을 드레인 전극에 의한 입력으로 하여 소스 전극에 의한 출력을 인버터(405)의 입력 및 NAND 회로(408)의 상기 다른 쪽의 입력에 접속하는 Pch형 MOS 트랜지스터(410)와, 인버터(405)의 해당 출력을 한 쪽의 입력으로 하여 인버터(402)의 해당 출력을 다른 쪽의 입력으로 하여 제어 신호(RCL)를 출력하는 NAND 회로(406)에 의해 구성된다.

다음에, 본 실시 형태에서의 TK 기간 검출 회로(1)의 동작에 대해 도 4 및 도 5를 참조하면서 상세하게 설명한다.

인버터(410)에 H 레벨의 리드 클럭(RCLOCK)이 입력되면 그 출력은 L 레벨이 되어 Pch형 MOS 트랜지스터(412)의 드레인 전극 및 Nch형 MOS 트랜지스터(409)의 소스 전극에 입력된다. 또, 이 시점에서, 인버터(402)에는 H 레벨의 어드레스 세트 신호(ADDSET)가 입력되어 있기 때문에, 그 출력은 L 레벨이 되어 NAND 회로(408)의 상기 한 쪽의 입력이 된다.

이와 같이 상기 한 쪽의 입력으로서 L 레벨의 신호가 입력된 NAND 회로(408)의 출력은 H 레벨이 되고, 해당 H 레벨의 신호가 Nch형 MOS 트랜지스터(409)의 게이트 전극에 출력됨과 동시에 인버터(403)에 출력되고, 인버터(403)로부터는 Pch형 MOS 트랜지스터(412)의 게이트 전극에 L 레벨의 신호가 출력된다. 따라서, Pch형 MOS 트랜지스터(412) 및 Nch형 MOS 트랜지스터(409)는 도통 상태가 되고, Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극으로부터의 출력은 L 레벨이 된다.

Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극으로부터 출력된 L 레벨의 신호는, 인버터(405)에 입력되어 그 출력은 H 레벨이 된다. 이 H 레벨의 신호는 NAND 회로(406)에 상기 한 쪽의 입력이 되고, 그 한 쪽에서 NAND 회로(406)의 상기 다른 쪽의 입력에는 인버터(402)의 출력인 L 레벨의 신호가 입력된다. 따라서, NAND 회로(406)로부터의 출력, 즉 제어 신호(RCL)는 그 시점에서 H 레벨이 된다.

다음에, H 레벨의 상태를 보유한 리드 클럭 신호(RCLOCK), 및 H 레벨에서 L 레벨로 변화한 어드레스 세트 신호(ADDSET)가 TL 기간 검출 회로에 입력된다. 이 때, 인버터(402)에는 L 레벨의 어드레스 세트 신호(ADDSET)가 입력되기 때문에 그출력은 H 레벨이 된다. 이 출력은 NAND 회로(408)의 상기 한 쪽의 입력이 되고, 또 상기 다른 쪽의 입력에는 L 레벨의 신호가 입력되기 때문에, NAND 회로(408)로부터의 출력은 H 레벨을 유지한다.

따라서, 해당 H 레벨의 신호를 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(409) 및 해당 H 레벨의 반전 신호를 게이트 전극의 입력으로 하는 Pch형 MOS 트랜지스터(412)는 도통 상태를 유지한다. Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극으로부터의 출력은 H 레벨을 유지한다.

이 Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극으로부터 출력된 H 레벨의 신호는, NAND 회로(408)의 상기 다른 쪽의 입력이 된다. 이 때, 이 NAND 회로(408)의 상기 한 쪽의 입력에는 H 레벨의 신호가 입력되어 있기 때문에, 이 출력은 L 레벨의 신호가 된다. 따라서, 이 L 레벨의 신호를 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(409) 및 해당 L 레벨의 반전 신호를 게이트 전극의 입력으로 하는 Pch형 MOS 트랜지스터(412)는 차단 상태가 된다.

또, NAND 회로(408)로부터 출력된 해당 L 레벨의 신호는 NAND 회로(408)로부터 Nch형 MOS 트랜지스터(411)의 게이트 전극에 입력됨과 동시에, 해당 L 레벨의신호는 인버터(403)를 거침으로써 그 반전 신호가 Nch형 MOS 트랜지스터(411)의 게이트 전극에 입력된다. 따라서, 이 시점에서 Nch형 MOS 트랜지스터(411) 및 Pch형 MOS 트랜지스터(410)는 도통 상태가 된다.

이 때, Nch형 MOS 트랜지스터(411)의 소스 전극 및 Pch형 MOS 트랜지스터(410)의 드레인 전극에는 L 레벨의 신호가 입력되어 있기 때문에, Nch형 MOS 트랜지스터(411)의 드레인 전극 및 Pch형 MOS 트랜지스터의 소스 전극으로부터는 L 레벨의 신호가 출력된다. 따라서, 해당 L 레벨의 신호를 입력으로 하는 인버터(405)로부터는 H 레벨의 신호가 출력되고, 해당 H 레벨의 신호는 NAND 회로(406)의 상기 한 쪽의 입력이 된다. 또, 이 때, NAND 회로(406)의 상기 다른 쪽의 입력에는 인버터(402)로부터 H 레벨의 신호가 입력되어 있기 때문에, NAND 회로(406)로부터는 L 레벨의 제어 신호(RCL)가 출력된다.

다음에, 이어서 L 레벨의 상태를 유지하는 어드레스 세트 신호(ADDSET), 및 H 레벨로부터 L 레벨로 변화한 리드 클럭 신호(RCLOCK)가 TK 기간 검출 회로(1)에 입력된다. 이후의 기간은 시리얼 액세스 기간이 되고, 이하, 이 기간에서의 TK 기간 검출 회로(1)에서의 동작에 대해 상세하세 설명한다.

이 때, 인버터(401)에는 H 레벨의 리드 클럭(RCLOCK)이 입력되어 그 출력은 L 레벨이 되고, 인버터(402)에는 L 레벨의 어드레스 세트 신호(ADDSET)가 입력되어 그 출력은 H 레벨이 된다. 인버터(402)로부터 출력된 H 레벨의 신호는 NAND 회로(408)의 상기 한 쪽의 입력이 되고, 상기 다른 쪽의 입력에는 Pch형 MOS 트랜지스터(410)의 소스 전극 및 Nch형 MOS 트랜지스터(411)의 드레인 전극으로부터 출력된 L 레벨의 신호가 입력된다. 따라서, 이 때의 NAND 회로(408)의 출력은 H 레벨이 된다.

따라서, 해당 H 레벨의 신호를 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(409), 및 인버터(403)으로부터 출력된 해당 H 레벨의 신호의 반전 신호를 입력으로 하는 Pch형 MOS 트랜지스터(412)는 도통 상태가 된다. 또, 인버터(403)로부터 출력된 해당 반전 신호를 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(411) 및 해당 H 레벨을 게이트 전극의 입력으로 하는 Pch형 MOS 트랜지스터(410)는 차단 상태가 된다.

여기에서, 시리얼 액세스 기간의 개시 시점에서 인버터(401)의 출력은 H 레벨이고, 이 시점에서 Pch형 MOS 트랜지스터(412) 및 Nch형 MOS 트랜지스터(409)는 도통 상태이기 때문에, Pch형 MOS 트랜지스터(412)의 소스 전극 및 Nch형 MOS 트랜지스터(409)의 드레인 전극으로부터의 출력은 H 레벨이 된다. 해당 H 레벨 신호는 인버터(405)의 입력이 되고, 인버터(405)에서 논리 반전하여 출력된 L 레벨 신호는 NAND 회로(406)의 상기 한 쪽의 입력이 된다. 또, 이 시점에서 NAND 회로(406)의 상기 다른 쪽의 입력에는 인버터(402)로부터 H 레벨 신호가 입력되어 있기 때문에, NAND 회로(406)로부터는 H 레벨의 제어 신호(RCL)가 출력된다.

따라서, 본 실시 형태에서의 TK 기간 검출 회로(1)에 의하면, 레이턴시 기간 중에서는 L 레벨의 제어 신호(RCL), 또 레이턴시 기간 이외의 시리얼 액세스 기간 중에는 H 레벨의 제어 신호(RCL)를 레퍼런스 앰프(2)에 출력한다.

도시한 레이턴시 기간 이전의 기간에서는, L 레벨의 리드 클럭(RCLOCK)이 TK 기간 검출 회로(1)의 인버터(410)에, H 레벨의 어드레스 세트 신호(ADDSET)가 TK 기간 검출 회로(1)의 인버터(402)에 입력되고, TK 기간 검출 회로(1)의 NAND 회로(406)의 출력 단자로부터 H 레벨의 제어 신호(RCL)가 출력된다. 동 기간에 레퍼런스 앰프(2)는 해당 H 레벨의 제어 신호(RCL)를 인버터(206)에서 입력하고, 저레벨의 레퍼런스 신호(REF)를 출력한다.

다음에, 동 기간에 센스 앰프(10)는 해당 레퍼런스 신호(REF)를 차동 앰프(304)의 상기 한 쪽의 입력 단자에서 입력하고, 차동 앰프(304)의 출력 단자로부터는 그 시점에서의 센스 레벨과 저레벨의 레퍼런스 신호(REF)의 차분 전압을 증폭 출력한다.

다음에, 레이턴시 기간이 되면, H 레벨을 유지한 리드 클럭 신호(RCLOCK)가 TK 기간 검출 회로(1)의 인버터(402)에 입력되고, H 레벨로부터 L 레벨의 신호로 변화한 어드레스 세트 신호(ADDSET)가 TK 기간 검출 회로(1)의 인버터(402)에 입력되고, TK 기간 검출 회로(1)의 NAND 회로(406)로부터는 H 레벨의 제어 신호(RCL)가 출력된다.

해당 H 레벨의 제어 신호(RCL)를 레퍼런스 앰프(2)는 인버터(206)에서 입력함으로써, 레퍼런스 앰프(2)로부터는 고레벨의 레퍼런스 신호(REF)가 출력된다. 센스 앰프(10)는 차동 앰프(304)에서 해당 레퍼런스 신호(REF)를 상기 다른 쪽의 입력으로 하여, 상기 한 쪽의 입력으로 하여 입력하는 고 센스 레벨과의 차분 전압을 증폭 출력한다.

다음에, 시리얼 액세스 기간 중에는, 이어서 L 레벨을 유지한 어드레스 세트 신호(ADDSET)가 TK 기간 검출 회로(1)의 인버터(402)에 입력되고, H 레벨로부터 L 레벨로 변화한 리드 클럭(RCLOCK)이 TK 기간 검출 회로(1)의 인버터(401)에 입력되고, TK 기간 검출 회로(1)의 인버터(407)로부터는 레이턴시 기간 중에 L 레벨이었던 제어 신호(RCL)를 H 레벨로서 출력한다.

해당 H 레벨의 제어 신호(RCL)를 레퍼런스 앰프(2)는 인버터(206)에서 입력함으로써, 레퍼런스 앰프(2)로부터는 저레벨의 레퍼런스 신호(REF)가 출력된다. 센스 앰프(10)는 해당 레퍼런스 신호(REF)를 차동 앰프(304)의 상기 다른 쪽의 입력으로 하고, 차동 앰프(304)의 상기 한 쪽의 입력으로 하여 입력하는 저 센스 레벨의 차분 전압을 증폭 출력한다.

다음에, 본 발명의 특징을 명확하게 하기 위해, 센스 레벨과 레퍼런스 신호 레벨의 비교 결과에 기초하는 센스 앰프(10)의 메모리 셀 데이터 검출 동작에 대해서 레이턴시 기간, 시리얼 액세스 기간의 각 기간마다 상세하게 설명한다.

먼저, 레이턴시 기간 중에 어드레스 신호에 의해 선택된 셀이 ON 셀인 경우에, 그 셀이 속하는 비트선의 전위 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)의 입력에 기초하는 센스 앰프(10)의 메모리 셀 데이터 검출 동작에 대해 설명한다.

여기에서, 레이턴시 기간에 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 그 레이턴시 기간 이전의 센스 레벨이 반영되지만, 도 5에 나타낸 실시 형태에서는 비교적 고레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 ON 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있는 해당 ON 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프(10)의 상기 한 쪽의 입력인 전위 레벨이 먼저 높은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선을 챠지업할 때에는, Nch형 MOS 트랜지스터(301)가 도통 상태가 되면 센스 앰프(10)로부터 급격하게 전류가 공급되고, 이에 수반하여 센스 앰프(10)의 상기 한 쪽의 입력인 전위 레벨, 즉 센스 레벨은 저하된다.

이와 같이 일시적으로 센스 앰프(10)로부터 해당 ON 셀의 비트선의 기생 용량에 대해 전류가 급격하게 공급되면, 센스 앰프(10)로부터 전류가 공급됨에 따라 그 비트선의 전위는 서서히 높아져 가고, 이에 수반하여 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 높아진다. 이 프리챠지 동작이 완료되면 그 시점에서 가장 높은 센스 레벨이 차동 앰프(304)의 상기 한 쪽의 입력이 된다.

또, 워드선의 상승에 대해서는 비트선의 상승 속도와 비교하여 충분히 느리기 때문에, 이하에서는 비트선이 상승한 후에 워드선이 상승한 것으로 하여 설명한다. 프리챠지 동작이 완료하여 해당 ON 셀을 접속하는 워드선이 상승하면, 이 메모리 셀을 구성하는 Nch형 MOS 트랜지스터는 해당 셀이 ON 셀이기 때문에 도통 상태가 되고, 비트선으로부터 해당 메모리 셀의 드레인 전극 및 소스 전극을 거쳐 GND에 전류가 흐르기 때문에, 이 비트선의 전위는 저하되고 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 저하된다.

여기에서, 레이턴시 기간 중에, 해당 ON 셀에 대해 진 메모리 셀 데이터를 검출할 수 있는 것은, 워드선이 상승하는 경과 중에 센스 레벨이 레퍼런스 신호(REF)의 레벨을 하회할 때이다. 따라서, 레이턴시 기간 중에는 고레벨의 레퍼런스 신호(REF)를 설정하고 있는 본 실시 형태에서는 ON 셀에 대한 진 메모리 셀 데이터를 빠른 단계에서 검출할 수 있다.

다음에, 레이턴시 기간 중에 어드레스 신호에 의해 선택된 메모리 셀이 OFF 셀인 경우, 그 메모리 셀이 속하는 비트선의 전위 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프(2)로부터 출력된 레퍼런스 신호(REF)의 입력에 기초하는 센스 앰프(10)의 메모리 셀 데이터의 검출 동작에 대해 설명한다.

여기에서, 레이턴시 기간에서 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은, 도 5에 나타낸 실시 형태에서는 비교적 저레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있는 해당 OFF 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨이 먼저 낮은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선에 대한 챠지업이 진행됨에 따라, 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 서서히 높아진다.

이 비트선의 기생 용량에 대한 프리챠지 동작이 완료하고, 워드선이 상승하여 가면, 해당 셀은 OFF 셀이기 때문에, 고 전위가 해당 OFF 셀을 구성하는 Nch형 MOS 트랜지스터의 게이트에 인가되어도, 그 Nch형 MOS 트랜지스터는 차단 상태 그대로이다. 따라서, 비트선으로부터 이 Nch형 MOS 트랜지스터를 거쳐 GND로 전류가 흐르지 않고, 프리챠지 동작 완료 후의 센스 레벨의 크기는 그 후에 유지된다.

여기에서 레이턴시 기간 중에, 해당 OFF 셀에 대해 진 메모리 셀 데이터를 검출할 수 있는 것은, 프리챠지 동작의 경과 중에 센스 레벨이 레퍼런스 신호(REF)의 레벨을 상회할 때이다. 이미 설명한 바와 같이, 이와 같이, 레이턴시 기간에서는 OFF 셀의 데이터 검출 동작보다 후단에서 ON 셀의 데이터 검출 동작을 행하고 있다. 이 ON 셀의 센스 레벨과 레퍼런스 신호(REF)의 레벨의 비교 동작을 느린 단계에서 행하는 본 실시 형태에 의하면, ON 셀과 OFF 셀 간의 데이터 검출 스피드의 차를 적게 할 수 있어, 도 5에 나타낸 바와 같이, ΔTL 만큼 레이턴시 기간에서의 데이터 검출 속도를 고속화할 수 있다.

다음에, 시리얼 액세스 기간 중에 어드레스 신호에 의해 선택된 메모리 셀이 OFF 셀인 경우, 그 메모리 셀이 속하는 비트선의 전위의 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)의 입력에 기초하는 센스 앰프(10)의 메모리 셀 데이터의 검출 동작에 대해 설명한다.

여기에서, 시리얼 액세스 기간에 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은, 도 5에 나타낸 실시 형태에서는 비교적 저레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있는 해당 OFF 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨이 먼저 낮은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선을 챠지업할 때에는 센스 앰프(10)로부터 서서히 전류가 공급되고, 이에 수반하여 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨은 높아진다.

이와 같이, 프리챠지 동작에서 일시적으로 센스 앰프(10)로부터 해당 OFF 셀의 비트선의 기생 용량에 대해 전류가 서서히 공급되면 이 비트선의 전위는 서서히 높아져 가고, 이에 수반하여 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 높아진다. 프리챠지 동작이 완료되면 그 시점에서 가장 높은 센스 레벨이 차동 앰프(304)의 상기 한 쪽의 입력이 된다.

여기에서, 시리얼 액세스 기간 중에는, OFF 셀에 대해 진 메모리 셀의 데이터를 검출하는 것은, 프리챠지 동작 중에 센스 레벨이 레퍼런스 신호(REF)의 레벨을 상회할 때이다. 따라서, 시리얼 액세스 기간 중에는 저레벨의 레퍼런스 신호(REF)를 설정하고 있는 본 실시 형태에서는 고속으로 해당 OFF 셀의 진 메모리 셀 데이터를 빠른 단계에서 검출할 수 있다.

다음에, 시리얼 액세스 기간 중에 어드레스 신호에 의해 선택된 메모리 셀이 ON 셀인 경우, 그 셀이 속하는 비트선의 전위 변화에 의한 센스 레벨의 변화에 대해 설명함과 동시에, 센스 레벨과 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)의 입력에 기초하는 센스 앰프(10)의 메모리 셀의 검출 동작에 대해 설명한다.

여기에서, 시리얼 액세스 기간에서 먼저 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은, 도 5에 나타낸 실시 형태에서는 비교적 고레벨에 있는 것으로 하여 설명한다. 컬럼 디코더 신호의 전환으로부터 OFF 셀이 선택되면, 이미 GND 레벨로 디스챠지되어 있는 해당 OFF 셀을 접속하는 비트선의 기생 용량에 대한 프리챠지 동작이 개시된다.

이 프리챠지 동작에서는, 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨이 먼저 높은 상태에 있기 때문에, GND 레벨로 디스챠지되어 있는 비트선을 챠지업할 때에는 Nch형 MOS 트랜지스터(301)가 도통 상태가 되면 센스 앰프(10)로부터 급격히 전류가 공급되고, 이에 수반하여 센스 앰프(10)의 상기 한 쪽의 입력인 센스 레벨은 저하된다.

이와 같이, 프리챠지 동작의 전단에서 일시적으로 센스 앰프(10)로부터 해당 ON 셀의 비트선의 기생 용량에 대해 전류가 급격히 공급되면, 그 후 센스 앰프(10)로부터 전류가 공급됨에 따라 이 비트선의 전위는 서서히 높아져 가고, 이에 수반하여 센스 앰프(10)의 차동 앰프(304)의 상기 한 쪽의 입력인 센스 레벨은 높아진다. 프리챠지 동작이 완료되면 그 시점에서 가장 높은 센스 레벨이 차동 앰프(304)의 상기 한 쪽의 입력이 된다.

여기에서, 시리얼 액세스 기간 중에는 워드선은 이미 상승한 상태이기 때문에, 프리챠지 후의 워드선의 상승에 의한 센스 레벨의 변화는 없다. 따라서, 시리얼 액세스 기간 중에는, 해당 ON 셀에 대해 진 메모리 셀의 데이터를 검출하는 것은, 프리챠지 동작의 전단에 센스 레벨이 레퍼런스 신호(REF)의 레벨을 하회할 때가 된다.

이미 설명한 바와 같이, 이와 같이 시리얼 액세스 기간에서는, ON 셀의 데이터 검출 동작보다 후단에서 OFF 셀의 데이터 검출 동작을 행하고 있다. 이 OFF 셀의 센스 레벨과 레퍼런스 신호(REF)의 비교 동작을 빠른 단계에서 행하는 본 실시 형태에 의하면, 도 5에 나타낸 바와 같이, ON 셀과 OFF 셀 간의 데이터 검출 스피드의 차를 적게 할 수 있고, 시리얼 액세스 기간에서의 데이터 검출 속도를 ΔTCYC 만큼 고속화할 수 있다.

다음에, 본 발명의 제2 실시 형태에 대해 첨부 도면을 참조하면서 상세하게 설명한다. 도 6은 본 발명의 제2 실시 형태에서의 레퍼런스 앰프(2)의 회로 구성예를 나타낸 도면이다.

도 6에 의하면, 본 실시 형태에서의 레퍼런스 앰프(2)는 더미셀1 및 더미셀2와, 더미셀1을 접속하는 비트선을 드레인 전극에 접속한 TK 기간 검출 회로(1)로부터 입력되는 제어 신호(RCL)를 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(604), TK 기간 검출 회로(1)로부터의 제어 신호(RCL)를 입력으로 하여 이 입력 신호를 논리 반전시켜 출력하는 인버터(606)와, 더미셀2를 접속하는 비트선을 드레인 전극에 접속하여 인버터(606)의 출력을 게이트 전극의 입력으로 하는 Nch형 MOS 트랜지스터(605)와, Nch형 MOS 트랜지스터(604) 및 Nch형 MOS 트랜지스터(605)의 소스 전극을 입력으로 하여 이 입력 신호를 논리 반전시켜 출력하는 인버터(603)와, 인버터(603)의 출력을 게이트 전극의 입력으로 하여 Nch형 MOS 트랜지스터(604) 또는 Nch형 MOS 트랜지스터(605)의 소스 전극을 드레인 전극에 의한 입력으로 하는 Nch형 MOS 트랜지스터(602)와, 게이트 전극과 소스 전극을 접속하여 드레인 전극에 전원 전압을 접속한 Pch형 MOS 트랜지스터(601)에 의해 구성된다. 또, Pch형 MOS 트랜지스터(601)의 게이트 전극과 소스 전극의 상기 접속점은, 레퍼런스 앰프(2)의 출력 단자 및 Nch형 MOS 트랜지스터(602)의 소스 전극에 접속된다.

여기에서, 더미셀1 및 더미셀2는 각각 기생 용량이 다른 비트선에 접속된다. 예를 들면, 이들 비트선을 프리챠지할 때에 더미셀1에 공급되는 전류를 i1, 더미셀2에 공급되는 전류를 i2로 하여, i1과 i2는 i1>i2의 관계에 있는 것으로 한다.

다음에, 본 발명의 제2 실시 형태에서의 레퍼런스 앰프의 동작에 대해 상세하게 설명한다. 레이턴시 기간 중에는, 레퍼런스 앰프(2)로부터 입력되는 H 레벨의 제어 신호(REF)가 Nch형 MOS 트랜지스터(604)의 게이트 전극에 입력됨으로써, Nch형 MOS 트랜지스터(604)를 도통 시켜 더미셀1에 전류 i1를 공급한다. 따라서, 레퍼런스 앰프(2)의 출력 단자로부터 출력되는 레퍼런스 레벨(REF)는, 전류 i1이 부하 저항으로서 구비된 Pch형 MOS 트랜지스터(601)를 거침으로써 전원 전압으로부터 전압 강하한 전위로서 출력된다.

한편, 시리얼 액세스 기간 중에서는, 제어 신호(RCL)는 L 레벨의 신호로서 레퍼런스 앰프(2)에 입력되기 때문에, 이 입력 신호가 인버터(606)를 거침으로써 논리 반전하여 H 레벨의 신호로서 Nch형 MOS 트랜지스터(605)의 게이트 전극에 부여된다. 따라서, Nch형 MOS 트랜지스터(605)는 도통 상태가 되고, 더미셀2가 속하는 비트선에는, 비트선을 프리챠지하기 위한 전류 i2가 공급된다. 따라서, 레퍼런스 앰프(2)의 출력 단자로부터 출력되는 레퍼런스 레벨(REF)은 전류 i2가 부하 저항으로서 구비된 Pch형 MOS 트랜지스터(601)를 거침으로써 전원 전압으로부터 전압 강하한 전위로 출력된다.

여기에서, 레퍼런스 앰프(2)로부터 출력되는 레퍼런스 신호(REF)의 레벨은 Pch형 MOS 트랜지스터(601)에 의해 전원 전압으로부터 전압 강하한 전위이기 때문에, i1<i2의 관계로부터 레이턴시 기간(제어 신호(RCL)이 H 레벨)에서는 시리얼 액세스 기간보다 높은 레벨의 레퍼런스 신호(REF)를 출력할 수 있다. 또, 본 실시 형태에서는, 주로 더미셀을 챠지업하기 위해 공급되는 각각의 전류에 따라 레퍼런스 레벨의 고저가 설정된다. 따라서, 더미셀1 및 더미셀2가 속하는 비트선의 기생 용량을 조정함으로써 적정하게 임의의 레퍼런스 신호(REF)의 레벨 설정이 행해진다.

따라서, 본 실시 형태에서도 상기 제1 실시 형태와 동일한 효과를 발휘할 수 있다. 즉, 레이턴시 기간 중에 레퍼런스 앰프(2)로부터는 고레벨의 레퍼런스 신호(REF)가 출력되어, 메모리 셀의 데이터 검출 속도를 고속화할 수 있다. 또, 시리얼 액세스 기간 중에도, 레퍼런스 앰프로부터는 저레벨의 레퍼런스 레벨(REF)이 출력되기 때문에, 메모리 셀의 검출 속도를 고속화할 수 있다. 따라서, 본 실시 형태에 의하면, 레이턴시 기간 및 시리얼 액세스 기간의 양 기간에서 메모리 셀의 데이터 검출 속도를 고속화할 수 있다.

이상의 설명으로부터 알 수 있는 바와 같이, 본 발명에 의하면, 메모리 셀 데이터의 판독 동작 기간으로서 레이턴시 기간 및 시리얼 액세스 기간을 갖는 반도체 기억 장치에서, 레이턴시 기간에서 고레벨의 레이턴시 신호를 발생시킴으로써 ON 셀 및 OFF 셀에 대해 진 메모리 셀 데이터를 검출하는 타이밍 차를 적게 하여, 레이턴시 기간에서의 메모리 셀 데이터의 판독 동작의 고속화를 가능하게 한다.

또, 본 발명에 의하면, 메모리 셀 데이터의 판독 동작 기간으로서 레이턴시 기간 및 시리얼 액세스 기간을 갖는 반도체 기억 장치에서, 시리얼 액세스 기간에서 저레벨의 레퍼런스 신호를 발생시킴으로써, ON 셀 및 OFF 셀에 대해 진 메모리 셀 데이터를 검출하는 타이밍의 차를 적게 하여, 시리얼 액세스 기간에서의 메모리 셀 데이터의 판독 동작의 고속화를 가능하게 한다.

또한, 본 발명에 의하면, 임의로 레퍼런스 신호의 레벨 설정이 조정 가능하게 된다.

Claims

메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서,

기준 전압을 입력받아 상기 메모리 셀의 데이터 비트를 나타내는 데이터 신호와 비교하기 위한 센스 증폭기를 포함하며,

상기 기준 전압은 상기 레이턴시 기간 동안에는 제1 전위를 가지며 상기 시리얼 액세스 기간 동안에는 제2 전위를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 기준 전압은 상기 시리얼 액세스 기간보다 상기 레이턴시 기간에 더 높은 전위로 설정되는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 제어 신호를 입력받아, 상기 제어 신호가 제1 논리 레벨에 있는 경우에는 제1 전위를 발생시키고, 상기 제어 신호가 제2 논리 레벨에 있는 경우에는 제2 전위를 발생시키는 기준 전압 발생 수단을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서,

상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 나타내는 제어 신호를 출력하는 TL 기간 검출 수단과,

상기 TL 기간 검출 수단으로부터 출력된 상기 제어 신호에 기초하여, 상기 메모리 셀의 센스 레벨과 비교하는 레퍼런스 신호의 레벨 설정을 상기 레이턴시 기간과 상기 시리얼 액세스 기간에서 동적으로 변화시켜 출력하는 레퍼런스 신호 출력 수단과,

상기 레퍼런스 신호 출력 수단으로부터 출력된 상기 레퍼런스 신호의 레벨과 상기 메모리 셀의 센스 레벨의 비교 결과로부터 상기 메모리 셀의 데이터를 검출하여 출력하는 메모리 셀 데이터 검출 수단

을 포함하는 반도체 기억 장치.
제4항에 있어서, 상기 레이턴시 기간에서, 상기 레퍼런스 신호 출력 수단은 상기 제어 신호에 기초하여 상기 레퍼런스 신호를 고레벨로 설정하는 것을 특징으로 하는 반도체 기억 장치.
제4항 또는 제5항에 있어서, 상기 시리얼 액세스 기간에서, 상기 레퍼런스 신호 출력 수단은 상기 제어 신호에 기초하여 상기 레퍼런스 신호를 저레벨로 설정하는 것을 특징으로 하는 반도체 기억 장치.
제4항 또는 제5항에 있어서, 상기 TL 기간 검출 수단은, 상기 메모리 셀을 지정하기 위한 어드레스 신호를 취입하는 클럭인 어드레스 세트 신호와, 상기 메모리 셀에 대해 검출된 데이터를 판독하는 클럭인 리드 클럭을 입력으로 하여, 상기 입력 신호에 기초하여 상기 제어 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀로부터의 데이터 판독 기간으로서, 레이턴시 기간과 시리얼 액세스 기간을 갖는 반도체 기억 장치에 있어서,

상기 메모리 셀을 지정하기 위한 어드레스 신호를 취입하는 클럭인 어드레스 세트 신호와, 상기 메모리 셀에 대해 검출된 데이터를 판독하는 클럭인 리드 클럭을 입력으로 하여, 상기 입력 신호에 기초하여 상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 검출하고, 상기 레이턴시 기간 또는 상기 시리얼 액세스 기간을 나타내는 제어 신호를 출력하는 TL 기간 검출 회로와,

상기 TL 기간 검출 회로에 의해 출력된 상기 제어 신호에 기초하여, 상기 레이턴시 기간에는 상기 메모리 셀의 센스 레벨과 비교하는 레퍼런스 신호를 고레벨로 출력하고, 상기 시리얼 액세스 기간에는 상기 레퍼런스 신호를 저레벨로 출력하는 레퍼런스 앰프와,

상기 어드레스 세트 신호를 입력하고, 상기 입력 신호에 기초하여 외부로부터 상기 어드레스 신호를 취입하여 출력하는 어드레스 레지스터와,

상기 레이턴시 기간에는 상기 어드레스 레지스터의 출력 신호에 포함되는 컬럼 어드레스를 그대로 출력하고, 상기 시리얼 액세스 기간에는 상기 리드 클럭의 입력에 따라 카운트업하여 그 카운트 값을 출력하는 컬럼 어드레스 카운터와,

상기 컬럼 어드레스 카운터로부터 출력된 상기 컬럼 어드레스 또는 상기 카운트 값을 디코드하여 그 디코드 신호를 출력하는 컬럼 디코더와,

상기 컬럼 디코더로부터 출력된 상기 디코드 신호에 기초하여 비트선을 선택하는 컬럼 셀렉터와,

상기 어드레스 레지스터의 출력 신호에 포함되는 로우 선택 어드레스를 입력하여, 상기 입력 신호에 기초하여 워드선을 선택하는 로우 디코더와,

상기 컬럼 어드레스 카운터로부터 출력된 상기 컬럼 어드레스 또는 상기 카운트 값에 해당하는 비트선을 그라운드 레벨로 디스챠지하는 디스챠지 셀렉터와,

상기 컬럼 셀렉터에 의해 선택된 비트선 및 상기 로우 디코더에 의해 선택된 워드선에 해당하는 상기 메모리 셀의 센스 레벨과, 상기 레퍼런스 앰프로부터 출력된 상기 레퍼런스 신호의 레벨의 비교 결과로부터 상기 메모리 셀의 데이터를 검출하여 출력하는 센스 앰프와,

상기 센스 앰프로부터 출력된 상기 메모리 셀의 데이터를 상기 리드 클럭의 입력에 의해 취입하고, 동일하게 상기 리드 클럭의 입력에 의해 소정량의 상기 메모리 셀의 데이터를 전송하는 시프트 레지스터 회로와,

상기 시프트 레지스터 회로부터 전송된 상기 메모리 셀의 데이터를 상기 리드 클럭 신호의 입력에 의해 출력하는 출력 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 TL 기간 검출 회로는,

상기 리드 클럭을 입력으로 하는 제1 인버터와,

상기 제1 인버터의 출력을 드레인 전극에 의한 입력으로 하는 제1 Pch형 MOS 트랜지스터와,

상기 제1 인버터의 해당 출력을 소스 전극에 의한 입력으로 하는 제1 Nch형 MOS 트랜지스터와,

상기 어드레스 세트 신호를 입력으로 하는 제2 인버터와,

상기 제2 인버터의 출력을 한 쪽의 입력으로 하고 상기 제1 Pch형 MOS 트랜지스터의 소스 전극 및 상기 제1 Nch형 MOS 트랜지스터의 드레인 전극을 다른 쪽의 입력으로 하여, 상기 제1 Nch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제1 NAND 회로와,

상기 제1 NAND 회로의 해당 출력을 입력으로 하고, 상기 제1 Pch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제3 인버터와,

상기 제1 Pch형 MOS 트랜지스터의 소스 전극 및 상기 제1 Nch형 MOS 트랜지스터의 드레인 전극을 입력으로 하는 제4 인버터와,

상기 제4 인버터의 출력을 입력으로 하는 제5 인버터와,

상기 제5 인버터의 출력을 소스 전극에 의한 입력으로 하고, 상기 제4 인버터의 입력 및 상기 제1 NAND 회로의 상기 다른 쪽의 입력에 드레인 전극을 접속하는 제2 Nch형 MOS 트랜지스터와,

상기 제5 인버터의 해당 출력을 드레인 전극에 의한 입력으로 하고, 상기 제4 인버터의 입력 및 상기 제1 NAND 회로의 상기 다른 쪽의 입력에 소스 전극을 접속하는 제2 Pch형 MOS 트랜지스터와,

상기 제4 인버터의 해당 출력을 한쪽의 입력으로 하고, 상기 제2 인버터의 해당 출력을 다른 쪽의 입력으로 하여 상기 제어 신호를 출력하는 제2 NAND 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제8항 또는 제9항에 있어서, 상기 레퍼런스 앰프는,

더미셀과,

상기 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제3 Nch형 MOS 트랜지스터와,

상기 더미셀을 접속하는 비트선을 입력으로 하여, 상기 제3 Nch형 MOS 트랜지스터의 게이트 전극에 출력을 접속하는 제6 인버터와,

상기 레퍼런스 신호를 입력으로 하는 제7 인버터와,

상기 제7 인버터의 출력을 게이트 전극에 접속하고, 전원 전압에 드레인 전극을 접속하는 제3 Pch형 MOS 트랜지스터와,

상기 제3 Pch형 MOS 트랜지스터의 소스 전극에 드레인 전극을 접속하고, 게이트 전극과 소스 전극을 접속하는 제4 Pch형 MOS 트랜지스터와,

드레인 전극을 전원 전압에 접속하고, 게이트 전극과 소스 전극을 접속하는 제5 Pch형 MOS 트랜지스터를 포함하고,

상기 제4 Pch형 MOS 트랜지스터의 상기 소스 전극과 상기 게이트 전극의 접속점과, 상기 제5 Pch형 MOS 트랜지스터의 상기 소스 전극과 상기 게이트 전극의 접속점을 접속하고, 상기 접속점을 상기 제3 Nch형 MOS 트랜지스터의 소스 전극과 접속함과 동시에 상기 레퍼런스 앰프의 출력 단자에 접속하는 것을 특징으로 하는 반도체 기억 장치.
제8항 또는 제9항에 있어서, 상기 레퍼런스 앰프는,

제1 더미 셀 및 제2 더미셀과,

상기 제어 신호를 입력으로 하는 제8 인버터와,

상기 제어 신호를 게이트 전극에 접속하고, 상기 제1 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제4 Nch형 MOS 트랜지스터와,

상기 제8 인버터의 출력에 게이트 전극을 접속하고, 상기 제2 더미셀을 접속하는 비트선에 드레인 전극을 접속하는 제5 Nch형 MOS 트랜지스터와,

상기 제4 Nch형 MOS 트랜지스터의 소스 전극 또는 상기 제5 Nch형 MOS 트랜지스터의 소스 전극을 입력으로 하는 제9 인버터와,

상기 제4 Nch형 MOS 트랜지스터의 소스 전극 및 상기 제5 Nch형 MOS 트랜지스터의 소스 전극에 드레인 전극을 접속하고, 상기 제9 인버터의 출력에 게이트 전극을 접속하는 제3 Nch형 MOS 트랜지스터와,

드레인 전극을 전원 전압에 접속하고, 게이트 전극과 소스 전극을 접속하는 제6 Pch형 MOS 트랜지스터를 포함하고,

상기 제6 Pch형 MOS 트랜지스터의 상기 게이트 전극과 상기 소스 전극의 접속점을 상기 제6 Nch형 MOS 트랜지스터의 소스 전극에 접속함과 동시에 상기 레퍼런스 앰프의 출력 단자에 접속하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 어드레스 세트 신호는, 상기 레이턴시 기간 직전에 H레벨로부터 L 레벨로 하강하고, 이후의 상기 레이턴시 기간 및 상기 시리얼 액세스 기간에서는 L 레벨을 유지하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 리드 클럭 신호는, 상기 레이턴시 기간에서는 H 레벨을 유지하고, 상기 시리얼 액세스 기간 직전에 H 레벨로부터 L 레벨로 하강하는 것을 특징으로 하는 반도체 기억 장치.