WO2017081756A1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
WO2017081756A1
WO2017081756A1 PCT/JP2015/081658 JP2015081658W WO2017081756A1 WO 2017081756 A1 WO2017081756 A1 WO 2017081756A1 JP 2015081658 W JP2015081658 W JP 2015081658W WO 2017081756 A1 WO2017081756 A1 WO 2017081756A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
signal
word line
transistor
stb
Prior art date
Application number
PCT/JP2015/081658
Other languages
English (en)
French (fr)
Inventor
拓也 二山
白川　政信
Original Assignee
株式会社 東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
Priority to JP2017549908A priority Critical patent/JP6430657B2/ja
Priority to PCT/JP2015/081658 priority patent/WO2017081756A1/ja
Priority to CN201580082673.9A priority patent/CN107949882B/zh
Publication of WO2017081756A1 publication Critical patent/WO2017081756A1/ja
Priority to US15/919,480 priority patent/US10504597B2/en
Priority to US16/659,407 priority patent/US10629265B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the NAND flash memory 100 includes a plurality of memory cells and stores data in a nonvolatile manner.
  • the controller 200 is connected to the NAND flash memory 100 via a NAND bus, and is connected to the host device 300 via a host bus.
  • the controller 200 controls the NAND flash memory 100 and accesses the NAND flash memory 100 in response to a command received from the host device 300.
  • the host device 300 is, for example, a digital camera or a personal computer, and the host bus is, for example, a bus that conforms to the SD TM interface.
  • Is a signal indicating whether it is in a ready state (a state in which a command from the controller 200 can be received) or busy (a state in which a command from the controller 200 cannot be received), and a low level indicates a busy state.
  • the input / output signal I / O is an 8-bit signal, for example, and the input / output signal I / O is a NAND flash. It is the entity of data transmitted and received between the memory 100 and the controller 200 is a command, address, write data, and read data.
  • the block decoder 40 decodes the block address BA received from the address register 150 at the time of data writing, reading, and erasing.
  • the signal TG is asserted.
  • the potential of the asserted signal TG is a voltage that turns on the transistor 50.
  • the signal TG is negated, and its potential is set to a voltage (for example, 0 V) that turns off the transistor 50.
  • the transistor 27 is for charging the bit line BL and the capacitor 28, the node INV_S is connected to the gate, the drain is connected to the node SSRC, and the power supply voltage VDD is applied to the source.
  • the transistor 20 is for precharging the bit line BL.
  • the gate is supplied with a signal BLX, the drain is connected to the node SSRC, and the source is connected to the node SCOM.
  • the transistor 22 is for charging the capacitor element 28, the signal HLL is given to the gate, the drain is connected to the node SSRC, and the source is connected to the node SEN.
  • the bit lines BL are grouped in units of “columns”, for example, every eight lines, and each is assigned a column address CA.
  • the bit lines BL0 to BL47 are arranged in order, the bit lines BL0 to BL7 belong to the column C0, and the column address CA0 is assigned to the column C0.
  • the bit lines BL8 to BL15 belong to the column C1, and the column address CA1 is assigned to the column C1.
  • the bit lines BL16 to BL23 belong to the column C2, and the column address CA2 is assigned to the column C2.
  • the bit lines BL40 to BL47 belong to the column C5, and the column address CA5 is assigned to the column C5.
  • the word line WL and the memory cell transistor MT corresponding to the columns C0 and C1 are referred to as a group GP1
  • the word line WL and the memory cell transistor MT corresponding to the columns C2 and C3 are referred to as a group GP2 and correspond to the columns C4 and C5.
  • the word line WL and the memory cell transistor MT to be used may be referred to as a group GP3.
  • the signals STB_NEAR, STB_MID, and STB_FAR are different from each other. At the time of data strobe, the signal STB_NEAR is first asserted, then STB_MID is asserted, and finally the signal STB_FAR is asserted.
  • each memory cell transistor MT can hold, for example, 2-bit data according to the threshold value.
  • the 2-bit data is, for example, “11”, “01”, “00”, “10” in order from the lowest threshold value.
  • the manner of potential variation differs depending on the position of the memory cell transistor MT.
  • the length of the word line WL increases as the page size increases. Then, at the time of data reading or writing, the rate of increase in the voltage of the word line varies depending on the position, and the extent increases as the word line WL becomes longer.
  • Second example a second example will be described. Unlike the first example, the second example uses a DF / F instead of an RC circuit to delay a signal.
  • FIG. 14 is a timing chart of each signal of the generation circuit 180 according to this example.
  • the sequencer 170 first asserts the signal STB_SEED (eg, “H” level) at time t1, and generates the clock CLK at time t2. Then, the signal STB_D1 is asserted ("H" level) at time t1 in synchronization with the clock CLK. As a result, the operation result at the XOR gate 182-1 becomes “H” level, and the signal STB_NEAR is asserted (“H” level) at time t2. Subsequently, when the sequencer 170 generates the clock CLK at time t3, the signal STB_D2 is asserted. As a result, the signal STB_NEAR is negated ("L" level) at time t3.
  • STB_SEED eg, “H” level
  • the sequencer 170 when the sequencer 170 generates the clock CLK at time t4, the signal STB_D3 is asserted at time t4 in synchronization with the clock CLK. As a result, the operation result at the XOR gate 182-2 becomes “H” level, and the signal STB_MID is asserted at time t4. Subsequently, when the sequencer 170 generates the clock CLK at time t5, the signal STB_D4 is asserted. As a result, the signal STB_MID is negated at time t4.
  • the processor 230 determines to perform fast read (step S21, YES)
  • it issues a prefix command and transmits it to the NAND flash memory 100 (step S22).
  • This prefix command is stored, for example, in the command register 160 of the NAND flash memory 100 (step S30).
  • the fast ⁇ ⁇ ⁇ read command is established in the NAND flash memory 100.
  • step S32 If not established (step S32, NO), that is, if the prefix command has not been received from the controller 200, the sequencer 170 performs a normal reading operation (ramped sensing) (step S33). That is, as in the program verify, data is strobed at different timing according to the column address while using ramped sensing.
  • a normal reading operation Ramped sensing
  • the case where the group GPs are assigned in the column address order that is, the case where the signal STB is asserted in the column address order has been described as an example.
  • the sense circuit 10 roughly includes connection parts 600 and 601, a sense amplifier part 602, a charging part 603, latch circuits SDL, DDL, TDL, XDL, DAC_DL ⁇ 5: 0>, and a NAND gate 604. I have.
  • the latch circuit DDL holds information indicating that the memory cell transistor MT is turned on in the aforementioned ramped sensing. That is, the latch circuit DDL includes clocked inverters 640 and 641 and n-channel MOS transistors 642 to 644.
  • connection unit 601 connects the node SBUS to the node YBUS and connects to the node LBUS. That is, connection portion 601 includes n-channel MOS transistors 650-654. The gate of the transistor 650 is connected to the node INV_D, and one end of the current path is connected to the node YBUS. In the transistor 651, the signal SCANENB is supplied to the gate, one end of the current path is connected to the other end of the current path of the transistor 650, and the other end is grounded. Transistor 652 has a gate connected to node LBUS and one end of the current path connected to node YBUS.
  • FIG. 30A is a timing chart of various signals during the read operation of the sense circuit 10 according to the present embodiment. Each signal is given by the sequencer 170, for example.
  • bit line selection signals BLSe and BLSo and the bias selection signals BIASe and BIASo are set.
  • the potential of the even bit line selection signal BLSe is set to VBLC1
  • the node SBUS is at “L” level and the node INV_D is also at “L” level, so that the transistors 643 and 644 are turned on. Further, the nodes INV_D and LAT_D hold the “L” level and the “H” level, respectively.
  • the signal SDC is set to the “H” level at time t8-26
  • the node SBUS maintains the “L” level and returns to the potential at the start of the period DCLK1. Note that from time t8-21 to t8-26, the nodes SBUS and LBUS are in a floating state and hold “L”.
  • four sense circuits 10 are arranged along the X direction. Two of the sense circuits 10 are connected to the bit line BL by a contact plug in one of the two lanes C included in the mat MAT, and the remaining two sense circuits 10 A contact plug in lane C is connected to bit line BL.
  • 39A and 39B are layout diagrams of a cell region between two lanes C in one mat MAT.
  • a plane pattern (configuration when viewing the XY plane) of the word lines and select gate lines SGS and SGD is shown, and the one-dot chain line on the right side of the paper surface of FIG. 39A and the left side of the paper surface of FIG.
  • the alternate long and short dash line indicates the same position.
  • FIG. 50 applies the configurations described as the second example and the third example of the second embodiment, and shows a schematic diagram of one logical plane.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

実施形態に係る半導体記憶装置は、第１乃至第３２メモリセルと、第１乃至第１６メモリセルに接続された第１乃至第１６ビット線と、第１７乃至第３２メモリセルに接続された第１７乃至第３２ビット線と、第１乃至第３２メモリセルのゲートに接続された第１ワード線と、第１乃至第１６メモリセルに読み出されたデータを、第１タイミングで判定する第１乃至第１６センスアンプと、第１７乃至第３２メモリセルに読み出されたデータを第２タイミングで判定する第１７乃至第３２センスアンプとを備える。第１タイミングは前記第２タイミングと異なる。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
　動作信頼性を向上できる半導体記憶装置を提供する。
　実施形態の半導体記憶装置は、第１乃至第３２メモリセルと、第１乃至第１６メモリセルに接続され、連続に並んで配置された第１乃至第１６ビット線を含む第１セットと、第１７乃至第３２メモリセルに接続され、連続に並んで配置された第１７乃至第３２ビット線を含む第２セットと、第１乃至第３２メモリセルのゲートに接続された第１ワード線と、第１乃至第１６メモリセルに読み出されたデータを、第１タイミングで判定する第１乃至第１６センスアンプと、第１７乃至第３２メモリセルに読み出されたデータを、第２タイミングで判定する第１７乃至第３２センスアンプとを備える。そして、第１タイミングは第２タイミングと異なる。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係るメモリセルアレイの回路図である。 図３は、第１実施形態に係るロウデコーダの回路図である。 図４は、第１実施形態に係るセンスアンプの回路図である。 図５は、第１実施形態に係るメモリセルアレイ及びセンスアンプの模式図である。 図６は、第１実施形態に係る信号ＳＴＢの概念図である。 図７は、第１実施形態に係るＳＴＢ生成回路の回路図である。 図８は、第１実施形態に係るメモリセルの取り得る閾値分布を示すダイアグラムである。 図９は、第１実施形態に係る読み出し動作時におけるワード線電圧の変化と信号ＳＴＢのタイミングチャートである。 図１０は、第２実施形態に係る遅延回路の回路図である。 図１１は、第２実施形態に係る遅延回路の各ノードの電圧を示すタイミングチャートである。 図１２は、第２実施形態に係るＳＴＢ生成回路の回路図である。 図１３は、第２実施形態に係るＤ－Ｆ／Ｆの回路図である。 図１４は、第２実施形態に係るＳＴＢ生成回路の各ノードの電圧を示すタイミングチャートである。 図１５は、第２実施形態に係るＳＴＢ生成回路の回路図である。 図１６は、第２実施形態に係るＳＴＢ生成回路の各ノードの電圧を示すタイミングチャートである。 図１７は、第２実施形態に係る読み出し動作時におけるワード線と信号ＳＴのタイミングチャートである。 図１８は、第２実施形態に係る読み出し動作のフローチャートである。 図１９は、第２実施形態に係る読み出し動作時におけるコマンドシーケンスである。 図２０は、第２実施形態に係る読み出し動作時におけるコマンドシーケンスである。 図２１は、第２実施形態に係る読み出し動作のフローチャートである。 図２２は、第２実施形態に係る読み出し動作時におけるコマンドシーケンスである。 図２３は、第２実施形態の変形例に係るＳＴＢ生成回路の回路図である。 図２４は、第３実施形態に係るメモリセルアレイ及びセンスアンプの模式図である。 図２５は、第４実施形態に係るメモリセルの閾値分布の変化を示すグラフである。 図２６は、第４実施形態に係るディストリビューションリードを示す模式図である。 図２７は、第４実施形態に係るディストリビューションリードを示す模式図である。 図２８は、第４実施形態に係る読み出し動作時におけるワード線電圧の変化と信号ＳＴＢのタイミングチャートである。 図２９Ａは、第５実施形態に係るセンスアンプの回路図である。 図２９Ｂは、第５実施形態に係るセンスアンプの回路図である。 図３０Ａは、第５実施形態に係るメモリセルアレイ及びセンスアンプにおける各ノードの電圧を示すタイミングチャートである。 図３０Ｂは、第５実施形態に係るメモリセルアレイ及びセンスアンプにおける各ノードの電圧を示すタイミングチャートである。 図３０Ｃは、第５実施形態に係る読み出し動作時における、読み出し回数とラッチ回路内のデータとの関係を示すダイアグラムである。 図３０Ｄは、第５実施形態に係るセンスアンプにおける信号ＳＴＢのタイミングチャートである。 図３０Ｅは、第５実施形態に係るセンスアンプにおける信号ＳＴＢのタイミングチャートである。 図３１は、第６実施形態に係るメモリセルアレイ及びドライバの上面レイアウト図である。 図３２は、第６実施形態に係るメモリセルアレイの上面レイアウト図である。 図３３は、第６実施形態に係るメモリセルアレイを模式的に示す断面図である。 図３４は、第６実施形態に係るメモリセルアレイを模式的に示す断面図である。 図３５は、第６実施形態に係るメモリセルアレイを模式的に示す断面図である。 図３６Ａは、第６実施形態に係るメモリセルアレイ下領域のレイアウト図である。 図３６Ｂは、第６実施形態に係るメモリセルアレイ下領域のレイアウト図である。 図３７は、第６実施形態に係るビット線とセンスアンプとの接続関係を示すレイアウト図である。 図３８は、第６実施形態に係るメモリセルアレイの断面図である。 図３９Ａは、第６実施形態に係るメモリセルアレイの平面図である。 図３９Ｂは、第６実施形態に係るメモリセルアレイの平面図である。 図４０Ａは、第６実施形態に係るメモリセルアレイ上のＤ１配線のレイアウト図である。 図４０Ｂは、第６実施形態に係るメモリセルアレイ上のＤ１配線のレイアウト図である。 図４１は、第６実施形態に係るビット線のレイアウト図である。 図４２Ａは、第６実施形態に係るメモリセルアレイ上のＤ２配線のレイアウト図である。 図４２Ｂは、第６実施形態に係るメモリセルアレイ上のＤ２配線のレイアウト図である。 図４３は、第６実施形態に係るレーンＣにおけるＤ１配線のレイアウト図である。 図４４は、第６実施形態に係るレーンＣにおけるＭ１配線のレイアウト図である。 図４５Ａは、第６実施形態に係るレーンＲにおけるＤ１配線のレイアウト図である。 図４５Ｂは、第６実施形態に係るレーンＲにおけるＤ１配線のレイアウト図である。 図４６Ａは、第６実施形態に係るレーンＲにおけるＤ２配線のレイアウト図である。 図４６Ｂは、第６実施形態に係るレーンＲにおけるＤ２配線のレイアウト図である。 図４７Ａは、第６実施形態に係るレーンＲにおける、メモリセルアレイ下のＭ１配線のレイアウト図である。 図４７Ｂは、第６実施形態に係るレーンＲにおける、メモリセルアレイ下のＭ１配線のレイアウト図である。 図４８Ａは、第６実施形態に係るレーンＲにおける、メモリセルアレイ下のＭ０配線のレイアウト図である。 図４８Ｂは、第６実施形態に係るレーンＲにおける、メモリセルアレイ下のＭ０配線のレイアウト図である。 図４９は、第６実施形態に係るセンスアンプ及びロウデコーダのレイアウトである。 図５０は、第６実施形態に係る半導体記憶装置における信号ＳＴＢの転送方法の第１の例を示す模式図である。 図５１は、第６実施形態に係る半導体記憶装置における信号ＳＴＢの転送方法の第２の例を示す模式図である。 図５２は、第６実施形態に係る半導体記憶装置における信号ＳＴＢの転送方法の第３の例を示す模式図である。 図５３は、第６実施形態に係る半導体記憶装置におけるワード線の平面図である。 図５４は、第６実施形態の第１変形例に係る半導体記憶装置におけるワード線の平面図である。 図５５は、第６実施形態の第２変形例に係る半導体記憶装置におけるワード線の平面図である。
　以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
　１．第１実施形態　
　第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
　１．１　構成について
　１．１．１　メモリシステムの全体構成について　
　まず、本実施形態に係る半導体記憶装置を含むメモリシステムの大まかな全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
　図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
　ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
　ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。
　信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味し、これに相対する用語として「ネゲート」は信号（または論理が無効（インアクティブ）な状態とされていることを意味する。信号ＲＥｎもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
　１．１．２　コントローラ２００の構成について　
　引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ回路２６０を備えている。
　ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
　プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
　ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、信号ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤ型フラッシュメモリ１００へ出力する。また書き込み時には、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送し、更にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
　バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
　内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
　ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
　１．１．３　ＮＡＮＤ型フラッシュメモリ１００の構成について　
　１．１．３．１　ＮＡＮＤ型フラッシュメモリ１００の全体構成について
　次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０－０～１２０－３）、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
　メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む例えば４つのブロックＢＬＫ（ＢＬＫ０～ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
　ロウデコーダ１２０－０～１２０－３は、ブロックＢＬＫ０～ＢＬＫ３にそれぞれ対応付けて設けられ、対応するブロックＢＬＫを選択する。
　ドライバ回路１３０は、ロウデコーダ１２０－０～１２０－３を介して、選択されたブロックＢＬＫ０～ＢＬＫ３のいずれかに電圧を出力する。
　センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
　アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
　シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
　１．１．３．２　メモリセルアレイ１１０について　
　次に、上記メモリセルアレイ１１０の構成の詳細について説明する。図２はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。
　図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１１を含む。
　ＮＡＮＤストリング１１１の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ（ＳＴ１、ＳＴ２）とを含んでいる。
　メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
　ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０～ＷＬ７に共通接続される。
　すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックであってもストリングユニットＳＵ０～ＳＵ３毎に独立している。
　また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一行にあるＮＡＮＤストリング１１１の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、（Ｌ－１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング１１１を共通に接続し、更に複数のブロックＢＬＫ間でもＮＡＮＤストリング１１１を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１１を共通に接続する。
　同一ブロック内にあるメモリセルトランジスタＭＴのデータは、一括して消去されることが出来る。これに対してデータの読み出し及び書き込みは、いずれかのブロックのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。
　１．１．３．３　ロウデコーダ１２０について　
　次に、ロウデコーダ１２０の構成について、図３を用いて説明する。図３はロウデコーダ１２０のブロック図である。
　図示するようにロウデコーダ１２０は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０（５０－０～５０－１２）を備えている。
　まずブロックデコーダ４０について説明する。ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、アドレスレジスタ１５０から受信したブロックアドレスＢＡをデコードする。そして、ブロックアドレスＢＡが、対応するブロックＢＬＫに一致した際には、信号ＴＧをアサートする。アサートされた信号ＴＧの電位は、トランジスタ５０をオン状態とする電圧とされる。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫに一致しなかった際には、信号ＴＧはネゲートされ、その電位は、トランジスタ５０をオフ状態とする電圧（例えば０Ｖ）とされる。
　次に、トランジスタ５０について説明する。トランジスタ５０－０～５０－７は、選択ブロックＢＬＫのワード線ＷＬ０～ＷＬ７に電圧を転送するためのものである。トランジスタ５０－０～５０－７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０～ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０～ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
　トランジスタ５０－８～５０－１１は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０～ＳＧＤ３に電圧を転送するためのものである。トランジスタ５０－８～５０－１１はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０～ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。
　トランジスタ５０－１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧を転送するためのものである。トランジスタ５０－１２は、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＳに接続され、他端が信号線ＳＧＳＤに接続され、ゲートが信号線ＴＧに共通に接続される。
　従って、例えば選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０－０～５０－１２はオン状態とされる。これにより、ワード線ＷＬ０～ＷＬ７は信号線ＣＧ０～ＣＧ７に接続され、セレクトゲート線ＳＧＤ０～ＳＧＤ３は信号線ＳＧＤＤ０～ＳＧＤＤ３に接続され、セレクトゲート線ＳＧＳは信号線ＳＧＳＤに接続される。
　他方、非選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０－０～５０－１２はオフ状態とされる。これにより、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、及びＳＧＳは、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤから分離される。
　信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤは、ロウデコーダ１２０－１～１２０－３で共通に用いられる。そして、ドライバ回路１３０が、アドレスレジスタ１５０から受信したページアドレスＰＡに従って、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳに電圧を印加する。つまり、ドライバ回路１３０から出力される電圧は、選択ブロックに対応するいずれかのロウデコーダ１２０内のトランジスタ５０を介して、選択ブロック内の配線ＷＬ、ＳＧＤ、及びＳＧＳに転送される。
　１．１．３．４　センスアンプ１４０について　
　次に、センスアンプ１４０の構成について説明する。本例で説明するセンスアンプ１４０として、以下ではビット線に流れる電流をセンスすることによってデータを判別する場合を例に挙げるが、電圧をセンスする構成であっても良い。
　センスアンプ１４０は、ビット線ＢＬ毎に設けられたセンス回路１０を備えている。図４は、このセンス回路１０の回路図である。
　図示するようにセンス回路１０は、センスアンプ部１１、ラッチ回路１２、及び接続部１３を備えている。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。
　接続部１３は、対応するビット線ＢＬとセンスアンプ部１１とを接続し、ビット線ＢＬの電位を制御する。すなわち接続部１３は、ｎチャネルＭＯＳトランジスタ１４及び１５を備えている。トランジスタ１４は、ゲートに信号ＢＬＳが印加され、ソースが、対応するビット線ＢＬに接続される。トランジスタ１５は、ソースがトランジスタ１４のドレインに接続され、ゲートに信号ＢＬＣが印加され、ドレインがノードＳＣＯＭに接続される。トランジスタ１５は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
　センスアンプ部１１は、ビット線ＢＬに読み出されたデータをセンスする。センスアンプ部１１は、ｎチャネルＭＯＳトランジスタ２０～２６、ｐチャネルＭＯＳトランジスタ２７、及び容量素子２８を備えている。
　トランジスタ２７は、ビット線ＢＬ及び容量素子２８を充電するためのものであり、ゲートにノードＩＮＶ＿Ｓが接続され、ドレインがノードＳＳＲＣに接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ２０はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ２２は容量素子２８を充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＥＮに接続される。トランジスタ２１は、データセンスの際にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＳＥＮに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ２６は、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶ＿Ｓに接続され、ドレインがノードＳＣＯＭに接続され、ソースがノードＳＲＣＧＮＤに接続される。
　容量素子２８は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極には信号ＣＬＫが与えられる。
　トランジスタ２３は、ゲートに信号ＢＬＱが与えられ、ソースがノードＳＥＮに接続され、ドレインがノードＬＢＵＳに接続される。ノードＬＢＵＳは、センスアンプ部１１とラッチ回路１２とを接続するための信号経路である。トランジスタ２４は、データのセンスタイミングを決定すると共に、読み出しデータをラッチ回路１２に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＬＢＵＳに接続される。
　トランジスタ２５は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ドレインがトランジスタ２４のソースに接続され、ソースが接地される。
　ノードＩＮＶ＿Ｓは、ラッチ回路１２内のノードであり、ラッチ回路１２の保持データに応じたレベルを取り得る。例えば、データの読み出し時に選択メモリセルがオン状態となり、ノードＳＥＮが十分に低下すれば、ノードＩＮＶ＿Ｓは“Ｈ”レベルとなる。他方、選択メモリセルがオフ状態であり、ノードＳＥＮが一定電位を保持していれば、ノードＩＮＶ＿Ｓは“Ｌ”レベルとなる。
　以上の構成において、信号ＳＴＢがアサートされるタイミングで、トランジスタ２５がノードＳＥＮの電位に基づいて読み出しデータをセンスし、トランジスタ２４は読み出しデータをラッチ回路１２に転送する。信号ＳＴＢを含め、各種の制御信号は、例えばシーケンサ１７０によって与えられる。
　なお、センス回路１０としては種々の構成が適用出来、例えば“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL”と表題され、２０１１年３月２１日に出願された米国特許出願１３／０５２，１４８に記載された構成が適用出来る。この特許出願の内容は、その全体が本願明細書において参照により援用されている。
　１．２　動作について　
　次に、本実施形態に係る半導体記憶装置におけるデータの読み出し方法について説明する。本方法は、プログラムベリファイ時にも適用される。
　１．２．１　構成について　
　まず、データの読み出し方法の説明にあたり、説明の簡単化のため、図５に示す構成を例に挙げる。図５は、メモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１４０のセンスアンプ部１１のブロック図である。
　図示するように、本例に係るメモリセルアレイ１１０は４８本のビット線ＢＬ０～ＢＬ４７を含む。また、各ビット線ＢＬ０～ＢＬ４７に対応するセンス回路１０のセンスアンプ部１１を、それぞれセンスアンプ部ＳＡ０～ＳＡ４７と表記する。
　ビット線ＢＬは、例えば８本毎に“カラム”という単位でグループ化され、それぞれにカラムアドレスＣＡが付与されている。図５の例であると、ビット線ＢＬ０～ＢＬ４７が順に配列され、ビット線ＢＬ０～ＢＬ７がカラムＣ０に属し、カラムＣ０にはカラムアドレスＣＡ０が割り当てられる。またビット線ＢＬ８～ＢＬ１５がカラムＣ１に属し、カラムＣ１にはカラムアドレスＣＡ１が割り当てられる。ビット線ＢＬ１６～ＢＬ２３はカラムＣ２に属し、カラムＣ２にはカラムアドレスＣＡ２が割り当てられる。以下、同様であり、ビット線ＢＬ４０～ＢＬ４７はカラムＣ５に属し、カラムＣ５にはカラムアドレスＣＡ５が割り当てられる。
　そして、各ビット線ＢＬに接続されるメモリセルトランジスタＭＴとロウデコーダ１２０（及びドライバ回路１３０）との間の電流経路の距離は、カラムＣ０～Ｃ５に対応するもの順に大きくなる。つまり、ロウデコーダ１２０によってワード線ＷＬに印加される電圧は、初めにカラムＣ０に対応するメモリセルトランジスタＭＴのゲートに達し、次にカラムＣ１に対応するメモリセルトランジスタＭＴのゲートに達し、最後にカラムＣ５に対応するメモリセルトランジスタＭＴのゲートに達する。以下、カラムＣ０及びＣ１に対応するワード線ＷＬ及びメモリセルトランジスタＭＴをグループＧＰ１と呼び、カラムＣ２及びＣ３に対応するワード線ＷＬ及びメモリセルトランジスタＭＴをグループＧＰ２と呼び、カラムＣ４及びＣ５に対応するワード線ＷＬ及びメモリセルトランジスタＭＴをグループＧＰ３と呼ぶことがある。
　センスアンプ部ＳＡには、図４で説明したように、信号ＳＴＢが入力される。そして、この信号ＳＴＢがアサートされるタイミングで、各センスアンプ部においてデータがセンスされる。本例であると、グループＧＰ毎に異なる信号ＳＴＢが与えられる。より具体的には、グループＧＰ１に対応するセンスアンプ部ＳＡ０～ＳＡ１５には信号ＳＴＢ＿ＮＥＡＲが与えられ、グループＧＰ２に対応するセンスアンプ部ＳＡ１６～ＳＡ３１には信号ＳＴＢ＿ＭＩＤが与えられ、グループＧＰ３に対応するセンスアンプ部ＳＡ３２～ＳＡ４７には信号ＳＴＢ＿ＦＡＲが与えられる。
　信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲは、互いに異なる信号であり、データのストローブ時には、まず信号ＳＴＢ＿ＮＥＡＲがアサートされ、次にＳＴＢ＿ＭＩＤがアサートされ、最後に信号ＳＴＢ＿ＦＡＲがアサートされる。
　図６及び図７は、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲの生成方法の概念図である。図６に示すように、シーケンサ１７０が３つの信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲの全てを生成しても良い。あるいは、図７に示すように、シーケンサ１７０は信号ＳＴＢ＿ＮＥＡＲのみを生成しても良い。この場合、遅延回路３０－１により信号ＳＴＢ＿ＮＥＡＲを遅延させることにより信号ＳＴＢ＿ＭＩＤが生成される。また、遅延回路３０－２により信号ＳＴＢ＿ＭＩＤを遅延させることにより信号ＳＴＢ＿ＦＡＲが生成される。
　図８は、本例に係るメモリセルトランジスタＭＴの取りうるデータ及び閾値分布を示しており、閾値分布の縦軸に示すメモリセルトランジスタ数はログスケールで示している。
　図示するように、各々のメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“１１”、“０１”、“００”、“１０”である。
　“１１”データを保持するメモリセルの閾値は、ある一定の分布内にあり、この“１１”データに対応する閾値分布を“Ｅ”レベルと呼ぶ。Ｅレベルは、電荷蓄積層内の電荷が引き抜かれて、データが消去された状態における閾値分布であり、正または負の値である（例えば電圧ＶＡ未満）。
　“０１”、“００”、及び“１０”も、電荷蓄積層内に電荷が注入されて、データが書き込まれた状態の閾値分布である。“０１”データを保持するメモリセルの閾値は“Ａ”レベルの分布内にあり、Ｅレベル内の閾値よりも高い（例えば電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）。“００”データを保持するメモリセルの閾値は“Ｂ”レベルの分布内にあり、Ａレベル内の閾値よりも高い（例えば電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）。“１０”データを保持するメモリセルの閾値は“Ｃ”レベルの分布内にあり、Ｂレベル内の閾値よりも高い（例えば電圧ＶＣ以上）。
　もちろん、２ビットデータと閾値との関係はこの関係に限定されるものでは無く、例えば“１１”データが“Ｃ”レベルに対応するような場合であっても良く、両者の関係については適宜選択出来る。
　１．２．２　読み出し動作について　
　次に、上記１．２．１で説明した構成におけるデータの読み出し動作について、図９を用いて説明する。図９は、選択ワード線ＷＬの電圧の時間変化と信号ＳＴＢのタイミングチャートである。
　読み出し時には、ドライバ回路１３０及びロウデコーダ１２０により、非選択ワード線ＷＬに、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧ＶＲＥＡＤが印加される。更に、セレクトゲート線ＳＧＤ及びＳＧＳには、選択トランジスタＳＴ１及びＳＴ２をオンさせる電圧ＶＳＧが印加される。そして選択ワード線の電圧は、図９に示すように連続的に上昇される。
　そして、各グループＧＰ１～ＧＰ３において、選択ワード線ＷＬの電圧がＶＡに達した時点で、データが読み出される。すなわち、図８に示すように、メモリセルトランジスタＭＴの閾値が“Ｅ”レベルに含まれるか、それとも“Ａ”レベル以上の分布に含まれるかの判定がなされる（これを読み出し動作ＡＲと呼ぶ）。そして、判定結果が、ラッチ回路１２に転送される。このように、選択ワード線ＷＬの電圧がある電位に達した時点において、ノードＳＥＮの電位に応じて保持データを判別し、その結果をラッチ回路１２へ転送することを、以下では“ストローブ”と呼び、読み出し動作ＡＲに関する本動作を“ＡＲストローブ”と呼ぶ。
　引き続き、選択ワード線ＷＬの電圧がＶＢに達した時点で、メモリセルトランジスタＭＴの閾値が“Ａ”レベル以下の分布内にあるか、それとも“Ｂ”レベル以上の分布内にあるかの判定がなされる（これを読み出し動作ＢＲと呼ぶ）。そして、判定結果がラッチ回路１２に転送される（ＢＲストローブ）。
　更に、選択ワード線ＷＬの電圧がＶＣに達した時点で、メモリセルトランジスタＭＴの閾値が“Ｃ”レベルに含まれるか、それとも“Ｂ”レベル以下の分布内にあるかの判定がなされる（これを読み出し動作ＣＲと呼ぶ）。そして、判定結果がラッチ回路１２に転送される（ＣＲストローブ）。
　なお、ストローブが行われる際の選択ワード線の電圧は、読み出し時とベリファイ時とで異なるのが通常であるが、以下では説明の簡略化のため、同じものとして説明する。
　上記のように、ロウデコーダ１２０を介してドライバ回路１３０から選択ワード線ＷＬを駆動する場合、メモリセルトランジスタＭＴの位置によって、その電位変動の仕方が異なる。
　すなわち、図９に示すように、選択ワード線ＷＬにおいて、ロウデコーダ１２０（またはドライバ回路１３０）に最も近い領域、すなわち、グループＧＰ１に対応する領域ＷＬ＿ＮＥＡＲの電位は、ほぼ遅延無く上昇する。すなわち、読み出し動作期間中、（ｄＶ／ｄＴ）はほぼ一定である（但しＶはワード線電圧であり、Ｔは時間）。これに対して、グループＧＰ２に対応する領域ＷＬ＿ＭＩＤの電位は、領域ＷＬ＿ＮＥＡＲの電位に比べて、電圧立ち上がり時に遅延し、ロウデコーダ１２０から最も遠い領域ＷＬ＿ＦＡＲの電位は更に遅延する。
　つまり、読み出し動作ＡＲにおいて、グループＧＰ１に対応するメモリセルトランジスタＭＴのゲート電圧はほぼ時刻ｔ１前後に電圧ＶＡに達するが、グループＧＰ２に対応するメモリセルトランジスタＭＴのゲート電圧が電圧ＶＡに達するのは、時刻ｔ１より遅い時刻ｔ２前後であり、グループＧＰ３に対応するメモリセルトランジスタＭＴのゲート電圧が電圧ＶＡに達するのは、更に遅い時刻ｔ３前後である。
　そこで図９に示すように、信号ＳＴＢ＿ＮＥＡＲは時刻ｔ１でアサート（“Ｈ”レベル）される。従って、グループＧＰ１に対応するメモリセルトランジスタＭＴから読み出されたデータは、時刻ｔ１でストローブされる。また、信号ＳＴＢ＿ＭＩＤは時刻ｔ２でアサートされる。従って、グループＧＰ２に対応するメモリセルトランジスタＭＴから読み出されたデータは、時刻ｔ２でストローブされる。引き続き、信号ＳＴＢ＿ＦＡＲは時刻ｔ３でアサートされる。従って、グループＧＰ３に対応するメモリセルトランジスタＭＴから読み出されたデータは、時刻ｔ３でストローブされる。
　以上のように、メモリセルトランジスタＭＴの位置に応じて、時刻ｔ１、ｔ２、ｔ３のタイミングでＡＲストローブが実行される。以下、読み出し動作ＢＲ及びＣＲについても同様である。
　なお、プログラムベリファイ時には、読み出し動作ＡＲ、ＢＲ、及びＣＲ時の読み出し電圧として、それぞれ電圧ＶＡ、ＶＢ、及びＶＣより高電圧のベリファイ電圧ＶvfyＡ、ＶvfyＢ、及びＶvfyＣが用いられる。
　１．３　本実施形態に係る効果　
　本実施形態に係る構成であると、半導体記憶装置の動作信頼性を向上出来る。以下、本効果の詳細について説明する。
　ＮＡＮＤ型フラッシュメモリでは、例えばページサイズが大きくなるにつれてワード線ＷＬの長さも大きくなる。すると、データの読み出し時や書き込み時において、ワード線の電圧の上昇速度が位置によって異なり、その程度もワード線ＷＬが長くなるほど大きくなる。
　例えば図９に示したように、ドライバ回路１３０に近い領域ＷＬ＿ＮＥＡＲの電圧は、ドライバ回路１３０が電圧供給開始直後から線形に上昇する。これに対してドライバ回路１３０に遠い領域ＷＬ＿ＦＡＲの電圧の上昇速度は、電圧供給開始直後では、領域ＷＬ＿ＮＥＡＲよりも小さく、徐々に大きくなる（非線形的に変化する）。そして図９の例では、時刻ｔ１以後、領域ＷＬ＿ＮＥＡＲ、ＷＬ＿ＭＩＤ、及びＷＬ＿ＦＡＲの電圧上昇速度はほぼ等しくなり、線形に上昇する。
　そこで本実施形態では、ワード線ＷＬの電圧の上昇速度に応じて、信号ＳＴＢをアサートさせるタイミングを変えている。言い換えれば、グループＧＰに応じて、信号ＳＴＢをアサートさせるタイミングを変えている、と言うことも出来る（より具体的には、カラムアドレスＣＡに基づいてグループＧＰが判断され、このグループによってタイミングが変化される）。
　従って、本方法をプログラムベリファイに適用することで、領域ＷＬ＿ＮＥＡＲ、ＷＬ＿ＭＩＤ、及びＷＬ＿ＦＡＲの全ての領域に対応するメモリセルトランジスタＭＴの閾値を、ベリファイ電圧ＶvfyＡ、ＶvfyＢ、及びＶvfyＣ以上になるようにデータを書き込むことが出来る。換言すれば、ワード線ＷＬの電圧が、ベリファイ電圧ＶvfyＡ、ＶvfyＢ、及びＶvfyＣに達した後に、データをストローブする。つまり、例えば領域ＷＬ＿ＭＩＤやＷＬ＿ＦＡＲの電位が十分に上がりきっていないタイミングでデータがストローブされることを抑制出来る。このように、領域ＷＬ＿ＮＥＡＲ、ＷＬ＿ＭＩＤ、及びＷＬ＿ＦＡＲの電位が適正なベリファイ電圧に達したタイミングでデータをストローブすれば、同一のデータを保持するメモリセルトランジスタＭＴの閾値を、各領域ＷＬ＿ＮＥＡＲ、ＷＬ＿ＭＩＤ、及びＷＬ＿ＦＡＲ間で、おおよそ揃えることが出来る。
　また、データの読み出し時も同様である。カラムアドレスＣＡに応じて信号ＳＴＢをアサートさせるタイミングをずらすことで、領域ＷＬ＿ＮＥＡＲ、ＷＬ＿ＭＩＤ、及びＷＬ＿ＦＡＲのそれぞれにおいて、読み出し電圧ＶＡ、ＶＢ、またはＶＣに達した時点で、データをストローブ出来る。つまり、ワード線ＷＬの電位が十分に上がりきっていないタイミングでデータがストローブされることを抑制出来る。その結果、データの読み出し精度を向上出来る。
　２．第２実施形態　
　次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲを、遅延回路を用いて生成するための構成に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
　２．１　第１の例　
　まず、第１の例について説明する。第１の例は、第１実施形態で説明した図７に相当する。すなわち、シーケンサ１７０が信号ＳＴＢ＿ＮＥＡＲを生成し、これを遅延回路３０によって遅延させて信号ＳＴＢ＿ＭＩＤ及びＳＴＢ＿ＦＡＲを生成する。本例では、遅延回路３０の構成例について、図１０を用いて説明する。
　図示するように遅延回路３０は、ｎチャネルＭＯＳトランジスタ３１、ｐチャネルＭＯＳトランジスタ３２、抵抗素子３３、容量素子３４、及び例えば直列接続された３段のインバータ３５を備えている。
　トランジスタ３２は、ゲートが、遅延回路３０の入力ノードＩＮに接続され、ソースには電源電圧が与えられ、ドレインはノードＮ１に接続される。抵抗素子３３の一端は、ノードＮ１に接続される。トランジスタ３１は、ゲートがノードＩＮに接続され、のソースは接地され、ドレインは抵抗素子３３の他端に接続される。容量素子３４は、一方電極がノードＮ１に接続され、他方電極が接地される。３つのインバータ３５は、ノードＮ１と、遅延回路３０の出力ノードＯＵＴとの間に直列接続されている。
　図１１は、ノードＩＮ、Ｎ１、及びＯＵＴの信号波形である。図示するように、パルス形状の信号がノードＩＮに入力されたと仮定する。すると、この信号は、トランジスタ３１及び３２で形成されるインバータによって反転されると共に、その立ち下がりエッジ及び立ち上がりエッジは、抵抗素子３３及び容量素子３４で形成されるＲＣ回路によって、電圧変化の程度が緩やかになる。その後、インバータ３５の閾値に応じて、ノードＯＵＴに遅延信号が出力される。すなわち、ノードＮ１の立ち下がりが緩やかになることで、ノードＯＵＴの信号の立ち上がりエッジは、ノードＩＮの信号の立ち上がりエッジからΔｔだけ遅れる。同様にして、ノードＯＵＴの信号の立ち下がりエッジは、ノードＩＮの信号の立ち下がりエッジからΔｔだけ遅れる。
　以上のようにして、ノードＩＮに入力された信号は、Δｔだけ遅延されて、ノードＯＵＴから出力される。従って、シーケンサ１７０が信号ＳＴＢ＿ＮＥＡＲを発行すると、この信号ＳＴＢ＿ＮＥＡＲが遅延回路３０の入力ノードＩＮに入力され、出力ノードＯＵＴから信号ＳＴＢ＿ＭＩＤとして出力される。更に、この信号ＳＴＢ＿ＭＩＤが遅延回路３０の入力ノードＩＮに入力され、出力ノードＯＵＴから信号ＳＴＢ＿ＦＡＲとして出力される。
　２．２　第２の例　
　次に、第２の例について説明する。第２の例は、第１の例と異なり、ＲＣ回路では無く、Ｄ－Ｆ／Ｆを用いて信号を遅延させるものである。
　図１２は、半導体記憶装置１００の備えるＳＴＢ生成回路１８０である。図示するように生成回路１８０は、Ｄフリップフロップ（Ｄ－Ｆ／Ｆ）１８１－１～１８１－６及び排他的論理和（ＸＯＲ）ゲート１８２－１～１８２－３を備えている。そしてシーケンサ１７０は、信号ＳＴＢ＿ＳＥＥＤ及びクロックＣＬＫを生成する。
　Ｄ－Ｆ／Ｆ１８１－１は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿ＳＥＥＤを内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ１として出力する。Ｄ－Ｆ／Ｆ１８１－２は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿Ｄ１を内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ２として出力する。Ｄ－Ｆ／Ｆ１８１－３は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿Ｄ２を内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ３として出力する。Ｄ－Ｆ／Ｆ１８１－４は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿Ｄ３を内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ４として出力する。Ｄ－Ｆ／Ｆ１８１－５は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿Ｄ４を内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ５として出力する。Ｄ－Ｆ／Ｆ１８１－６は、クロックＣＬＫに同期して、Ｄ入力端子で信号ＳＴＢ＿Ｄ５を内部に取り込み、Ｑ出力端子から信号ＳＴＢ＿Ｄ６として出力する。
　ＸＯＲゲート１８２－１は、信号ＳＴＢ＿Ｄ１とＳＴＢ＿Ｄ２のＸＯＲ演算を行い、演算結果を信号ＳＴＢ＿ＮＥＡＲとして出力する。ＸＯＲゲート１８２－２は、信号ＳＴＢ＿Ｄ３とＳＴＢ＿Ｄ４のＸＯＲ演算を行い、演算結果を信号ＳＴＢ＿ＭＩＤとして出力する。ＸＯＲゲート１８２－３は、信号ＳＴＢ＿Ｄ５とＳＴＢ＿Ｄ６のＸＯＲ演算を行い、演算結果を信号ＳＴＢ＿ＦＡＲとして出力する。
　図１３は、Ｄ－Ｆ／Ｆ１８１の回路図である。図示するように各々のＤ－Ｆ／Ｆ１８１は、インバータ４００～４０７、ｎチャネルＭＯＳトランジスタ４０８～４１１、ｐチャネルＭＯＳトランジスタ４１２～４１５、並びにＮＡＮＤゲート４１６及び４１６を備えている。
　インバータ４００は、入力ノードがＤ入力端子に接続される。トランジスタ４０８及び４１２はトランスファーゲートとして機能する。すなわちトランジスタ４０８及び４１２は、ソースが共通に接続され、またドレインが共通に接続されて、ドレインがインバータ４００の出力ノードに接続される。更に、トランジスタ４０８のゲートにはクロックＣＬＫ１が入力され、トランジスタ４１２のゲートにはクロック／ＣＬＫが入力される。クロック／ＣＬＫは、シーケンサ１７０から出力されたクロックＣＬＫをインバータで反転させた信号であり、クロックＣＬＫ１はクロック／ＣＬＫを反転させた信号である。
　インバータ４０１は、トランジスタ４０８及び４１２のソースに接続される。トランジスタ４０９及び４１４はトランスファーゲートとして機能する。すなわちトランジスタ４０９及び４１４は、ソースが共通に接続され、またドレインが共通に接続されて、ドレインがトランジスタ４０８及び４１２のソースに接続される。更に、トランジスタ４０９のゲートにはクロック／ＣＬＫが入力され、トランジスタ４１４のゲートにはクロックＣＬＫ１が入力される。
　ＮＡＮＤゲート４１６は、インバータ４０１の出力ノードの信号と、Ｄ－Ｆ／Ｆ１８１のリセット入力端子に入力されたリセット信号／ＲＳＴとの否定論理和（ＮＡＮＤ）演算を行う。リセット信号／ＲＳＴは、Ｄ－Ｆ／Ｆ１８１の保持データをリセットする際にアサート（／ＲＳＴ＝“Ｌ”）される信号である。
　インバータ４０２は、入力ノードが、ＮＡＮＤゲート４１６の出力ノード並びにトランジスタ４０９及び４１４のソースに接続される。トランジスタ４１０及び４１３はトランスファーゲートとして機能する。すなわちトランジスタ４１０及び４１３は、ソースが共通に接続され、またドレインが共通に接続されて、ドレインがインバータ４０２の出力ノードに接続される。更に、トランジスタ４１０のゲートにはクロック／ＣＬＫが入力され、トランジスタ４１３のゲートにはクロックＣＬＫ１が入力される。
　ＮＡＮＤゲート４１７は、トランジスタ４１０及び４１３のソースの信号とリセット信号／ＲＳＴとのＮＡＮＤ演算を行う。
　インバータ４０３は、入力ノードが、ＮＡＮＤゲート４１７の出力ノードに接続される。トランジスタ４１１及び４１５はトランスファーゲートとして機能する。すなわちトランジスタ４１１及び４１５は、ソースが共通に接続されて、更にＮＡＮＤゲート４１７の入力ノードに接続され、またドレインが共通に接続されて、更にインバータ４０３の出力ノードに接続される。そして、トランジスタ４１１のゲートにはクロックＣＬＫ１が入力され、トランジスタ４１５のゲートにはクロック／ＣＬＫが入力される。
　インバータ４０４は、ＮＡＮＤゲート４１７の出力信号を反転する。インバータ４０５は、インバータ４０５の出力信号を反転し、インバータ４０６はインバータ４０５の出力信号を反転し、その結果をＱ出力端子から出力する。またインバータ４０７は、インバータ４０４の出力信号を反転し、その結果を／Ｑ出力端子から出力する。なお、インバータ４０５を構成するｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタは、例えば３個ずつ並列接続されても良い。またインバータ４０６を構成するｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタは、例えば１０個ずつ並列接続されても良い。
　図１４は、本例に係る生成回路１８０の各信号のタイミングチャートである。図示するように、まずシーケンサ１７０が時刻ｔ１において信号ＳＴＢ＿ＳＥＥＤをアサート（例えば“Ｈ”レベル）し、時刻ｔ２でクロックＣＬＫを発生する。すると、このクロックＣＬＫに同期して時刻ｔ１で信号ＳＴＢ＿Ｄ１がアサート（“Ｈ”レベル）される。その結果、ＸＯＲゲート１８２－１での演算結果が“Ｈ”レベルとなり、時刻ｔ２において信号ＳＴＢ＿ＮＥＡＲがアサート（“Ｈ”レベル）される。引き続き、シーケンサ１７０が時刻ｔ３でクロックＣＬＫを発生すると、信号ＳＴＢ＿Ｄ２がアサートされる。その結果、時刻ｔ３において信号ＳＴＢ＿ＮＥＡＲがネゲート（“Ｌ”レベル）される。
　更に、時刻ｔ４においてシーケンサ１７０がクロックＣＬＫを発生すると、このクロックＣＬＫに同期して時刻ｔ４で信号ＳＴＢ＿Ｄ３がアサートされる。その結果、ＸＯＲゲート１８２－２での演算結果が“Ｈ”レベルとなり、時刻ｔ４において信号ＳＴＢ＿ＭＩＤがアサートされる。引き続き、シーケンサ１７０が時刻ｔ５でクロックＣＬＫを発生すると、信号ＳＴＢ＿Ｄ４がアサートされる。その結果、時刻ｔ４において信号ＳＴＢ＿ＭＩＤがネゲートされる。
　以下、同様にして時刻ｔ６及びｔ７でクロックＣＬＫが発生されることで、信号ＳＴＢ＿ＦＡＲがアサートされる。このようにして、それぞれタイミングのずれた信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲが生成される。
　２．３　第３の例　
　次に、第３の例について説明する。第３の例は、上記第２の例において、２つの読み出しモードを用意し、モード信号により読み出しモードを選択するものである。本例では、ＸＯＲゲート１８２－１～１８２－３の出力を、信号ＳＴＢ＿ＮＥＡＲ＿ｐｒｅ、ＳＴＢ＿ＭＩＤ＿ｐｒｅ、及びＳＴＢ＿ＦＡＲ＿ｐｒｅと呼ぶ。またシーケンサ１７０は、信号ＳＴＢ＿ＳＥＥＤ及びクロックＣＬＫに加えて、更にモード選択信号Ｓｉｍ＿ｍｏｄｅを生成する。信号Ｓｉｍ＿ｍｏｄｅがアサート（本例では“Ｈ”レベル）されると、生成回路１８０は、同一タイミングで信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲをアサートする。
　図１５は、第３の例に係るＳＴＢ生成回路１８０の回路図である。図示するように本例に係る生成回路１８０は、第２の例で説明した図１３の構成において、更にインバータ１８３－１～１８３－３、論理積（ＡＮＤ）ゲート１８４－１～１８４－３及び１８５－１～１８５－３、並びに論理和（ＯＲ）ゲート１８６－１～１８６－３を追加した構成を有している。
　図示するように、インバータ１８３－１～１８３－３は、それぞれ信号Ｓｉｍ＿ｍｏｄｅを反転する。ＡＮＤゲート１８４－１～１８４－３は、信号ＳＴＢ＿ＳＥＥＤとＳｉｍ＿ｍｏｄｅのＡＮＤ演算を行う。ＡＮＤゲート１８５－１～１８５－３はそれぞれ、信号ＳＴＢ＿ＮＥＡＲ＿ｐｒｅ、ＳＴＢ＿ＭＩＤ＿ｐｒｅ、及びＳＴＢ＿ＦＡＲ＿ｐｒｅとＳｉｍ＿ｍｏｄｅとのＡＮＤ演算を行う。ＯＲゲート１８６－１～１８６－３はそれぞれ、ＡＮＤゲート１８４－１～１８４－３の演算結果と、ＡＮＤゲート１８５－１～１８５－３の演算結果とのＯＲ演算を行い、その結果を信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲとして出力する。
　図１６は、信号Ｓｉｍ＿ｍｏｄｅがアサートされた際における各信号のタイミングチャートである。信号Ｓｉｍ＿ｍｏｄｅがアサートされると、ＡＮＤゲートの出力は常に“Ｌ”レベルとなる。従って、ＯＲゲートの出力は、ＡＮＤゲート１８４の出力、つまり信号ＳＴＢ＿ＳＥＥＤによって決定される。そのため、図１６に示すように、信号ＳＴＢ＿ＳＥＥＤがアサート及びネゲートされると、同じタイミングで信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲもアサート及びネゲートされる。
　なお、信号Ｓｉｍ＿ｍｏｄｅがネゲートされた際には、逆にＡＮＤゲート１８４－１の出力が常に“Ｌ”レベルとなる。従って、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲの波形は図１４で説明した通りとなる。
　次に、本例に係る２つの読み出しモードについて説明する。１つの読み出しモードは、第１実施形態において図９を用いて説明した方法である（ステップＳ１０）。すなわち、選択ワード線ＷＬの電圧が連続的に上昇され、且つカラムアドレスに応じて異なるタイミングでデータストローブが行われる方法である。この、選択ワード線ＷＬの電圧を連続的に上昇させてデータをセンスする方式を、以下では“ramped sensing”と呼ぶことにする。
　もう一方の読み出しモードは、選択ワード線ＷＬの電圧を連続的に上昇させるのではなく、所望の読み出しレベルにステップ状に上昇され、選択ワード線ＷＬの電圧が安定したタイミングでデータがストローブされる。また、信号Ｓｉｍ＿ｍｏｄｅがアサートされることで、カラムアドレスに応じることなく、データを同じタイミングでストローブする方式である。この様子を、図１７に示す。図１７は、ワード線ＷＬの領域ＷＬ＿ＮＥＡＲと、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲのタイミングチャートである。なお、図１７では一例として、メモリセルトランジスタＭＴが３ビットデータを保持し、電圧の低い順から“Ｅ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの閾値分布を有する場合において、閾値が“Ｂ”レベル以下の分布に含まれるか“Ｃ”レベル以上の分布に含まれるかを判定する読み出し動作ＣＲと、閾値が“Ｆ”レベル以下の分布に含まれるか“Ｇ”レベル以上の分布に含まれるかを判定する読み出し動作ＧＲとを行う例を示している。
　図示するように、選択ワード線ＷＬには、まず読み出し動作ＣＲを行うための電圧ＶＣ（“Ｂ”レベルと“Ｃ”レベルとの間の電圧）が印加され、選択ワード線ＷＬの電位がＶＣで一定になった時刻ｔ１で、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲがアサートされる。引き続き、選択ワード線ＷＬの電位は、電圧ＶＣから電圧ＶＧ（“Ｆ”レベルと“Ｇ”レベルとの間の電圧）に上昇される。そして、選択ワード線ＷＬの電位がＶＧで一定になった時刻ｔ２で、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲがアサートされる。このように、選択ワード線ＷＬの電圧をステップ状に上昇させてデータをセンスする方式を、以下では“Fast read”と呼ぶことにする。
　なお、ramped sensingを行う際における選択ワード線電圧の「連続的な変化」は、例えば信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、またはＳＴＢ＿ＦＡＲがアサートされている期間中も、電圧値が上昇している場合、と定義することが出来る。従って、ミクロな視点で見たときに、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、またはＳＴＢ＿ＦＡＲがアサートされている期間中に選択ワード線電圧がステップ状に上昇していたとしても、これは本明細書では「連続的な変化」と定義される。
　他方で、fast readを行う際における電圧の「ステップ状の上昇」は例えば、少なくとも信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、またはＳＴＢ＿ＦＡＲがアサートされている期間中は、電圧値がほぼ一定である場合、と定義することが出来る。
　図１８は、本例に係るデータの書き込み方法及び読み出し方法の大まかな流れを示すフローチャートである。なお、本例で読み出されるデータは、プログラムベリファイにおいてramped sensingを用いて書き込まれたデータである。
　図示するように、ホスト機器３００が読み出し命令を発行し、コントローラ２００へ送信する（ステップＳ１０）。この読み出し命令を受信したコントローラ２００（ステップＳ２９）のプロセッサ２３０は、fast readを行うか否かを判断する（ステップＳ２１）。
　プロセッサ２３０は、fast readを行うと決定した場合（ステップＳ２１、ＹＥＳ）、prefixコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１００へ送信する（ステップＳ２２）。このprefixコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばコマンドレジスタ１６０に格納される（ステップＳ３０）。これにより、ＮＡＮＤ型フラッシュメモリ１００において、fast readコマンドが成立する。
　引き続き、プロセッサ２３０は読み出しコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１００へ送信する（ステップＳ２３）。この読み出しコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばコマンドレジスタ１６０に格納される。これにより、ＮＡＮＤ型フラッシュメモリ１００において読み出しコマンドが成立する。
　ステップＳ２１においてfast readを行わないと判断した場合（ステップＳ２１、ＮＯ）、すなわちramped sensingを行うと判断した場合、プロセッサ２３０はステップＳ２２をスキップしてステップＳ２３の処理を行う。
　コントローラ２００から読み出しコマンドを受信したＮＡＮＤ型フラッシュメモリ１００は、例えばシーケンサ１７０が、アドレスレジスタ１５０においてfast readコマンドが成立しているか否かを判断する（ステップＳ３２）。
　成立していなければ（ステップＳ３２、ＮＯ）、すなわち、コントローラ２００からprefixコマンドを受信していなければ、シーケンサ１７０は通常の読み出し動作（ramped sensing）を行う（ステップＳ３３）。すなわち、プログラムベリファイ時と同様に、ramped sensingを用いつつ、カラムアドレスに応じて異なるタイミングでデータをストローブする。
　他方で、アドレスレジスタ１５０においてfast readコマンドが成立していれば（ステップＳ３２、ＹＥＳ）、すなわち、コントローラ２００からprefixコマンドを受信していれば、シーケンサ１７０はfast readを行う（ステップＳ３４）。よってシーケンサ１７０は、信号Ｓｉｍ＿ｍｏｄｅをアサートすることで、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲを同一タイミングでアサートする。
　図１９及び図２０は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間のコマンドシーケンスであり、それぞれramped sensingの場合とfast readの場合とを示している。
　図示するように、２つのモードの違いは、prefixコマンド“ＸＸｈ”の有無である。コントローラ２００から“ＸＸｈ”が送信され、これがコマンドレジスタ１６０に保持されると、シーケンサ１７０は信号Ｓｉｍ＿ｍｏｄｅをアサートして、fast readが実行される。他方で、“ＸＸｈ”を受信しなければ、シーケンサ１７０は信号Ｓｉｍ＿ｍｏｄｅをネゲートして、ramped sensingが実行される。
　その後は、読み出しコマンド“０１ｈ”及び“００ｈ”が発行され、更にカラムアドレスＣＡ及びロウアドレスＲＡが発行され、最後に読み出しコマンド“３０ｈ”が発行される。コマンド“３０ｈ”を受信したＮＡＮＤ型フラッシュメモリ１００はビジー状態となり、メモリセルアレイ１１０からデータを読み出す。その後、ＮＡＮＤ型フラッシュメモリ１００がレディ状態になると（ステップＳ２４、ＹＥＳ）、コントローラ２００は信号／ＲＥをトグルさせることで、データをＮＡＮＤ型フラッシュメモリ１００から読み出し（ステップＳ２５）、読み出したデータをホスト機器３００へ送信する（ステップＳ２６）。
　図２１は、図１８とは別の方法による読み出し動作を示すフローチャートである。本例は、Set featureコマンドを用いることにより、ＮＡＮＤ型フラッシュメモリ１００に対してfast readを行わせる方法である。以下では、図１７の例と異なる点についてのみ説明する。
　図示するように、fast readを行うと決定したコントローラ２００のプロセッサ２３０は（ステップＳ２１、ＹＥＳ）、Set featureコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ２６）。Set featureコマンドを受信したＮＡＮＤ型フラッシュメモリ１００では、受信したコマンドに応じて、Set featureレジスタにfast readモードがセットされる。
　Set featureコマンドとは、ＮＡＮＤ型フラッシュメモリ１００に用意されているSet featureレジスタに、各種の設定を行うためのコマンドである。Set featureレジスタは、例えば複数のエントリを備え、各エントリにおけるビット位置が、それぞれＮＡＮＤ型フラッシュメモリの設定情報に対応している。Set featureコマンドは、例えばこのビット位置を指定してフラグを立てることにより、ＮＡＮＤ型フラッシュメモリの各種動作モードなどを設定することが出来る。この動作モードの一つとして、本例ではfast readに関するフラグがset featureレジスタに設けられている。つまり、Set featureコマンドによりこのフラグをセットすることで、ＮＡＮＤ型フラッシュメモリ１００はfast readを行うようになる。フラグがセットされていない場合には、ramped sensingが行われる。
　そして、ＮＡＮＤ型フラッシュメモリ１００がレディ状態になると（ステップＳ２７、ＹＥＳ）、コントローラ２００は読み出しコマンドを発行する（ステップＳ２３）。読み出しコマンドを受信したＮＡＮＤ型フラッシュメモリ１００では、set featureレジスタの情報に応じて、ramped sensingコマンドまたはfast readコマンドが成立する。
　以後の動作は図１８と同様である。
　図２２は、Set featureコマンドのコマンドシーケンスを示している。図示するように、まずコマンド“ＥＦｈ”が発行され、次にアドレスＡＤＤＲ（例えば“ＸＸｈ”）が発行される。このアドレスＡＤＤＲが、set featureレジスタにおけるいずれのエントリかを指定する。引き続き、例えば４サイクルにわたってデータが入力される。このデータは、fast readを行わせるためのデータである。このデータがset featureレジスタにセットされることで、ＮＡＮＤ型フラッシュメモリ１００ではfast readコマンドが成立する。
　データの入力が完了すると、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となり、一定の時刻ｔFEATの後、レディ状態となる。
　２．４　本実施形態に係る効果　
　以上のように、第１実施形態で説明した信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲは、本実施形態で説明した第１乃至第３の例を用いて生成することが出来る。また、第３の例で説明した構成によれば、選択ワード線ＷＬの電圧を、０Ｖから連続的に上昇させることなく、ステップ状に所望の電位に設定することが出来る。従って、読み出し動作を高速化出来る。このような読み出しが可能となるのは、第１実施形態で説明した読み出し方法をプログラムベリファイに適用することで適切な閾値分布を形成することが出来るからである。
　なお、ＳＴＢ生成回路１８０の構成は上記で説明したものに限られない.例えば図１５で説明した構成は、図２３のような構成としても良い。すなわち図２３に示すように、図１５において、インバータ１８３－１～１８３－３及びＡＮＤゲート１８５－１～１８５－３が廃されている。そして、ＯＲゲート１８６－１～１８６－３がそれぞれ、ＸＯＲゲート１８２－１～１８２－３の出力信号と、ＡＮＤゲート１８４－１～１８４－３の出力信号とのＯＲ演算を行っても良い。
　３．第３実施形態　
　次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１において、カラムアドレスＣＡとグループＧＰとの関係に関する変形例である。以下では、第１実施形態と異なる点についてのみ説明する。
　第１実施形態では、図５に示したように、カラムアドレス順にグループＧＰが割り当てられる場合、すなわちカラムアドレス順に信号ＳＴＢがアサートされる場合を例に説明した。
　図２４は、本実施形態に係り、図５に対応するものである。図示するように、メモリセルアレイ１１０内において、ワード線ＷＬ０がビット線ＢＬ２３とＢＬ２４との間の領域で物理的に分離されている。そして、カラムＣ０～Ｃ２に対応するメモリセルトランジスタＭＴに接続されたワード線ＷＬ０は、カラムＣ０に近接して設けられたトランジスタ５０介して信号線ＣＧ０に接続される。他方で、ビット線ＢＬ２３とＢＬ２４の間の領域にもトランジスタ５０が設けられ、カラムＣ３～Ｃ５に対応するメモリセルトランジスタＭＴに接続されたワード線ＷＬ０は、この領域において、トランジスタ５０を介して信号線ＣＧ０に接続される。
　上記の構成において、ワード線ＷＬが例えば多結晶シリコン層等を材料に形成され、信号線ＣＧが金属等、ワード線ＷＬよりも抵抗の低い材料を用いて形成されたと仮定する。すると、ドライバ回路１３０からカラムＣ３に対応するメモリセルトランジスタＭＴのゲートに達するまでの電流経路の物理的な長さは、ドライバ回路１３０からカラムＣ２に対応するメモリセルトランジスタＭＴのゲートに達するまでの電流経路の物理的な長さよりも大きい。しかし、カラムＣ２に対応するメモリセルトランジスタＭＴのゲートに達するまでには、カラムＣ０及びＣ１に対応する、抵抗の高いワード線ＷＬを信号が伝搬する必要がある。他方でカラムＣ３は、抵抗の低い信号線ＣＧによって信号が伝搬される。従って、ドライバ回路１３０がワード線を駆動する際には、カラムＣ２に対応する領域よりも、カラムＣ３に対応する領域の方が速く電圧が上昇する場合が考えられる。カラムＣ１とＣ４との関係も同様である。このような場合には、カラムＣ０及びＣ３をグループＧＰ１にグルーピングし、カラムＣ１及びＣ４をグループＧＰ２にグルーピングし、カラムＣ２及びＣ５をグループＧＰ３にグルーピングしても良い。つまり、センスアンプ部ＳＡ０～ＳＡ７及びＳＡ２４～ＳＡ３１は信号ＳＴＢ＿ＮＥＡＲに基づいてデータをストローブし、センスアンプ部ＳＡ８～ＳＡ１５及びＳＡ３２～ＳＡ３９は信号ＳＴＢ＿ＭＩＤに基づいてデータをストローブし、センスアンプ部ＳＡ１６～ＳＡ２３及びＳＡ４０～ＳＡ４７は信号ＳＴＢ＿ＦＡＲに基づいてデータをストローブする。
　以上のように、センスアンプ部ＳＡにおけるストローブタイミングは、メモリセルトランジスタＭＴのゲートとドライバ回路１３０との間の物理的距離では無く、実際の信号伝搬速度に応じて決定することが望ましい。もちろん、本実施形態を第２実施形態に適用することも可能である。
　４．第４実施形態　
　次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態で説明したデータ読み出し方法をディストリビューションリードに適用したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
　４．１　ディストリビューションリードについて　
　第１実施形態では、図８を用いてメモリセルトランジスタＭＴの閾値分布について説明した。図８では、各データの閾値分布は互いに独立しているため、電圧ＶＡ、ＶＢ、及びＶＣを用いることで、データを正確に判別出来る。
　しかし、種々のディスターブの影響などによりメモリセルトランジスタＭＴの閾値は変動する。その結果、図８における各データの閾値分布は、その分布幅が拡がり、あるいは分布が移動することにより、隣接する分布同士が重なる場合がある。このような場合であっても、ＥＣＣによってエラーを訂正することで、データを正しく読み出すことが出来る。また別の方法として、適切な読み出し電圧を用いて再度の読み出しを行う方法がある。これはリトライリードと呼ばれている。リトライリードによれば、読み出しデータにおけるエラー発生確率を低減出来る。
　この様子を図２５に示す。図２５は、“Ａ”レベルと“Ｂ”レベルの閾値分布の変化を示すグラフであり、縦軸に示すメモリセルトランジスタ数はログスケールで示している。図２５において、“Ａ”レベルと“Ｂ”レベルの書き込み直後の閾値分布が上図の通りであったとする。しかし、ディスターブ等により、下図のように閾値分布が拡がったとする。すると、電圧ＶＢで読み出しを行うと、下図の斜線部分の領域に相当するメモリセルトランジスタＭＴにおいてエラーが発生する。そして、発生したエラービット数が、ＥＣＣ回路２６０のエラー訂正可能ビット数を超えていれば、データを正しく訂正することが出来ない。従ってこのような場合には、２つの閾値分布が重なった交点の位置（電圧）を探索し、その近傍の電圧を適切な読み出し電圧ＶＢ”とする。
　このように、閾値の分布幅がどのように拡がっているかを確認し（換言すれば、２つの分布の交点であって、且つ読み出しフェイルビット数が最小になる位置（電圧）を特定する、と言うことも出来、これをＶthトラッキングと呼ぶことがある）、これによって適切な読み出し電圧を見つける必要がある。この読み出し電圧を探索する際に用いられるのがディストリビューションリードである。
　Ｖthトラッキングには、１レベルトラッキングとフルレベルトラッキング（full level tracking）とがある。まず、１レベルトラッキングについて説明する。例えば図８で説明したような２ビットデータの閾値分布の場合、分布の交点の電圧は３箇所存在する。１レベルトラッキングでは、このうちの１つの交点の電圧（例えば“Ａ“レベルと”Ｂ“レベルとの交点）を探索し、適切な読み出し電圧（例えば電圧ＶＢ”）を検出する。そして、その他の読み出し電圧（電圧ＶＡ”及びＶＣ”）については、電圧ＶＢ”から類推する。これが１レベルトラッキングである。
　適切な読み出し電圧ＶＢ”の求め方の概念を、図２６を用いて説明する。図２６は、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布、並びに選択ワード線に印加する電圧ＶＣＧＲＶに対するオンセル数の変化を示すグラフである。図２６において、上図に示すメモリセルトランジスタ数はログスケールで示してあり、下図に示すオンセル数はリニアスケールで示してある。
　図示するように、オンセル数は、各閾値分布において、中央値（最も分布確率の高い電圧）に近づくにつれて増加率が上昇し、中央値を超えると増加率はほぼ一定となる。すなわち、オンセル数をＮ、選択ワード線電圧をＶとすると、各閾値分布において、中央値の直前あたりの電圧で、ｄＮ／ｄＶが最大値となる。つまり、“Ａ”レベルの場合、その中央値ＶＡ１の直前の電圧ＶＣＧＲＶでオンセル数の増加率が最大となり、“Ｂ”レベルの場合、その中央値ＶＢ１の直前の電圧ＶＣＧＲＶでオンセル数の増加率が最大となる。図２６のように“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布とが交差する場合、増加率はゼロにはならないが、交点の電圧ＶＣＧＲＶにおいて増加率が最小（且つほぼ一定）となる。つまり、増加率が最小となる電圧ＶＣＧＲＶが、見つけるべき電圧ＶＢ”である。
　フルレベルトラッキングは、上記１レベルトラッキングを、閾値分布における複数の交点について、より精密に行うものである。この様子を図２７に示す。図２７も図２６と同様に、上図に示すメモリセルトランジスタ数はログスケールで示してあり、下図に示すオンセル数はリニアスケールで示してある。
　図示するように、“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布は、互いに重なり合っている。１レベルトラッキングでは、この閾値分布における３つの交点のうちの１つを探索するものであったが、フルレベルトラッキングでは、複数の交点、本例では３つ全ての交点につきＶthトラッキングを行い、適切な読み出し電圧ＶＡ”、ＶＢ”、及びＶＣ”を探索する。なお、例えば１レベルトラッキングでいずれかの交点の電圧（例えばＶＢ”）が適切に求められていた場合には、フルレベルトラッキングでは残りの電圧（電圧ＶＡ”及びＶＣ”）を求めれば良い。
　４．２　ディストリビューションリード時のデータストローブタイミングについて　
　図２８は、図２７で説明したフルレベルトラッキング実行時における、選択ワード線の電圧変化と信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲ、並びにグループＧＰ１～ＧＰ３に属するオンセル数（それぞれ「オンセル数(Near)」、「オンセル数(Middle)」、及び「オンセル数(Far)」と表記）を示すグラフである。
　図示するように、選択ワード線ＷＬに印加される電圧は、０Ｖから連続的に上昇する。これに伴い、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲがそれぞれ繰り返しアサートされ、その度にセンスアンプ１４０においてオンセル数がカウントされる。
　グループＧＰ１～ＧＰ３に属するメモリセルトランジスタＭＴの閾値分布の変動量が等しいと仮定すれば、電圧ＶＡに関しては、選択ワード線ＷＬの電圧がＶＡ”となった際にストローブされたタイミングで、ｄＮ／ｄＶが最小となるはずである。すなわち、グループＧＰ１に属する領域では、時刻ｔ１で、グループＧＰ２に属する領域では時刻ｔ２で、グループＧＰ３に属する領域では時刻ｔ３で、ｄＮ／ｄＶが最小となる。ｄＮ／ｄＶが最小になるということは、言い換えれば、直前のストローブタイミングにおけるオンセル数との差、及び直後のストローブタイミングにおけるオンセル数の差が最小になる、ということでもある。
　以上の動作が、電圧ＶＢ及びＶＣについても行われる。このようにして、各読み出し電圧につき、最適なストローブタイミング、（すなわち最適な選択ワード線電圧）を検出することが出来る。
　４．３　本実施形態に係る効果　
　以上のように、第１実施形態で説明した読み出し方法は、ディストリビューションリードにも適用出来る。
　なお、図２８ではフルレベルトラッキングの場合を例に挙げて説明したが、１レベルトラッキングにも適用可能である。この場合には、図２８において、選択ワード線ＷＬの電圧が所定の範囲内にある期間のみ信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲをアサートすれば良い。例えば電圧ＶＢについてのみＶthトラッキングを行う場合には、例えば時刻ｔ３からｔ７の期間のみ、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲをアサートすれば良い。
　更に、図２８の例ではグループＧＰ１～ＧＰ３に属するメモリセルトランジスタＭＴの閾値分布の変動量が等しい場合を仮定した。しかし、グループＧＰ１～ＧＰ３間で変動量が異なる場合がある。例えば、グループＧＰ１では電圧ＶＡ”が適切な電圧であるのに対して、グループＧＰ３では、電圧ＶＡ”よりも低い電圧が適切な電圧であったとする。その場合には、グループＧＰ３に関する信号ＳＴＢ＿ＦＡＲをアサートするタイミングは、時刻ｔ３よりも前の時刻であることが分かる。
　５．第５実施形態　
　次に、第５実施形態に係る半導体記憶装置について説明する。上記第１実施形態では、電流をセンスしてデータを判別するセンスアンプを例に説明したが、本例は電圧をセンスする例に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
　５．１　センス回路１０の構成について　
　電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し（シールドする）、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
　この隣接するビット線をシールドする手法（以下、「ビット線シールド法」という。）においては、１つのセンス回路１０が２本のビット線によって共有される。つまり、隣接するビット線を偶数（EVEN）と奇数（ODD）とに分類し、隣接する偶数と奇数のビット線が１つのセンス回路１０を共有している構成を採用している。
　このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合には、偶数ビット線をセンスアンプに接続し、奇数ビット線を一定電位に固定する。この状態で、センスアンプ部１１が偶数ビット線をプリチャージすると、奇数ビット線の電位は所定の電位に保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位は、信号ＢＬＣのゲート電圧によって決まり、例えば０．７Ｖである。
　奇数ビット線のデータを読み出す場合もまた同様である。このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
　図２９Ａ及び図２９Ｂは、一組のビット線対ＢＬｅ及びＢＬｏ（例えばＢＬ０とＢＬ１）に対応するセンス回路１０の回路図である。紙面の都合上、図２９Ａに示したノードＬＢＵＳより先の構成を図２９Ｂに示している。
　図示するようにセンス回路１０は、大まかには、接続部６００、６０１、センスアンプ部６０２、充電部６０３、ラッチ回路ＳＤＬ、ＤＤＬ、ＴＤＬ、ＸＤＬ、ＤＡＣ＿ＤＬ＜５：０＞、及びＮＡＮＤゲート６０４を備えている。
　接続部６００は、センスアンプ部６０２をビット線ＢＬに接続する。すなわち接続部６００は、高耐圧のｎチャネルＭＯＳトランジスタＨＮ１ｅ、ＨＮ２ｅ、ＨＮ１ｏ、及びＨＮ２ｏを備えている。トランジスタＨＮ１ｅのゲートには信号ＢＩＡＳｅが与えられ、電流経路の一端には信号ＢＬＣＲＬが与えられ、他端はビット線ＢＬｅに接続されている。トランジスタＨＮ２ｅのゲートには信号ＢＬＳｅが与えられ、電流経路の一端はビット線ＢＬｅに接続され、他端はノードＳＡＢＬに接続されている。トランジスタＨＮ１ｏのゲートには信号ＢＩＡＳｏが与えられ、電流経路の一端には信号ＢＬＣＲＬが与えられ、他端はビット線ＢＬｏに接続されている。トランジスタＨＮ２ｏのゲートには信号ＢＬＳｏが与えられ、電流経路の一端はビット線ＢＬｏに接続され、他端はノードＳＡＢＬに接続されている。ビット線ＢＬｅが選択される際には、トランジスタＨＮ２ｅ及びＨＮ１ｏがオン状態とされ、ビット線ＢＬｏが選択される際には、トランジスタトランジスタＨＮ２ｏ及びＨＮ１ｅがオン状態とされる。
　センスアンプ部６０２は、ノードＳＡＢＬに読み出されたデータセンスし、信号を増幅する。すなわちセンスアンプ部６０２は、ｎチャネルＭＯＳトランジスタ６１０～６１３、ｐチャネルＭＯＳトランジスタ６１４～６１８、並びにキャパシタ素子Ｃ１を備えている。
　トランジスタ６１０は、ゲートに信号ＢＬＣが与えられ、電流経路の一端がノードＳＡＢＬに接続され、他端がノードＳＥＮに接続される。トランジスタ６１１は、ゲートに信号ＢＬＱが与えられ、電流経路の一端がノードＳＥＮに接続され、他端がノードＳＢＵＳに接続される。トランジスタ６１２は、ゲートに信号ＳＴＩが与えられ、電流経路の一端がノードＩＮＶ＿Ｓに接続され、他端がノードＳＢＵＳに接続される。トランジスタ６１３は、ゲートに信号ＳＤＬが与えられ、電流経路の一端がノードＳＢＵＳに接続され、他端が接地される。トランジスタ６１４は、ゲートに信号ＲＥＧが与えられ、電流経路の一端に電源電圧ＶＤＤが耐えられる。トランジスタ６１５は、ゲートに信号ＢＬＰＲＥｎが与えられ、電流経路の一端がトランジスタ６１４の電流経路の他端に接続される。トランジスタ６１６は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がトランジスタ６１５の電流経路の他端に接続され、他端がノードＳＥＮに接続される。トランジスタ６１７は、ゲートに信号ＳＴＢｎが与えられ、電流経路の一端に電源電圧ＶＤＤが与えられる。トランジスタ６１８は、ゲートがノードＳＥＮに接続され、電流経路の一端がトランジスタ６１７の電流経路の他端に接続され、他端がノードＩＮＶ＿Ｓに接続される。キャパシタ素子Ｃ１は、一方電極がノードＳＥＮに接続され、他方電極が接地される。
　ラッチ回路ＳＤＬは、センスアンプ部６０２におけるセンス結果を保持する。すなわちラッチ回路ＳＤＬは、インバータ６２０、クロックドインバータ６２１、及びトランスファーゲート６２２を備えている。
　インバータ６２０は、入力ノードがノードＩＮＶ＿Ｓに接続され、出力ノードがノードＬＡＴ＿Ｓに接続される。インバータ６２１は、入力ノードがノードＬＡＴ＿Ｓに接続され、出力ノードがノードＩＮＶ＿Ｓに接続される。そして、インバータ６２１のｐチャネルＭＯＳトランジスタ側のゲートに信号ＳＬＩｎが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＳＬＩ（ＳＬＩｎの反転信号）が与えられる。トランスファーゲート６２２は、ノードＬＡＴ＿ＳとノードＳＢＵＳとの間に接続されている。そして、トランスファーゲート６２２のｐチャネルＭＯＳトランジスタ側のゲートに信号ＳＴＬｎが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＳＴＬ（ＳＴＬｎの反転信号）が与えられる。
　充電回路６０３は、ノードＳＢＵＳを充電する。すなわち充電回路６０３は、ｐチャネルＭＯＳトランジスタ６３０～６３２を備えている。
　トランジスタ６３０は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端に電源電圧ＶＤＤが与えられる。トランジスタ６３１は、ゲートがノードＬＡＴ＿Ｄに接続され、電流経路の一端がトランジスタ６３０の電流経路の他端に接続される。トランジスタ６３２は、ゲートに信号ＳＰＣｎが与えられ、電流経路の一端がトランジスタ６３１の電流経路の他端に接続され、他端がノードＳＢＵＳに接続される。
　ラッチ回路ＤＤＬは、前述のramped sensingにおいて、メモリセルトランジスタＭＴがオンした旨の情報を保持する。すなわち、ラッチ回路ＤＤＬは、クロックドインバータ６４０、６４１、及びｎチャネルＭＯＳトランジスタ６４２～６４４を備えている。
　インバータ６４０は、入力ノードがノードＬＡＴ＿Ｄに接続され、出力ノードがノードＩＮＶ＿Ｄに接続される。そして、インバータ６４０のｐチャネルＭＯＳトランジスタ側のゲートに信号ＤＬＩが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＤＬＩｎ（ＤＬＩの反転信号）が与えられる。インバータ６４１は、入力ノードがノードＩＮＶ＿Ｄに接続され、出力ノードがノードＬＡＴ＿Ｄに接続される。そして、インバータ６４１のｐチャネルＭＯＳトランジスタ側のゲートに信号ＤＬＬが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＤＬＬｎ（ＤＬＬの反転信号）が与えられる。トランジスタ６４２は、ゲートに信号ＤＴＬが与えられ、電流経路の一端がノードＬＡＴ＿Ｄに接続され、他端がノードＳＢＵＳに接続される。トランジスタ６４３は、ゲートがノードＳＢＵＳに接続され、電流経路の一端がノードＩＮＶ＿Ｓに接続される。トランジスタ６４４は、ゲートに信号ＤＩＩが与えられ、電流経路の一端がトランジスタ６４３の電流経路の他端に接続され、他端が接地される。
　本構成において、メモリセルトランジスタＭＴがオンすると、ノードＩＮＶ＿Ｄの論理レベルが“Ｌ”レベルから“Ｈ”レベルに遷移する。
　ラッチ回路ＴＤＬは、ramped sensingにおいては使用されず、図１８で説明したような、例えばpage-by-page readingを行う際の下位ページデータ等を保持するため、またはquick pass writingを行う際のデータを保持するために用いられる。すなわち、ラッチ回路ＴＤＬは、クロックドインバータ６４５、６４６、及びｎチャネルＭＯＳトランジスタ６４７～６４９を備えている。
　インバータ６４５は、入力ノードがノードＬＡＴ＿Ｔに接続され、出力ノードがノードＩＮＶ＿Ｔに接続される。そして、インバータ６４５のｐチャネルＭＯＳトランジスタ側のゲートに信号ＴＬＩが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＴＬＩｎ（ＴＬＩの反転信号）が与えられる。インバータ６４６は、入力ノードがノードＩＮＶ＿Ｔに接続され、出力ノードがノードＬＡＴ＿Ｔに接続される。そして、インバータ６４６のｐチャネルＭＯＳトランジスタ側のゲートに信号ＴＬＬが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＴＬＬｎ（ＴＬＬの反転信号）が与えられる。トランジスタ６４７は、ゲートに信号ＴＴＬが与えられ、電流経路の一端がノードＬＡＴ＿Ｔに接続され、他端がノードＳＢＵＳに接続される。トランジスタ６４８は、ゲートがノードＳＢＵＳに接続され、電流経路の一端がノードＩＮＶ＿Ｔに接続される。トランジスタ６４９は、ゲートに信号ＴＩＩが与えられ、電流経路の一端がトランジスタ６４８の電流経路の他端に接続され、他端からデータＤＡＴＡ＿Ｃが入出力される。
　接続部６０１は、ノードＳＢＵＳをノードＹＢＵＳに接続し、またノードＬＢＵＳに接続する。すなわち接続部６０１は、ｎチャネルＭＯＳトランジスタ６５０～６５４を備えている。トランジスタ６５０のゲートはノードＩＮＶ＿Ｄに接続され、電流経路の一端がノードＹＢＵＳに接続される。トランジスタ６５１は、ゲートに信号ＳＣＡＮＥＮＢが与えられ、電流経路の一端がトランジスタ６５０の電流経路の他端に接続され、他端が接地される。トランジスタ６５２は、ゲートがノードＬＢＵＳに接続され、電流経路の一端がノードＹＢＵＳに接続される。トランジスタ６５３は、ゲートに信号Ｌ２Ｓが与えられ、電流経路の一端がトランジスタ６５２の電流経路の他端に接続され、他端がノードＳＢＵＳに接続される。トランジスタ６５４は、ゲートに信号ＬＳＳＷが与えられ、電流経路の一端がノードＳＢＵＳに接続され、他端がノードＬＢＵＳに接続される。
　ラッチ回路ＸＤＬは、センス回路１０と外部（コントローラ）との間でデータを送受信するためのラッチ回路である。図２９Ｂに示すようにラッチ回路ＸＤＬは、クロックドインバータ６６０、６６１、及びｎチャネルＭＯＳトランジスタ６６２～６７０を備えている。
　インバータ６６０は、入力ノードがノードＩＮＶ＿Ｘに接続され、出力ノードがノードＬＡＴ＿Ｘに接続される。そして、インバータ６６０のｐチャネルＭＯＳトランジスタ側のゲートに信号ＸＬＬが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＸＬＬｎ（ＸＬＬの反転信号）が与えられる。インバータ６６１は、入力ノードがノードＬＡＴ＿Ｘに接続され、出力ノードがノードＩＮＶ＿Ｘに接続される。そして、インバータ６６１のｐチャネルＭＯＳトランジスタ側のゲートに信号ＸＬＩが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＸＬＩｎ（ＸＬＩの反転信号）が与えられる。トランジスタ６６２は、ゲートに信号ＸＳＥＴが与えられ、電流経路の一端がノードＩＮＶ＿Ｘに接続され、他端が接地される。
　トランジスタ６６３は、ゲートに信号ＸＤＩが与えられ、電流経路の一端がノードＬＢＵＳに接続される。トランジスタ６６４は、ゲートがノードＩＮＶ＿Ｘに接続され、電流経路の一端がトランジスタ６６３の電流経路の他端に接続され、他端が接地される。トランジスタ６６５は、ゲートに信号ＸＩＬが与えられ、電流経路の一端がノードＩＮＶ＿Ｘに接続される。トランジスタ６６６は、ゲートがノードＬＢＵＳに接続され、電流経路の一端がトランジスタ６６５の電流経路の他端に接続され、他端からデータＤＡＴＡ＿Ｂが入出力される。
　トランジスタ６６９は、ゲートに信号ＸＤＬが与えられ、電流経路の一端がノードＬＢＵＳに接続される。トランジスタ６７０は、ゲートがノードＬＡＴ＿Ｘに接続され、電流経路の一端がトランジスタ６６９の電流経路の他端に接続され、他端が接地される。
トランジスタ６６７は、ゲートに信号ＸＩＬが与えられ、電流経路の一端がノードＬＡＴ＿Ｘに接続される。トランジスタ６６８は、ゲートがノードＬＢＵＳに接続され、電流経路の一端がトランジスタ６６７の電流経路の他端に接続され、他端からデータＤＡＴＡ＿Ｃが入出力される。
　ラッチ回路ＤＡＣ＿ＤＬは、ramped sensingにおいて、メモリセルトランジスタＭＴがオン状態となった際の電圧をＤＡＣ（D/A converter）値により保持するためのものであり、本例では例えば６個、設けられる。つまり、本例に係るセンス回路によれば、６ビットの情報を保持することが出来る。図２９Ｂに示すようにラッチ回路ＤＡＣ＿ＤＬは、クロックドインバータ６７１、６７２、及びｎチャネルＭＯＳトランジスタ６７３～６７８を備えている。
　インバータ６７１は、入力ノードがノードＩＮＶ＿ＤＡＣに接続され、出力ノードがノードＬＡＴ＿ＤＡＣに接続される。そして、インバータ６７１のｐチャネルＭＯＳトランジスタ側のゲートに信号ＤＡＣＬＬが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＤＡＣＬＬｎ（ＤＡＣＬＬの反転信号）が与えられる。インバータ６７２は、入力ノードがノードＬＡＴ＿ＤＡＣに接続され、出力ノードがノードＩＮＶ＿ＤＡＣに接続される。そして、インバータ６７２のｐチャネルＭＯＳトランジスタ側のゲートに信号ＤＡＣＬＩが与えられ、ｎチャネルＭＯＳトランジスタ側のゲートに信号ＤＡＣＬＩｎ（ＤＡＣＬＩの反転信号）が与えられる。
　トランジスタ６７７は、ゲートに信号ＤＯＬが与えられ、電流経路の一端がノードＬＢＵＳに接続される。トランジスタ６７８は、ゲートがノードＬＡＴ＿ＤＡＣに接続され、電流経路の一端がトランジスタ６７７の電流経路の他端に接続され、他端が接地される。
トランジスタ６７５は、ゲートに信号ＤＡＣＩＬが与えられ、電流経路の一端がノードＬＡＴ＿ＤＡＣに接続される。トランジスタ６７６は、ゲートがノードＬＢＵＳに接続され、電流経路の一端がトランジスタ６７５の電流経路の他端に接続され、他端からデータＤＡＴＡ＿ＤＡＣが入出力される。
　トランジスタ６７３は、ゲートに信号ＤＯＩが与えられ、電流経路の一端がノードＬＢＵＳに接続される。トランジスタ６７４は、ゲートがノードＩＮＶ＿ＤＡＣに接続され、電流経路の一端がトランジスタ６７３の電流経路の他端に接続され、他端が接地される。
　ＮＡＮＤゲート６０４は、信号ＬＤＣとＣＯＬＤＥＣのＮＡＮＤ演算を行い、その演算結果をノードＬＢＵＳに出力する。
　５．２　読み出し動作について　
　図３０Ａは、本実施形態に係るセンス回路１０の読み出し動作時における各種信号のタイミングチャートを示す。各信号は、例えばシーケンサ１７０によって与えられる。
　図示するように時刻ｔ０において、まず選択ブロックの選択ストリングユニットのセレクトゲート線（ＳＧＤ）に電圧ＶＳＧが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。非選択セレクトゲート線ＳＧＤには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。
　引き続き時刻ｔ１において、コア部ではワード線ＷＬのセットアップが行われる。すなわち、ロウデコーダ１２０は、非選択ワード線に電圧ＶＲＥＡＤを印加する。
　またセンスアンプは、読み出し対象のビット線（図３０Ａの例では偶数ビット線ＢＬｅ）を、予めプリチャージする。具体的には、信号ＢＬＰＲＥｎを論理“low”レベルとしてトランジスタ６１５をオンすることによって、ノードＳＥＮを電圧ＶＤＤでプリチャージする。
　次に時刻ｔ２～ｔ３において、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定が行われる。図３０Ａの例では偶数ビット線ＢＬｅが選択されるため、偶数ビット線選択信号ＢＬＳｅの電位がＶＢＬＣ１とされ、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝Ｖss）に固定するため、信号ＢＩＡＳｏが“High”とされる。
　また、信号ＢＬＣには、ビット線プリチャージ用のクランプ電圧Ｖclampが印加され、これにより偶数ビット線ＢＬｅは例えば０．７Ｖにプリチャージされる。
　以上により、コア部では、偶数ビット線ＢＬｅが０．７Ｖに充電され、奇数ビット線ＢＬｏがＶssに固定される。
　次に時刻ｔ４において、信号ＢＬＳｅが０Ｖとされて、ビット線ＢＬｅが電気的にフローティングの状態とされる。
　次に時刻ｔ５～ｔ７の期間に信号ＢＬＳｅの電位がＶＢＬＣ２とされ、トランジスタＨＮ２ｅがオン状態とされ、また時刻ｔ５において、選択されたストリングユニットのソース側の選択ゲート線ＳＧＳにＶＳＧが印加される。その他の非選択セレクトゲート線ＳＧＳには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。
　また、ロウデコーダ１２０は、選択ワード線ＷＬの電圧を連続的に上昇させる。そして時刻ｔ８からデータの読み出しが開始される。図３０Ａにおける期間ＤＣＬＫにおいて、閾値の低いデータから順にデータがストローブされる。選択ワード線ＷＬの電圧よりもメモリセルトランジスタＭＴの閾値が高ければビット線ＢＬｅの放電はなく、低ければ読み出し電流が流れてビット線ＢＬｅが放電される。
　時刻ｔ９でデータの読み出しが完了すると、時刻ｔ１０において、各ノード及び信号の電圧がリセットされる。
　図３０Ｂは、図３０Ａにおける期間ＤＣＬＫの詳細を示すタイミングチャートである。図３０Ｂでは、３つの期間ＤＣＬＫ１、ＤＣＬＫ２、及びＤＣＬＫ３のシーケンスを示しており、ＤＣＬＫ１ではメモリセルトランジスタＭＴがオフ状態となり、ＤＣＬＫ２及びＤＣＬＫ３ではオン状態であった場合を例に示している。
　図２９Ａにおいて、ＤＣＬＫのシーケンスに入る前に、まずラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ及びＩＮＶ＿Ｓを、それぞれ“Ｈ”レベル及び“Ｌ”レベルにセットする。これは、信号ＳＴＩ及びＳＯＣを“Ｈ”レベルにしてノードＩＮＶ＿Ｓを放電することにより行われる。ラッチ回路ＳＤＬは,メモリセルトランジスタＭＴがオフ状態の際に、ノードＬＡＴ＿Ｓが“Ｈ”レベルとなり、オン状態の際に、ノードＬＡＴ＿Ｓが“Ｌ”レベルになるデータラッチであり、ノードＬＡＴ＿ＳがノードＳＥＮの電位と同じ極性を持つ。
　また、ラッチ回路ＤＤＬはノードＬＡＴ＿Ｄを“Ｌ”レベルにセットする。これは、信号ＤＴＬとＳＯＣとを“Ｈ”レベルにしてノードＬＡＴ＿Ｄを放電することにより行われる。ラッチ回路ＤＤＬは、メモリセルトランジスタＭＴがオフしている間はノードＬＡＴ＿Ｄが“Ｌ”レベルを保持し、一度オンすると、以降はノードＬＡＴ＿Ｄが“Ｈ”レベルを保持する。
　以上の動作の結果、ノードＳＢＵＳも“Ｌ”レベルにセットされる。また、期間ＤＣＬＫの間、信号ＢＬＱは常に“Ｌ”レベルとされる。また信号ＬＳＳＷは常に“Ｈ”レベルであり、トランジスタ６５４はノードＳＢＵＳの電位をノードＬＢＵＳに転送する。
　図３０Ｂに示すように、期間ＤＣＬＫでは、信号ＤＡＣＬＩ及びＤＡＣＬＩｎはそれぞれ、常に“Ｌ”レベル及び“Ｈ”レベルとされる。また信号ＤＯＩ及びＤＯＬも常に“Ｌ”レベルとされる。また、ラッチ回路ＤＡＣ＿ＤＬのノードＬＡＴ＿ＤＡＣ及びＩＮＶ＿ＤＡＣは、それぞれ“Ｌ”レベル及び“Ｈ”レベルにセットされる。これは、期間ＤＣＬＫのシーケンスに入る前に、ノードＬＢＵＳを“Ｈ”レベル、信号ＤＡＣＩＬを“Ｈ”レベル、データＤＡＴＡ＿ＤＡＣを“Ｌ”にすることでセットされる。６個のラッチ回路ＤＡＣ＿ＤＬ＜５：０＞は、メモリセルトランジスタＭＴが、何回目のストローブ動作でオンしたかを示す情報を保持する。
　前述の通り、期間ＤＣＬＫ１では、メモリセルトランジスタＭＴがオフしている状態を示している。図２９Ａにおいて、メモリセルトランジスタＭＴがオフ状態であると、ノードＳＥＮは高い電位を維持している。よって、時刻ｔ８で信号ＳＴＢｎが“Ｌ”レベルとなってもトランジスタ６１８はオン状態とならず、ノードＩＮＶ＿Ｓは“Ｌ”レベルを保持し、ノードＬＡＴ＿Ｓは“Ｈ”を保持する。従って、時刻ｔ８－０２で信号ＳＰＣｎが“Ｌ”レベルになってもトランジスタ６３０は導通せず、ノードＳＢＵＳは“Ｌ”を保持する。更に、時刻ｔ８－０４で信号ＤＴＩが“Ｈ”レベルになってもノードＳＢＵＳは“Ｌ”レベルなので、トランジスタ６４３はオン状態とならず、ノードＩＮＶ＿Ｄ及びＬＡＴ＿Ｄはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルを保持する。そして、時刻ｔ８－０６で信号ＳＤＣが“Ｈ”レベルになっても、ノードＳＢＵＳは“Ｌ”レベルなので、ノードＬＢＵＳの電位は変化しない。
　また、図３０Ｂにおいて、時刻ｔ８－０２で信号ＤＡＣＬＬ及びＤＡＣＬＬｎがそれぞれ“Ｈ”レベル及び“Ｌ”レベルとされ、クロックドインバータ６７１の出力が高インピーダンス状態とされる。引き続き時刻ｔ８－０４にて、信号ＤＡＣＩＬが“Ｈ”レベルとされる。しかし、ノードＬＢＵＳ及びＳＢＵＳが“Ｌ”レベルであるのでトランジスタ６７６はオン状態とならず、ラッチ回路ＤＡＣ＿ＤＬ＜５：０＞のＬＡＴ＿ＤＡＣはすべて“Ｌ”レベルを保持する。
　次に、期間ＤＣＬＫ２では、メモリセルトランジスタＭＴがはじめてオンした状態を示す。図２９Ａにおいて、メモリセルトランジスタがオン状態になると、ノードＳＥＮが低い電位となるので、時刻ｔ８－１で信号ＳＴＢｎが“Ｌ”レベルとされると、トランジスタ６１８がオン状態となる。その結果、ノードＩＮＶ＿Ｓは“Ｌ”レベルから“Ｈ”レベルに変化し、ノードＬＡＴ＿Ｓは“Ｈ”レベルから“Ｌ”レベルに変化する。従って、時刻ｔ８－１２で信号ＳＰＣｎが“Ｌ”レベルとされると、トランジスタ６３０、６３１、及び６３２がオン状態となり、ノードＳＢＵＳは“Ｌ”レベルから“Ｈ”レベルに変化する。引き続き、時刻ｔ８－１４で信号ＤＴＩが“Ｈ”レベルにされると、ノードＳＢＵＳは“Ｈ”レベルであるのでトランジスタ６４３及び６４４がオン状態となり、ノードＩＮＶ＿Ｄ及びＬＡＴ＿Ｄはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルから“Ｌ”レベル及び“Ｈ”レベルに変化する。そして時刻ｔ８－１６で信号ＳＤＣが“Ｈ”レベルになると、ノードＳＢＵＳは“Ｈ”レベルから“Ｌ”レベルになり、期間ＤＣＬＫ１開始時点の電位に戻る。
　以上のようにして、ラッチ回路ＳＤＬ及びＤＤＬのデータを変更しつつ、ノードＳＢＵＳの電位が元に戻される。
　また図３０Ｂにおいて、時刻ｔ８－１２にて信号ＤＡＣＬＬ及びＤＡＣＬＬｎがそれぞれ“Ｈ”レベル及び“Ｌ”レベルとされ、クロックドインバータ６７１の出力が高インピーダンス状態とされる。引き続き時刻ｔ８－１４にて信号ＤＡＣＩＬが“Ｈ”レベルとされると、ノードＬＢＵＳ及びＳＢＵＳは“Ｈ”レベルであるので、トランジスタ６７６はオン状態となり、ラッチ回路ＤＡＣ＿ＤＬ＜５：０＞のＬＡＴ＿ＤＡＣは各々のＤＡＴＡ＿ＤＡＣ＜５：０＞のデータに変化し、保持する。
　次に、期間ＤＣＬＫ３では、メモリセルトランジスタＭＴが、前回のストローブタイミングまでに既にオンした場合を示している。
　図２９Ａにおいて、メモリセルトランジスタＭＴがオン状態であると、ノードＳＥＮは低い電位となっているので、時刻ｔ８－２で信号ＳＴＢｎが“Ｌ”レベルになるとトランジスタ６１８がオン状態となる。よって、ノードＩＮＶ＿Ｓは“Ｌ”レベルから“Ｈ”レベルに変化し、ノードＬＡＴ＿Ｓは“Ｈ”レベルから“Ｌ”レベルに変化する。しかし、時刻ｔ８－２２で信号ＳＰＣｎが“Ｌ”レベルになっても、ノードＬＡＴ＿Ｄが“Ｈ”レベルであるのでトランジスタ６３１はオン状態とならず、ノードＳＢＵＳは“Ｌ”レベルを維持する。引き続き、時刻ｔ８－２４で信号ＤＴＩが“Ｈ”レベルとされても、ノードＳＢＵＳが“Ｌ”レベルであり、ノードＩＮＶ＿Ｄも“Ｌ”レベルであるので、トランジスタ６４３及び６４４がオン状態となっても、ノードＩＮＶ＿Ｄ及びＬＡＴ＿Ｄはそれぞれ、“Ｌ”レベル及び“Ｈ”レベルを保持する。次に、時刻ｔ８－２６で信号ＳＤＣが“Ｈ”レベルにされると、ノードＳＢＵＳは“Ｌ”レベルを保持し、期間ＤＣＬＫ１開始時点の電位に戻る。なお、時刻ｔ８－２１からｔ８－２６までは、ノードＳＢＵＳ及びＬＢＵＳは浮遊状態で“Ｌ”を保持する。
　以上のようにして、ラッチ回路ＤＤＬのデータを変更しつつ、ノードＳＢＵＳの電位が元に戻される。また、ラッチ回路ＳＤＬが仮にメモリセルトランジスタがオフ状態であると誤センスしても、ラッチ回路ＤＤＬは前回の（本例ではＤＣＬＫ２の）データを保持する。
　図３０Ｂにおいては、時刻ｔ８－２２にて、信号ＤＡＣＬＬ及びＤＡＣＬＬｎがそれぞれ“Ｈ”レベル及び“Ｌ”レベルとされて、クロックドインバータ６７１の出力が高インピーダンス状態とされる。次に時刻ｔ８－２４にて、信号ＤＡＣＩＬが“Ｈ”レベルとされると、ノードＬＢＵＳ及びＳＢＵＳは“Ｌ”レベルであるのでトランジスタ６７６はオン状態とならず、ラッチ回路ＤＡＣ＿ＤＬ＜５：０＞のＬＡＴ＿ＤＡＣは、前回の（ここではＤＣＬＫ２の）データを保持する。
　以上により、期間ＤＣＬＫ３以降、期間ＤＣＬＫ２での（メモリセルトランジスタＭＴがはじめてオンしたときの）データＤＡＴＡ＿ＤＡＣ＜５：０＞（Ｄａｔａ（ｉ＋１））をラッチ回路ＤＡＣ＿ＤＬ＜５：０＞は保持し続ける。
　上記のようにして、選択ワード線ＷＬの電圧が所定の電位に達する度に信号ＳＴＢｎをアサートして、データをストローブすることにより、６ビットのデータを読み出すことが出来る。この様子を図３０Ｃに示す。図示するように、６４回のストローブにより、“００００００”～“１１１１１１”までのデータを読み出すことが出来る。
　なお、本実施形態においても、第１実施形態と同様にカラムアドレス（グループＧＰ）に応じてストローブタイミングをずらすことが出来る。この様子を図３０Ｄに示す。図示するように、信号ＳＴＢｎには、グループＧＰ１用、ＧＰ２用、及びＧＰ３用の信号が用意される。グループＧＰ２用の信号ＳＴＢｎ＿ＭＩＤは、例えばグループＧＰ１用の信号ＳＴＢｎ＿ＮＥＡＲを遅延させることで生成される。またグループＧＰ３用の信号ＳＴＢｎ＿ＦＡＲは、例えばグループＧＰ１用の信号ＳＴＢｎ＿ＭＩＤを遅延させることで生成される。これらの信号の生成方法は、上記実施形態で説明した種々の方法を適用出来、例えばその生成回路は、ＳＴＢ生成回路１８０と同じ位置に配置することも出来る。
　なお、遅延時間は、図３０Ｄの例では期間ＤＣＬＫの１サイクル分の期間であるが、例えば期間ＤＣＬＫの整数倍であれば良く、図３０ＥではＤＣＬＫの２サイクル分の期間だけ遅延させた例を示している。
　また、図３０Ｄ及び図３０Ｅでは信号ＳＴＢｎのみを図示しているが、同様にして信号ＤＴＩ、ＳＤＣ、ＤＡＣＩＬ、及びＤＡＣＬＬもカラムアドレス（グループＧＰ）毎に生成される。すなわち、グループＧＰ２用の信号ＤＴＩ＿ＭＩＤ、ＳＤＣ＿ＭＩＤ、ＤＡＣＩＬ＿ＭＩＤ、及びＤＡＣＬＬ＿ＭＩＤは、グループＧＰ１用の信号ＤＴＩ＿ＮＥＡＲ、ＳＤＣ＿ＮＥＡＲ、ＤＡＣＩＬ＿ＮＥＡＲ、及びＤＡＣＬＬ＿ＮＥＡＲを遅延させることにより生成される。また、グループＧＰ３用の信号ＤＴＩ＿ＦＡＲ、ＳＤＣ＿ＦＡＲ、ＤＡＣＩＬ＿ＦＡＲ、及びＤＡＣＬＬ＿ＦＡＲは、グループＧＰ２用の信号ＤＴＩ＿ＭＩＤ、ＳＤＣ＿ＭＩＤ、ＤＡＣＩＬ＿ＭＩＤ、及びＤＡＣＬＬ＿ＭＩＤを遅延させることにより生成される。これらの信号の遅延量は、信号ＳＴＢｎと同じである。
　５．３　本実施形態に係る効果　
　以上のように、第１乃至第４実施形態におけるセンスアンプ１４０には、本実施形態で説明したような電圧センスタイプを用いることが出来る。
　６．第６実施形態　
　次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５実施形態における平面レイアウトや断面構成の一具体例を示すものである。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。
　６．１　ＮＡＮＤ型フラッシュメモリ１００の構成について　
　図３１は、メモリセルアレイ１１０及びドライバ回路１３０の平面レイアウトを示す。図示するようにメモリセルアレイ１１０は、Ｘ方向に並んだ例えば４つの論理プレーンＬＰ（ＬＰ０～ＬＰ３）を備えている。論理プレーンＬＰはメモリセルアレイ１１０に対する論理アクセス単位であり、複数の論理プレーンＬＰに同時にアクセスすることも可能である。
　各論理プレーンＬＰは、Ｘ方向に直交するＹ方向に沿って並んだ例えば４つのマットＭＡＴを備える。従って、図３１の例であると、メモリセルアレイ１１０内はＸＹ平面上に（４×４）個のマットＭＡＴを備える。マットＭＡＴは、メモリセルアレイ１１０内におけるメモリセルトランジスタ、コンタクトプラグ、及び配線等のレイアウトのＹ方向における最小パターンである。つまり、メモリセルアレイ１１０内には、マットＭＡＴ内のパターンがＸ方向及びＹ方向に繰り返し配列されている。
　マットＭＡＴの各々は、例えば４つのセル領域と、２つのレーンＣと、３つのレーンＲを備えている。４つのセル領域は、Ｘ方向に沿って配置され、Ｘ方向に沿って最初のセル領域と２番目のセル領域との間、及び３番目のセル領域と４番目のセル領域との間にレーンＣが設けられる。この１番目のセル領域、２番目及び３番目のセル領域、及び４番目のセル領域は、実際にメモリセルトランジスタＭＴが形成される領域であり、これらの３つの領域を物理プレーンと呼ぶことがある。またレーンＣは、ビット線ＢＬ等のカラム系の配線に関する接続部である。レーンＲは、上記３つの物理プレーンにＹ方向で隣り合って設けられる。レーンＲは、ワード線や信号線ＣＧ等のロウ系の配線に関する接続部である。
　なお、図３１において各マットＭＡＴに付記した「Ｐ」なる符号は、マットＭＡＴのパターンの向きを示している。従って、図３１を記載した紙面において、最上段にＸ方向に並んだ４つのマットＭＡＴは、Ｙ方向で隣りあう二段目の４つのマットＭＡＴと、Ｘ軸に関して概略線対称のパターンを有する。二段目のマットＭＡＴと三段目のマットＭＡＴのパターンもＸ軸に関して概略線対称であり、三段目のマットＭＡＴと四段目のマットＭＡＴのパターンも同様である。この様子を図３２に示す。図３２は、図３１における領域Ｒ１を詳細に示している。図示するように領域Ｒ１では、Ｙ方向に並ぶ２つのマットＭＡＴは、レーンＲ同士が隣り合っている。また、Ｘ方向に並ぶ２つのマットＭＡＴは、セル領域が隣り合っている。
　図３３及び図３４は、図３２における３３－３３線及び３４－３４線に沿った断面図であり、セル領域、レーンＣ、レーンＲの構成、及びこれらの直下の領域の構成を模式的に示している。より具体的な構成は後述する。
　図３３及び図３４に示すように、セル領域では、セレクトゲート線ＳＧＤとして機能する例えば多結晶シリコン層が積層されている。その下層には、ワード線ＷＬとして機能する例えば多結晶シリコン層が、複数、積層されている。さらに下層には、セレクトゲート線ＳＧＳとして機能する例えば多結晶シリコン層が積層されている。そのさらに下層には、ソース線ＳＬとして機能する例えば上層に多結晶シリコン層、下層にタングステンシリサイド層の積層構造が形成されている。ソース線ＳＬは、物理プレーン内では共通のノードであり、各物理プレーン内で１枚の板の形状になる。各層の間には、図示せぬ絶縁膜が設けられている。これらのワード線ＷＬは、Ｙ方向に沿ったスリットにより複数の領域に分離されており、この各領域がブロックＢＬＫとなる（図３３参照）。そして、各ブロックＢＬＫ内には、図示せぬ電荷蓄積層や、チャネルが形成されるシリコンピラー等が設けられ、これらによってメモリセルトランジスタＭＴが形成されている。
　セル領域及びレーンＣの上方には、複数のマットＭＡＴをまたぐようにして、Ｘ方向に沿った複数の金属配線層が平行に設けられ、これらはビット線ＢＬとして機能する。更に、ビット線ＢＬの上方には、Ｙ方向に沿った複数の金属配線層が平行に設けられ、これらは信号線ＣＧとして機能する。
　セル領域下部では、半導体基板５００上にセンス回路１０、ＳＴＢ生成回路１８０、及びトランジスタ５０が形成されている。そして、レーンＣに形成されたコンタクトプラグを介して、セル領域上方のビット線ＢＬは半導体基板５００上のセンス回路１０に接続される（図３３参照）。また、レーンＲには、信号線ＣＧに接続されるコンタクトプラグ、及びワード線ＷＬに接続されるコンタクトプラグが形成され、これらが半導体基板５００上のトランジスタ５０に接続される。同様に、セレクトゲート線ＳＧＤおよびＳＧＳ、およびその制御信号線ＳＧＤＤ、ＳＧＳＤに対しても、同様に図示せぬ半導体基板５００上のトランジスタに接続される。また、隣接するＭＡＴ間のソース線ＳＬを接続するコンタクトプラグと、図示せぬＹ方向に沿った金属配線層が形成される。
　このようにレーンＣは、ビット線ＢＬを、セル領域直下の領域に設けられた回路に接続するためのフックアップ領域として機能し、レーンＲは、ワード線ＷＬ及び信号線ＣＧを、セル領域直下の領域に設けられた回路に接続し、セレクトゲート線ＳＧＤおよびＳＧＳ、その制御信号線ＳＧＤＤおよびＳＧＳＤを、セル領域直下の領域に設けられた回路に接続し、隣接するＭＡＴ間のソース線ＳＬを接続するためのフックアップ領域として機能する。なお、セレクトゲート線ＳＧＤおよびＳＧＳは一例として１層の構造を示しているが、複数層であってもよい。
　なお、レーンＲの構成は、図３４で説明した構成の代わりに図３５に示す構成としても良い。すなわち、図３４の例では、Ｙ方向で隣り合う２つのマットＭＡＴのレーンＲの各々に、信号線ＣＧと接続されたコンタクトプラグが形成されている。これに対して図３５の構成であると、隣接するマットＭＡＴのトランジスタ５０はソース領域を共有し、このソース領域と信号線ＣＧとを接続するコンタクトプラグも共有している。また本例では、隣り合うマットＭＡＴ間で、同じレイヤに位置するワード線ＷＬは、例えば更に上層の金属配線層によって電気的に接続されている。つまり図３５の例であると、左側のマットＭＡＴにおける最下層のワード線ＷＬは、右側のマットＭＡＴにおける最下層のワード線に電気的に接続される。２層目以上のワード線ＷＬについても同様である。この点はソース線ＳＬについても同様であり、隣り合うマットＭＡＴ間で、ソース線ＳＬは、例えば更に上層の金属配線層によって電気的に接続されている。以下では、図３５の場合を例に説明を進める。
　図３６Ａ及び図３６Ｂは、１つのマットＭＡＴ内における、セル領域及びレーンＣ直下の半導体基板５００上に形成されるセンス回路１０、ＳＴＢ生成回路１８０、及びトランジスタ５０のレイアウトを示しており、図３６Ａの紙面の右側の一点鎖線と、図３６Ｂの紙面の左側の一点鎖線が同じ位置を示している。また図３６では説明の簡略化のため、ビット線ＢＬが２４本（ＢＬ０～ＢＬ２３）の場合であって、ビット線ＢＬ０～ＢＬ７がグループＧＰ１に属し、ビット線ＢＬ８～ＢＬ１５がグループＧＰ２に属し、ビット線ＢＬ１６～ＢＬ２３がグループＧＰ３に属する場合を示している。
　図３６Ａ及び図３６Ｂの例では、Ｘ方向に沿った２４本のビット線ＢＬ０～ＢＬ２３が、セル領域上方に設けられる（図示せず）。これらのビット線ＢＬ０～ＢＬ２３に対応して、２４個のセンス回路１０が半導体基板５００上にマトリクス上に形成されている。これらのセンス回路１０は、レーンＣに設けられたコンタクトプラグを介して、それぞれが対応するビット線ＢＬに接続される。
　本例の場合、Ｘ方向に沿って４つのセンス回路１０が配列される。このうちの２つのセンス回路１０は、マットＭＡＴ内に含まれる２つのレーンＣのうちの一方のレーンＣ内のコンタクトプラグによってビット線ＢＬに接続され、残りの２つのセンス回路１０は、他方のレーンＣ内のコンタクトプラグによってビット線ＢＬに接続される。
　更に、２つのレーンＣ間のセル領域直下に設けられた２列のセンス回路１０間の領域に、ＳＴＢ生成回路１８０が配置される。そして、信号ＳＴＢ＿ＮＥＡＲが、ビット線ＢＬ０～ＢＬ７に対応するセンス回路１０に供給され、信号ＳＴＢ＿ＭＩＤが、ビット線ＢＬ８～ＢＬ１５に対応するセンス回路１０に供給され、信号ＳＴＢ＿ＦＡＲが、ビット線ＢＬ１６～ＢＬ２３に対応するセンス回路１０に供給される。
　更に、２４個のセンス回路１０群にＹ方向で隣り合うようにして、複数のトランジスタ５０がＸ方向に並んで配置される。
　図３７は、図３６Ａ及び図３６Ｂと同じ領域を示しており、特にビット線ＢＬとセンスアンプ部ＳＡ、及びレーンＣとブロックＢＬＫの関係について示している。図３７では一例として、１つのマットＭＡＴに８個のブロックＢＬＫ０～ＢＬＫ７が含まれる例を示している。
　図示するように、連続する４本のビット線ＢＬ（例えばＢＬ０～ＢＬ３）のうち、一方のビット線ＢＬの組（例えばＢＬ０及びＢＬ１）は、一方のレーンＣでセンスアンプ部ＳＡ（ＳＡ０及びＳＡ１）に接続される。そして、この２つのセンスアンプ部ＳＡは、レーンＣを挟んで線対称になるように配置される（図３６Ａ及び図３６Ｂ参照）。具体的には、例えばセンスアンプ部ＳＡ０は、図３７の例ではレーンＣの左側に設けられ、センスアンプ部ＳＡ１はレーンＣの右側に設けられる。また、他方のビット線ＢＬの組（例えばＢＬ２及びＢＬ３）は、他方のレーンＣでセンスアンプ部ＳＡ（ＳＡ２及びＳＡ３）に接続される。そして、この２つのセンスアンプ部ＳＡもまた、レーンＣを挟んで線対称になるように配置される。具体的には、例えばセンスアンプ部ＳＡ２はレーンＣの左側に設けられ、センスアンプ部ＳＡ３はレーンＣの右側に設けられる。そして、これらの４つのセンス回路１０（ＳＡ０～ＳＡ３）は、図３６Ａ及び図３６Ｂで説明したようにＸ方向で一列に配列されている。
　このような配置とすることで、Ｙ方向では、４本のビット線毎に１つのセンスアンプ部ＳＡを設けることが出来る（Ｘ方向に４個のセンスアンプ部ＳＡが設けられるため）。従って、セル領域直下のセンスアンプ部ＳＡに関する配線のピッチ（最小加工寸法）を、ビット線ＢＬに求められるピッチの４倍に緩和することが出来る。
　引き続き、マットＭＡＴ内の構成につき、詳細に説明する。図３８は、マットＭＡＴの断面図であり、セル領域、レーンＣまたはレーンＲ、及びセル領域直下の典型的な構成を示している。
　図示するように半導体基板５００上には、センス回路１０やＳＴＢ生成回路１８０に含まれる半導体素子、及びトランジスタ５０が形成されている。更にこれらを被覆するようにして、半導体基板５００上には層間絶縁膜５０１が形成され、この層間絶縁膜５０１上にメモリセルアレイ１１０が形成されている。メモリセルアレイ１１０直下の層間絶縁膜５０１内には、２層の金属配線層（セル下配線Ｍ０及びＭ１）が形成されている。配線Ｍ１は、配線Ｍ０よりも上層に形成されている。そして、配線Ｍ０及びＭ１により、メモリセルアレイ直下の領域に形成された回路の電気的接続が行われ、またメモリセルアレイ１１０との電気的接続が行われる。配線Ｍ０と半導体基板５００またはゲートとの間はコンタクトプラグＣＳによって接続され、更に配線Ｍ０とＭ１との間はコンタクトプラグＶ１によって接続される。
　層間絶縁膜５０１上には、メモリセルアレイ１１０が形成されている。セル領域においては、まず層間絶縁膜５０１上に、ソース線ＳＬとして機能する導電層(多結晶シリコン層または金属層)が形成され、ソース線ＳＬ上には、ＮＡＮＤセルの電流経路（メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域）となるシリコンピラーＭＨが形成されている。更にソース線ＳＬ上には、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する複数の導電層（多結晶シリコン層）が、絶縁膜を介して形成されている。また、セレクトゲート線ＳＧＳ及びワード線ＷＬとシリコンピラーＭＨとの間には、シリコンピラーＭＨの周囲を取り囲むようにして電荷蓄積層が形成されている。電荷蓄積層は、例えば導電層（多結晶シリコン層等）で形成された浮遊ゲート電極ＦＧである。シリコンピラーＭＨと浮遊ゲート電極ＦＧとの間にはゲート絶縁膜が設けられ、また浮遊ゲート電極ＦＧとセレクトゲートＧＳＧＳ及びワード線ＷＬとの間にはブロック絶縁膜が設けられている。
　セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤの端部は、階段状の形状を有する。すなわち、セレクトゲート線ＳＧＳ及びワード線ＷＬの端部は、上層のワード線ＷＬまたはセレクトゲート線ＳＧＤと重ならないように加工されている。この領域において、セレクトゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ上にコンタクトプラグＣＣが形成されている。
　また、レーンＲ及びレーンＣでは、配線Ｍ１に接続されるコンタクトプラグＣ０が層間絶縁膜５０２内に形成される。
　そして、シリコンピラーＭＨ及びコンタクトプラグＣＣ上には、コンタクトプラグＣ１が形成され、更に上記構成を被覆するようにして、層間絶縁膜５０２が形成されている。
　層間絶縁膜５０２上には層間絶縁膜５０３が形成され、層間絶縁膜５０３内には２層の金属配線層（セル上配線Ｄ１及びＤ２）が形成されている。配線Ｄ２は、配線Ｄ１よりも上層に形成されている。そして、配線Ｄ２及びＤ１により、メモリセルアレイ１１０とロウデコーダ１２０及びセンスアンプ１４０との電気的接続が行われる。
　セル領域内では、コンタクトプラグＣ１に接続された配線Ｄ１が層間絶縁膜５０２上に形成され、これらがセレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、ビット線ＢＬ、並びにソース線ＳＬとして機能する。また、配線Ｄ２は、コンタクトプラグＣ２によって配線Ｄ１に接続される。
　次に、セル領域、レーンＲ、レーンＣ、及びメモリセルアレイ直下の領域における具体的なレイアウトにつき、図３９Ａ、図３９Ｂ、図４０Ａ、図４０Ｂ、図４１、図４２Ａ、図４２Ｂ、図４３、図４４、図４５Ａ、図４５Ｂ、図４６Ａ、図４６Ｂ、図４７Ａ、図４７Ｂ、図４８Ａ、図４８Ｂ、及び図４９を用いて説明する。図３９Ａ及び図３９Ｂは、１つのマットＭＡＴにおける２つのレーンＣ間のセル領域のレイアウト図である。そして、特にワード線及びセレクトゲート線ＳＧＳ及びＳＧＤの平面パターン（ＸＹ平面を見たときの構成）について示しており、おり、図３９Ａの紙面の右側の一点鎖線と、図３９Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図３９Ａ及び図３９Ｂに示すように、セレクトゲートＳＧＳ及びＳＧＤ並びにワード線ＷＬとして機能する配線層は、ＸＹ平面上に拡がる板状の形状を有している。そして、前述の通りこれらの配線層は互いに重なりあい、且つ上層のものほどその面積が大きい。従って、Ｚ軸に沿って隣り合う配線層は、重なり合わない領域を有する。そして、配線層のＹ軸に沿った端部であって、この重なり合わない領域上に、コンタクトプラグＣＰ１が形成されている。このコンタクトプラグＣＰ１は、図３８で説明したコンタクトプラグＣＣ及びＣ１に相当する。
　また、セル領域内においては、Ｙ軸方向に沿ったスリットＳＬＴ１が設けられている。このスリットＳＬＴ１は、上記配線層の集合をＸ方向で分離し、スリットＳＬＴ１間の領域が１つのブロックＢＬＫとなる。またブロックＢＬＫ内においても、Ｙ軸方向に沿ったスリットＳＬＴ２が設けられている。このスリットＳＬＴ２は、上記セレクトゲート線ＳＧＤとして機能する配線層をＸ方向で分離し、スリットＳＬＴ２間の領域が１つのストリングユニットＳＵとなる。そして図３９Ａ及び図３９Ｂの例では、各ストリングユニットＳＵ内において、複数のシリコンピラーＭＨがＹ軸方向に沿って一列に並んでいる。
　図４０Ａ及び図４０Ｂは、図３９Ａ及び図３９Ｂと同じ領域における配線Ｄ１のパターンを示している。図中において、特に斜線を付した領域が配線Ｄ１であり、図４０Ａの紙面の右側の一点鎖線と、図４０Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、複数のブロックをまたぐようにして、ビット線ＢＬとして機能する配線層ＩＣ０がＸ軸方向に沿って設けられている。配線層ＩＣ０は、複数のストリングユニットＳＵ（より具体的には同一行に設けられたシリコンピラーＭＨ）に共通に接続されている。またビット線ＢＬは、複数のマットＭＡＴ間でストリングユニットＳＵを共通に接続する。但し、論理プレーンＬＰ間ではビット線ＢＬは分離され、論理プレーン毎に個々のビット線ＢＬが設けられる。
　更に、セレクトゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬ上のコンタクトプラグＣＰ１に接続された配線層ＩＣ１が、Ｙ軸方向に沿って設けられる。この配線層ＩＣ１は、セレクトゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬをレーンＲに引き出すための配線である。
　なお、図３９Ａ及び図３９Ｂ並びに図４０Ａ及び図４０Ｂの例では、ストリングユニットＳＵ内にシリコンピラーＭＨがＹ軸方向に一列に並ぶ場合を例に説明したが、例えば図４１に示すように、千鳥状に配置されても良い。この場合には、ビット線ＢＬのピッチを変えることなく、シリコンピラーＭＨの面積をより大きくすることが出来、シリコンピラーの加工精度を向上出来る。
　引き続き図４２Ａ及び図４２Ｂを用いて配線Ｄ２のパターンについて説明する。図４２Ａ及び図４２Ｂは、図３９Ａ及び図３９Ｂ並びに図４０Ａ及び図４０Ｂと同じ領域における配線Ｄ２のパターンを示している。図中において、特に斜線を付した領域が配線Ｄ２であり、図４２Ａの紙面の右側の一点鎖線と、図４２Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、Ｙ軸方向に沿った複数の配線層ＩＣ２及びＩＣ３が配線層Ｄ２を用いて並列に設けられている。配線層ＩＣ２は信号線ＣＧとして機能し、ドライバ回路１３０に電気的に接続され、また後述するレーンＲにおいてトランジスタ５０に接続される。配線層ＩＣ３はカラム系の配線であり、例えばセンス回路１０への電源線や、各種信号を伝送するための配線として用いられる。
　次に、レーンＣの配線パターンについて説明する。図４３は、いずれかのレーンＣにおける配線Ｄ２のレイアウトを示す。図中において、斜線を付した領域が配線Ｄ２である。
　図示するように、図４０Ａ及び図４０Ｂで説明した、ビット線ＢＬとして機能する配線層ＩＣ０が、Ｘ軸に沿ってレーンＣまで引き出されている。そして、１つのレーンＣでは、連続する４本の配線層ＩＣ０あたり２本の配線層ＩＣ０につき、コンタクトプラグＣＰ２が形成される。このコンタクトプラグＣＰ２は、図３８で説明したコンタクトプラグＣ１及びＣ０に相当する。あるレーンＣでコンタクトプラグＣＰ２が形成されなかった配線層ＩＣ０については、同じマットＭＡＴ内のもう一方のレーンＣでコンタクトプラグＣＰ２が形成される。
　図４４は、図４３と同じ領域における配線Ｍ２のパターンを示している。図中において、特に斜線を付した領域が配線Ｍ２である。
　図示するように、Ｘ方向に沿った複数の配線層ＩＣ４が形成されている。これらの配線層ＩＣ４は、対応する配線層ＩＣ０にコンタクトプラグＣＰ２によって接続され、レーンＣからセル領域直下まで引き出され、対応するセンス回路１０に接続される。
　次に、レーンＲの配線パターンについて説明する。図４５Ａ及び図４５Ｂは、いずれかのレーンＲにおける配線Ｄ１のレイアウトを示しており、図４０Ａ及び図４０Ｂで示した領域に対応している。また、図中において、斜線を付した領域が配線Ｄ１であり、図４５Ａの紙面の右側の一点鎖線と、図４５Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、図４０Ａ及び図４０Ｂで説明した配線層ＩＣ１はレーンＲまで引き出されている。この配線層ＩＣ１のＹ軸方向に沿った長さはそれぞれ異なり、セレクトゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬのうち、下層の配線に対応する配線層ＩＣ１ほど短く、上層の配線に対応する配線層ＩＣ１ほど長い。しかし、これは一例に過ぎず、このような例に限定されるものではない。そして、配線層ＩＣ１の端部には、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３は図３８で説明したコンタクトプラグＣ１及びＣ０に相当する。
　更にレーンＲ内では、Ｘ軸方向に沿った複数の配線層ＩＣ５が形成されている。これらの配線層ＩＣ５は、信号線ＳＧＤＤ、ＳＧＳＤ、及びＣＧとして機能する。配線層ＩＣ５は、複数の論理プレーンＬＰ間を共通に接続しても良いし、論理プレーンＬＰ毎に設けられても良い。そして配線層ＩＣ５には、２つのブロックＢＬＫ毎に、コンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ３は図３８で説明したコンタクトプラグＣ１及びＣ０に相当する。
　またレーンＲ内には、カラム配線をメモリセルアレイ１１０の直下の領域に引き出すための配線層ＩＣ６も形成されている。配線層ＩＣ６には、コンタクトプラグＣＰ６が形成されている。コンタクトプラグＣＰ６も、図３８で説明したコンタクトプラグＣ１及びＣ０に相当する。
　次に、図４６Ａ及び図４６Ｂを用いて、レーンＲにおける配線Ｄ２のパターンについて説明する。図４６Ａ及び図４６Ｂは、図４５Ａ及び図４５Ｂと同じ領域における配線Ｄ２のパターンを示している。図中において、特に斜線を付した領域が配線Ｄ２であり、図４６Ａの紙面の右側の一点鎖線と、図４６Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、図４２Ａ及び図４２Ｂで説明した配線層ＩＣ２及びＩＣ３がレーンＲまで引き出されている。これらの配線層ＩＣ２及びＩＣ３は、同一の論理プレーンＬＰに含まれる複数のマットＭＡＴを共通に接続する。配線層ＩＣ７にはコンタクトプラグＣＰ７が設けられ、コンタクトプラグＣＰ７により配線層ＩＣ７は配線層ＩＣ５に接続される。また、配線層ＩＣ３にはコンタクトプラグＣＰ８が設けられ、コンタクトプラグＣＰ８により、配線層ＩＣ３とＩＣ６とが接続される。なお、コンタクトプラグＣＰ７及びＣＰ８は、図３８におけるコンタクトプラグＣ２に対応する。
　図４７Ａ及び図４７Ｂは、レーンＲにおける配線Ｍ１のパターンを示しており、また図４５Ａ及び図４５Ｂ並びに図４６Ａ及び図４６Ｂで示した領域に対応する。図中において、特に斜線を付した領域が配線Ｍ１であり、図４７Ａの紙面の右側の一点鎖線と、図４７Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、それぞれコンタクトプラグＣＰ７に対応付けられた複数の配線層ＩＣ７が並列に設けられている。配線層ＩＣ７はＹ軸方向に沿って設けられ、ロウデコーダ１２０内のトランジスタ５０のソースに接続される。更にレーンＲ内には、それぞれコンタクトプラグＣＰ４及びＣＰ６に対応付けられた複数の配線層ＩＣ８及びＩＣ９が設けられている。配線層ＩＣ８及びＩＣ９には、更にコンタクトプラグＣＰ９及びＣＰ１０が設けられている。コンタクトプラグＣＰ９及びＣＰ１０は、図３８で説明したコンタクトプラグＶ１に相当する。
　図４８Ａ及び図４８Ｂは、レーンＲにおける配線Ｍ０のパターンを示しており、また図４５Ａ及び図４５Ｂ、図４６Ａ及び図４６Ｂ、並びに図４７Ａ及び図４７Ｂで示した領域に対応する。図中において、特に実線で示され、且つ斜線を付した領域が配線Ｍ０である。参考まで、配線層ＩＣ７及びＩＣ８を、破線で示し、且つ斜線を付した領域で図示しており、図４８Ａの紙面の右側の一点鎖線と、図４８Ｂの紙面の左側の一点鎖線が同じ位置を示している。
　図示するように、それぞれコンタクトプラグＣＰ９に対応付けられた複数の配線層ＩＣ１０が並列に設けられている。配線層ＩＣ１０はＹ軸方向に沿って設けられ、ロウデコーダ１２０内のトランジスタ５０のドレインに接続される。更にレーンＲ内には、コンタクトプラグＣＰ１０に対応付けられた複数の配線層ＩＣ１１が設けられている。配線層ＩＣ１１もまたＹ軸方向に沿って設けられ、例えばセンス回路１０に接続される。
　以上の構成により、図４０Ａ及び図４０Ｂで説明したセレクトゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬとして機能する配線層は、コンタクトプラグＣＰ１、配線層ＩＣ１、コンタクトプラグＣＰ３、及び配線層ＩＣ７を介してトランジスタ５０のソースに接続される。またトランジスタ５０のドレインは、配線層ＩＣ１０、コンタクトプラグＣＰ９、配線層ＩＣ８、コンタクトプラグＣＰ４、配線層ＩＣ５、コンタクトプラグＣＰ７、及び配線層ＩＣ２を介して、ドライバ回路１３０に接続される。
　図４９は、セル領域直下における、半導体基板５００上のセンス回路１０及びロウデコーダ１２０のトランジスタ５０のレイアウトを示している。図示するように、複数のトランジスタ５０がＸ軸方向に沿って配列され、２つのトランジスタ５０がドレインを共有している。そして、信号線ＩＣ１０が配線Ｍ０によってトランジスタ５０のドレインに接続され、信号線ＩＣ７が配線Ｍ０によってトランジスタ５０のソースに接続される。
　また、ＳＴＢ生成回路１８０からは、例えば配線Ｍ１によって信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲが、対応するセンス回路１０のトランジスタ２４のゲートに配線Ｍ０を介して与えられる。なお、第５実施形態で説明した構成の場合には、ＳＴＢ生成回路１８０は、例えば配線Ｍ１によって信号ＢＬＣ＿ＮＥＡＲ、ＢＬＣ＿ＭＩＤ、及びＢＬＣ＿ＦＡＲを生成し、これらを、対応するセンス回路１０のトランジスタ１５のゲートに配線Ｍ０を介して供給する。
　６．２　信号ＳＴＢの伝搬方法について　
　上記構成における信号ＳＴＢの供給方法について説明する。図５０は、第２実施形態の第２の例及び第３の例として説明した構成を適用したものであり、１つの論理プレーンの模式図を示している。
　図示するように、シーケンサ１７０から信号ＳＴＢ＿ＳＥＥＤ及びクロックＣＬＫが、配線Ｄ２を用いてメモリセルアレイ１１０に供給される。これらの信号は、レーンＲに設けられたコンタクトプラグＣＰ２０によって配線Ｍ１またはＭ０に伝搬され、更にＳＴＢ生成回路１８０に供給される。そして、図１２または図１４で説明したＳＴＢ生成回路１８０によって信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲが生成される。
　図５１は、第２実施形態の第１の例として説明した構成を適用したものであり、１つの論理プレーンの模式図を示している。
　図示するように、シーケンサ１７０から信号ＳＴＢ＿ＮＥＡＲが、配線Ｄ２を用いてメモリセルアレイ１１０に供給される。信号ＳＴＢ＿ＮＥＡＲは、レーンＲに設けられたコンタクトプラグＣＰ２０によって配線Ｍ１またはＭ０に伝搬され、更にグループＧＰ１に対応するセンスアンプ部ＳＡ及び遅延回路に供給される。遅延回路はＳＴＢ生成回路１８０と同様に半導体基板５００上に形成され、例えば図１０を用いて説明した構成を有し、信号ＳＴＢ＿ＮＥＡＲを遅延させて信号ＳＴＢ＿ＭＩＤを生成する。この信号ＳＴＢ＿ＭＩＤは、配線Ｍ１またはＭ０によって、グループＧＰ２に対応するセンスアンプ部ＳＡ及び遅延回路に供給される。遅延回路は、信号ＳＴＢ＿ＭＩＤを遅延させて信号ＳＴＢ＿ＦＡＲを生成する。そして、この信号ＳＴＢ＿ＦＡＲは、グループＧＰ３に対応するセンスアンプ部ＳＡに供給される。
　図５２は、第１実施形態において図６を用いて説明した構成を適用したものである。すなわち、シーケンサ１７０が信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲを生成し、これらの信号が配線Ｄ２を用いてメモリセルアレイ１１０に供給される。そして、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲは、レーンＲに設けられたコンタクトプラグＣＰ２０によって配線Ｍ１またはＭ０に伝搬され、それぞれグループＧＰ１～ＧＰ３に対応するセンスアンプ部ＳＡに供給される。
　６．３　本実施形態に係る効果　
　上記のように、第１乃至第５実施形態で説明した構成は、本実施形態で説明した構成を有する半導体記憶装置に適用することが出来る。
　なお、メモリセルトランジスタＭＴがグループＧＰ１～ＧＰ３のいずれに該当するかは、ワード線ＷＬの形状やコンタクトプラグＣＰ１の位置によって変わってくる。この例を図５３乃至図５５を用いて説明する。図５３乃至図５５はワード線ＷＬの平面図（ＸＹ平面）であり、図５３及び図５４は１ブロック分、図５５は２ブロック分のワード線ＷＬを示している。なお、以下の図５３乃至図５５におけるワード線ＷＬは、例えば図３８等において、層間絶縁膜５０２中に形成され、ソース線として機能する導電層と、配線Ｄ０との間に設けられた導電層を意味し、この導電層は、ゲート絶縁膜、電荷蓄積層、及びブロック絶縁膜を介してメモリホールＭＨに接する導電層である。更に言い換えるならば、Ｚ軸方向に沿って、セレクトゲート線ＳＧＳとして機能する導電層と、セレクトゲート線ＳＧＤとして機能する導電層との間に、複数積層された導電層、例えば多結晶シリコン層のことを意味する。そしてコンタクトプラグＣＰ１とは、このような導電層上に形成されたコンタクトプラグのことである（例えば図３９Ａ及び図３９Ｂ並びに図４０Ａ及び図４０Ｂ参照）。そして、下記の説明において、「コンタクトプラグＣＰ１とメモリセルトランジスタＭＴとの距離」とは、言い換えれば「コンタクトプラグＣＰ１とメモリセルトランジスタＭＴのゲートとの距離」であり、更に言い換えれば、コンタクトプラグＣＰ１と、各メモリセルトランジスタＭＴに対応するシリコンピラーＭＨとの距離」と言うことも出来る。また、両者の「物理的距離」とは、両者間の物理的な直線距離を意味する。他方で「電流経路長」とは、例えばコンタクトプラグＣＰ１からメモリセルトランジスタＭＴに電圧を印加する際、メモリセルトランジスタＭＴのゲート電位を上昇させるまでにその電圧が実際に伝搬される経路の長さを意味する。
　図５３は、コンタクトプラグＣＰ１が、ワード線ＷＬのＹ方向に沿った一方の端部にのみ設けられる場合を示している。この場合、メモリセルトランジスタＭＴがグループＧＰ１～ＧＰ３のいずれに該当するかは、単純にコンタクトプラグＣＰ１との物理的距離（本例では、電流経路長に等しい）に対応する。つまり、コンタクトプラグＣＰ１に近接するメモリセルトランジスタＭＴ１はグループＧＰ１に属し、コンタクトプラグＣＰ１から最も遠いメモリセルトランジスタＭＴＮはグループＧＰ３に属する。
　図５４は、コンタクトプラグＣＰ１が、ワード線ＷＬのＹ方向に沿った両方の端部に設けられる場合を示している。この場合も、メモリセルトランジスタＭＴがグループＧＰ１～ＧＰ３のいずれに該当するかは、単純にコンタクトプラグＣＰ１との物理的距離（本例では、電流経路長に等しい）に対応するが、その対応関係は図５３の場合と異なる。本例の場合、メモリセルトランジスタＭＴ１だけでなく、メモリセルトランジスタＭＴＮもグループＧＰ１に属する。そして、Ｙ方向に沿った中央に位置するメモリセルトランジスタＭＴ（（Ｎ＋１）／２）がグループＧＰ３に属する。
　図５５は、ワード線ＷＬが、一端側においてＸ方向に折れ曲がり、その領域にコンタクトプラグＣＰ１が設けられる。図５５では２本のワード線ＷＬａ及びＷＬｂを図示しており、それぞれに対応するメモリセルトランジスタＭＴ及びコンタクトプラグＣＰ１にそれぞれ“ａ”及び“ｂ”のsuffixを付している。
　図示するように、本例の場合、コンタクトプラグＣＰ１ａとメモリセルトランジスタＭＴ０ａの物理的距離は、コンタクトプラグＣＰ１ａとメモリセルトランジスタＭＴＮｂの距離よりも大きい。しかし、電流経路長で見た場合には、両者の関係は逆となる。つまり、従って、メモリセルトランジスタＭＴ０ａはグループＧＰ１に属する。メモリセルトランジスタＭＴＮａも同様である。メモリセルトランジスタＭＴＮａとコンタクトプラグＣＰ１ｂの物理的距離は、メモリセルトランジスタＭＴＮａとコンタクトプラグＣＰ１ａの物理的距離よりも小さい。しかし、電流経路で見た場合には、逆の関係となる。よって、メモリセルトランジスタＭＴＮａはグループ３に属する。
　以上のように、メモリセルトランジスタＭＴがグループＧＰ１～ＧＰ３のいずれに該当するかは、コンタクトプラグＣＰ１との物理的距離によってのみ決定されるのでは無く、実際にドライバ回路１３０からメモリセルトランジスタＭＴのゲートに電圧が伝達されるための電流経路長によって決まる。
　７．変形例等　
　以上のように、上記実施形態に係る半導体記憶装置１００は、第１乃至第３２メモリセルと、第１乃至第１６メモリセルに接続され、連続に並んで配置された第１乃至第１６ビット線(BL0-BL15 in FIG5)を含む第１セット(C0 in FIG5)と、第１７乃至第３２メモリセルに接続され、連続に並んで配置された第１７乃至第３２ビット線(BL16-BL23 in FIG5)を含む第２セット(C2 in FIG5)と、第１乃至第３２メモリセルのゲートに接続された第１ワード線と、第１乃至第１６メモリセルに読み出されたデータを、第１タイミング(t1 in FIG9)で判定する第１乃至第１６センスアンプ(SA0-SA7 in FIG5)と、第１７乃至第３２メモリセルに読み出されたデータを、第２タイミング(t2 in FIG9)で判定する第１７乃至第３２センスアンプ(SA16-SA23 in FIG5)とを備える。そして、第１タイミングは第２タイミングと異なる(t1≠t2 in FIG9)。
　または、上記実施形態に係る半導体記憶装置１００は、第１メモリセル(GP1 in FIG5)及び第２メモリセル(GP2 in FIG5)と、第１メモリセル及び第２メモリセルのゲートに接続された第１ワード線と、第１メモリセルに接続された第１ビット線(BL0-BL15 in FIG5)と、第２メモリセルに接続された第２ビット線(BL16-BL31 in FIG5)と、第１メモリセルから読み出されたデータを、第１信号(STB_NEAR in FIG5)がアサートされるタイミングで判定する第１センスアンプ(SA0-SA15 in FIG5)と、第２メモリセルから読み出されたデータを、第１信号と異なる第２信号(STB_MID in FIG5)がアサートされるタイミングで判定する第２センスアンプ(SA16-SA31 in FIG5)と、第２信号(STB_MID in FIG5)を生成する遅延回路(Delay 30 or STB generator 180in FIG5)とを備える。
　更に上記実施形態に係る半導体記憶装置１００は、第１読み出しモード(ramped sensing)と第２読み出しモード(Fast read)とを有する。そして半導体記憶装置は、第１メモリセル(GP1 in FIG5)及び第２メモリセル(GP2 in FIG5)と、第１メモリセル及び第２メモリセルのゲートに接続された第１ワード線と、第１メモリセルに接続された第１ビット線(BL0-BL15 in FIG5)と、第２メモリセルに接続された第２ビット(BL16-BL31 in FIG5)線と、第１及び第２読み出しモードにおいて、第１メモリセルから読み出されたデータを、第１タイミング(STB_NEAR, t2 in FIG14,16)で判定する第１センスアンプ(SA0-SA15 in FIG5)と、第１読み出しモードにおいては、第２メモリセルから読み出されたデータを、第１タイミングと異なる第２タイミング(STB_MID, t4 in FIG14)で判定し、第２読み出しモードにおいては第１タイミング(STB_MID, t2 in FIG16)で判定する第２センスアンプ(SA16-SA31 in FIG5)とを備える。そして、第１タイミングは第２タイミングと異なる(t1≠t4 in FIG14,16)。また、第１読み出しモード(ramped sensing)において第１ワード線の電圧は連続的に上昇され(FIG9)、第２読み出しモード(Fast read)において第１ワード線の電圧はステップアップ(FIG17)される。
　本構成により、選択ワード線の電圧変動に位置依存性がある場合であっても、適切なタイミングでデータをストローブ出来、その結果、読み出し動作信頼性を向上出来る。
　なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
　例えば、上記実施形態では信号ＳＴＢとして、ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲの３つの信号を用意する例を用いて説明した。しかし、２つ以上の信号を用意すれば良く、または信号ＳＴＢの種類を４つ以上に増やすことで、より精度の高い読み出しが可能となる。また、信号ＳＴＢ＿ＮＥＡＲ、ＳＴＢ＿ＭＩＤ、及びＳＴＢ＿ＦＡＲの生成方法は上記実施形態で説明したものに限られず、適切なタイミングでアサートされる信号を生成可能な構成であれば限定されない。
　また、上記第６実施形態では、半導体基板上にセンスアンプやロウデコーダが形成され、その上方にメモリセルアレイが形成される場合を例に説明した。しかし、このような構成に限らず、メモリセルアレイが半導体基板上に形成される場合であっても良い。またメモリセルアレイは種々の構成を適用出来る。メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
　また、センスアンプの構成も、上記実施形態で説明したものに限らず、特定のタイミングでデータをセンス・ストローブする構成であれば良い。
　更に、第４実施形態で説明したディストリビューションリード及びＶthトラッキングの詳細については、例えば“SEMICONDUCTOR MEMORY DEVICE WHICH STORES MULTIVALUED DATA”と表題され、２０１２年７月９日に出願された米国特許出願１３／５４４，１４７に記載された方法が適用出来る。この特許出願の内容は、その全体が本願明細書において参照により援用されている。
　また、上記実施形態はＮＡＮＤ型フラッシュメモリに限らず、ストローブタイミングを制御することにより、配線における信号遅延の影響を低減出来る記憶装置全般に適用出来る。また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。
　更に、本実施形態で使用される用語「接続」及び「結合」は、直接接続される場合と、間に何らかの構成要素を介在する場合の両方を含む。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１…メモリシステム、１０…センス回路、１１…センスアンプ部、１２…ラッチ回路、１３…接続部、１４、１５、２０～２７、３１、３２、５０－０～５０－８、４０８～４１５…トランジスタ、２８、３４…キャパシタ素子、３３…抵抗素子、３５、１８３－１～１８３－３、４００～４０４…インバータ、４１６、４１７…ＮＡＮＤゲート、４０…ブロックデコーダ、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１１１…ＮＡＮＤストリング、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、１８１－１～１８１－６…Ｄ－フリップフロップ、１８２－１～１８２－３…ＸＯＲゲート、１８４－１～１８４－３、１８５－１～１８５－３…ＡＮＤゲート、１８６－１～１８６－３…ＯＲゲート、２００…コントローラ、２１０…ホストインターフェース、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェース、ＥＣＣ回路…２６０、３００…ホスト装置

Claims (16)

  1. 　第１乃至第３２メモリセルと、
    　前記第１乃至第１６メモリセルに接続され、連続に並んで配置された第１乃至第１６ビット線と、
    　前記第１７乃至第３２メモリセルに接続され、連続に並んで配置された第１７乃至第３２ビット線と、
    　前記第１乃至第３２メモリセルのゲートに接続された第１ワード線と、
    　前記第１乃至第１６メモリセルに読み出されたデータを、第１タイミングで判定する第１乃至第１６センスアンプと、
    　前記第１７乃至第３２メモリセルに読み出されたデータを、第２タイミングで判定する第１７乃至第３２センスアンプと
    　を具備し、前記第１タイミングは前記第２タイミングと異なる、半導体記憶装置。
  2. 　前記第１ワード線に電圧を印加するドライバ回路を更に備え、
    　データの読み出し時において前記ドライバ回路が前記第１ワード線に印加する電圧は、時間と共に連続的に上昇する、請求項１記載の半導体記憶装置。
  3. 　前記ドライバ回路が前記第１ワード線に電圧を印加した際、前記第１７メモリセルのゲート電位は、前記第１メモリセルのゲート電位に比べて遅れて上昇する、請求項２記載の半導体記憶装置。
  4. 　前記第１センスアンプは、前記第１７センスアンプよりも早いタイミングで前記データを判定する、請求項３記載の半導体記憶装置。
  5. 　前記第１乃至第３２センスアンプは半導体基板上に設けられ、前記第１乃至第３２メモリセルは、前記第１乃至第３２センスアンプの上方に設けられる、請求項１記載の半導体記憶装置。
  6. 　前記第１乃至第３２センスアンプは半導体基板上に設けられ、前記第１ワード線は、前記第１乃至第３２センスアンプの上方に設けられ、
    　前記半導体基板上に設けられ、電圧を供給するドライバ回路に接続された第１トランジスタと、
    　前記第１ワード線上に設けられた第１コンタクトプラグと
    　を更に備え、前記第１コンタクトプラグから前記第１７メモリセルまでの電流経路長は、前記第１コンタクトプラグから前記第１メモリセルまでの電流経路長よりも大きい、請求項１記載の半導体記憶装置。
  7. 　前記第１乃至第３２センスアンプは半導体基板上に設けられ、前記第１ワード線は、前記第１乃至第３２センスアンプの上方に設けられ、
    　前記第１ワード線の上方に設けられ、前記第１乃至第４メモリセルに接続された第１乃至第４ビット線と、
    　第１の領域に設けられ、前記第１及び第２ビット線に接続された第２及び第３コンタクトプラグと、
    　前記第１の領域と異なる第２の領域に設けられ、前記第３及び第４ビット線に接続された第４及び第５コンタクトプラグと
    　を更に備え、前記第１乃至第４ビット線は、前記第２乃至第５コンタクトプラグを介して前記第１乃至第４センスアンプに接続される、請求項６記載の半導体記憶装置。
  8. 　前記第１センスアンプと前記第２センスアンプは、前記第１の領域を挟んで線対称のレイアウトを有し、
    　前記第１センスアンプと前記第２センスアンプは、前記第２の領域を挟んで線対称のレイアウトを有する、請求項７記載の半導体記憶装置。
  9. 　第１メモリセル及び第２メモリセルと、
    　前記第１メモリセル及び第２メモリセルのゲートに接続された第１ワード線と、
    　前記第１メモリセルに接続された第１ビット線と、
    　前記第２メモリセルに接続された第２ビット線と、
    　前記第１メモリセルから読み出されたデータを、第１信号がアサートされるタイミングで判定する第１センスアンプと、
    　前記第２メモリセルから読み出されたデータを、前記第１信号と異なる第２信号がアサートされるタイミングで判定する第２センスアンプと、
    　前記第２信号を生成する遅延回路と
    　を具備する、半導体記憶装置。
  10. 　前記遅延回路は、前記第１信号を生成することにより前記第２信号を生成する、請求項９記載の半導体記憶装置。
  11. 　第１読み出しモードと第２読み出しモードとを有する半導体記憶装置であって、
    　第１メモリセル及び第２メモリセルと、
    　前記第１メモリセル及び第２メモリセルのゲートに接続された第１ワード線と、
    　前記第１メモリセルに接続された第１ビット線と、
    　前記第２メモリセルに接続された第２ビット線と、
    　前記第１及び第２読み出しモードにおいて、前記第１メモリセルから読み出されたデータを、第１タイミングで判定する第１センスアンプと、
    　前記第１読み出しモードにおいては、前記第２メモリセルから読み出されたデータを、前記第１タイミングと異なる第２タイミングで判定し、前記第２読み出しモードにおいては前記第１タイミングで判定する第２センスアンプと
    　を具備し、前記第１タイミングは前記第２タイミングと異なり、
    　前記第１読み出しモードにおいて前記第１ワード線の電圧は連続的に上昇され、前記第２読み出しモードにおいて前記第１ワード線の電圧はステップアップされる、半導体記憶装置。
  12. 　前記第１読み出しモード時において、第１信号を遅延させて第２信号を生成する遅延回路を更に備え、
    　前記第１センスアンプは第１信号に基づいて前記データを判定し、前記第２センスアンプは第２信号に基づいて前記データを判定する、請求項１１記載の半導体記憶装置。
  13. 　前記第１ワード線に電圧を印加するドライバ回路を更に備え、
    　前記ドライバ回路が前記第１ワード線に電圧を印加した際、前記第２メモリセルのゲート電位は、前記第１メモリセルのゲート電位に比べて遅れて上昇する、請求項９または１１記載の半導体記憶装置。
  14. 　前記遅延回路は半導体基板上に設けられ、前記第１及び第２メモリセルは前記遅延回路の上方に設けられる、請求項９または１２記載の半導体記憶装置。
  15. 　前記第１及び第２センスアンプは半導体基板上に設けられ、前記第１ワード線は、前記第１及び第２センスアンプの上方に設けられ、
    　前記半導体基板上に設けられ、電圧を供給するドライバ回路に接続された第１トランジスタと、
    　前記第１ワード線上に設けられた第１コンタクトプラグと
    　を更に備え、前記第１コンタクトプラグから前記第２メモリセルまでの電流経路長は、前記第１コンタクトプラグから前記第１メモリセルまでの電流経路長よりも大きい、請求項９または１１記載の半導体記憶装置。
  16. 　前記第１及び第２センスアンプは半導体基板上に設けられ、前記第１ワード線は、前記第１及び第２センスアンプの上方に設けられ、
    　第１の領域に設けられ、前記第１及び第２ビット線に接続された第２及び第３コンタクトプラグを更に備え、
    　前記第１及び第２ビット線は、前記第２及び第３コンタクトプラグを介して前記第１及び第２センスアンプに接続される、請求項１５記載の半導体記憶装置。
PCT/JP2015/081658 2015-11-10 2015-11-10 半導体記憶装置 WO2017081756A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017549908A JP6430657B2 (ja) 2015-11-10 2015-11-10 半導体記憶装置
PCT/JP2015/081658 WO2017081756A1 (ja) 2015-11-10 2015-11-10 半導体記憶装置
CN201580082673.9A CN107949882B (zh) 2015-11-10 2015-11-10 半导体存储装置
US15/919,480 US10504597B2 (en) 2015-11-10 2018-03-13 Semiconductor memory device
US16/659,407 US10629265B2 (en) 2015-11-10 2019-10-21 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/081658 WO2017081756A1 (ja) 2015-11-10 2015-11-10 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/919,480 Continuation US10504597B2 (en) 2015-11-10 2018-03-13 Semiconductor memory device

Publications (1)

Publication Number Publication Date
WO2017081756A1 true WO2017081756A1 (ja) 2017-05-18

Family

ID=58694849

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/081658 WO2017081756A1 (ja) 2015-11-10 2015-11-10 半導体記憶装置

Country Status (4)

Country Link
US (2) US10504597B2 (ja)
JP (1) JP6430657B2 (ja)
CN (1) CN107949882B (ja)
WO (1) WO2017081756A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019053797A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
CN109801658A (zh) * 2017-11-17 2019-05-24 爱思开海力士有限公司 电子设备及其制造方法
JP2020004466A (ja) * 2018-06-26 2020-01-09 キオクシア株式会社 半導体記憶装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102651440B1 (ko) * 2018-11-15 2024-03-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200107024A (ko) 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치
US11031071B2 (en) 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
JP2021140847A (ja) * 2020-03-05 2021-09-16 キオクシア株式会社 半導体記憶装置
JP7471883B2 (ja) * 2020-03-19 2024-04-22 キオクシア株式会社 メモリシステム
JP2021152779A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087002A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd Ａｃセンス方式のメモリ回路
JP2012514283A (ja) * 2008-12-31 2012-06-21 サンディスク コーポレイション 連続操作時間領域検知をともなう不揮発性メモリおよび方法
JP2014157650A (ja) * 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312895A (ja) * 2000-04-26 2001-11-09 Nec Corp 半導体記憶装置
US7289370B2 (en) * 2005-07-21 2007-10-30 International Business Machines Corporation Methods and apparatus for accessing memory
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2013122804A (ja) 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
TWI474336B (zh) * 2012-08-17 2015-02-21 Etron Technology Inc 可雙向追蹤時序參數之記憶裝置
JP2014067942A (ja) 2012-09-27 2014-04-17 Toshiba Corp 不揮発性半導体記憶装置
JP2014170599A (ja) 2013-03-01 2014-09-18 Toshiba Corp 半導体記憶装置
TWM504695U (zh) * 2015-03-25 2015-07-11 Jun He Technology Co Ltd 隱形眼鏡成型器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087002A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd Ａｃセンス方式のメモリ回路
JP2012514283A (ja) * 2008-12-31 2012-06-21 サンディスク コーポレイション 連続操作時間領域検知をともなう不揮発性メモリおよび方法
JP2014157650A (ja) * 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019053797A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
CN109801658A (zh) * 2017-11-17 2019-05-24 爱思开海力士有限公司 电子设备及其制造方法
CN109801658B (zh) * 2017-11-17 2023-05-26 爱思开海力士有限公司 电子设备及其制造方法
JP2020004466A (ja) * 2018-06-26 2020-01-09 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20180204619A1 (en) 2018-07-19
US10504597B2 (en) 2019-12-10
US10629265B2 (en) 2020-04-21
JP6430657B2 (ja) 2018-11-28
US20200051640A1 (en) 2020-02-13
CN107949882A (zh) 2018-04-20
CN107949882B (zh) 2021-08-10
JPWO2017081756A1 (ja) 2018-05-31

Similar Documents

Publication Publication Date Title
JP6430657B2 (ja) 半導体記憶装置
US9627077B2 (en) Semiconductor memory device storing management data redundantly in different pages
TWI643195B (zh) 半導體儲存裝置及其讀出方法
JP6100401B2 (ja) 半導体記憶装置
TWI521524B (zh) 記憶體裝置及感測記憶體裝置資料的方法
JP2018147543A (ja) 不揮発性半導体記憶装置
TWI713872B (zh) 半導體記憶體及記憶體系統
JP6646103B2 (ja) 半導体装置
CN112037839A (zh) 半导体存储器装置及其操作方法
JP2019169207A (ja) 半導体記憶装置
TW201826269A (zh) 半導體記憶裝置
US20160005459A1 (en) Nonvolatile semiconductor memory device
CN113284535B (zh) 半导体存储装置及其读取方法
JP2019139824A (ja) メモリシステム
US11776593B2 (en) Semiconductor device and continuous reading method
CN118695608A (zh) 半导体存储器
US10861536B2 (en) Semiconductor memory device
TWI715421B (zh) 半導體記憶裝置
TW202008375A (zh) 半導體裝置
CN111668229A (zh) 半导体存储装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15908280

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017549908

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15908280

Country of ref document: EP

Kind code of ref document: A1