JP6100401B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
動作信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、複数のメモリセルの集合であるページ単位でデータが書き込まれる半導体記憶装置である。半導体記憶装置は、複数の第１メモリセルの集合である第１ページと、複数の第２メモリセルの集合である第２ページと、複数の第３メモリセルの集合である第３ページと、第１乃至第３メモリセルのゲートに電圧を印加するロウデコーダとを備える。データの書き込み時において、第１ページにデータが書き込まれ、その後第２ページ及び第３ページに互いに異なるタイミングでデータが書き込まれる。データの書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。ロウデコーダは、第１ページに対するプログラムベリファイ動作時において、第１メモリセルのゲートに第１ベリファイ電圧を印加し、第２ページに対するプログラムベリファイ動作時において、第２メモリセルのゲートに、第１ベリファイ電圧と異なる第２ベリファイ電圧を印加する。第３ページに対するプログラムベリファイ動作時において、第３メモリセルのゲートに、第１及び第２ベリファイ電圧と異なる第３ベリファイ電圧を印加する。第２ベリファイ電圧は、第１ベリファイ電圧に対して、少なくとも第１係数だけシフトされた値である。第３ベリファイ電圧は、第１ベリファイ電圧に対して、少なくとも第１係数と異なる第２係数だけシフトされた値である。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係るメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリセルアレイの断面図である。 図５は、第１実施形態に係るメモリセルの閾値分布を示すグラフである。 図６は、第１実施形態に係る書き込み動作のフローチャートである。 図７は、第１実施形態に係る書き込み動作時におけるタイミングチャートである。 図８は、第１実施形態に係るブロックの断面図である。 図９は、第１実施形態に係るオフセットテーブルの概念図である。 図１０は、第１実施形態に係るベリファイレベルの変化を示すタイミングチャートである。 図１１は、メモリセルの閾値分布の変化を示すグラフである。 図１２は、第１実施形態に係るメモリセルの閾値分布の変化を示すグラフである。 図１３は、第２実施形態に係るブロックの断面図である。 図１４は、第２実施形態に係るオフセットテーブルの概念図である。 図１５は、第２実施形態に係るベリファイレベルの変化を示すタイミングチャートである。 図１６は、第２実施形態に係るブロックの断面図である。 図１７は、第２実施形態に係るオフセットテーブルの概念図である。 図１８は、第２実施形態に係るベリファイレベルの変化を示すタイミングチャートである。 図１９は、第２実施形態に係るブロックの断面図である。 図２０は、第２実施形態に係るオフセットテーブルの概念図である。 図２１は、第２実施形態に係るベリファイレベルの変化を示すタイミングチャートである。 図２２は、第２実施形態に係るブロックの断面図である。 図２３は、第２実施形態に係るオフセットテーブルの概念図である。 図２４は、第２実施形態に係るベリファイレベルの変化を示すタイミングチャートである。 図２５は、第３実施形態に係るワード線アドレスと感度係数との関係を示すグラフである。 図２６は、ＮＡＮＤストリングの断面図である。 図２７は、メモリセルの閾値分布の変動を示すグラフである。 図２８は、第３実施形態に係るＮＡＮＤストリングの断面図である。 図２９は、第３実施形態に係るワード線アドレスと感度係数との関係を示すグラフである。 図３０は、第３実施形態に係るワード線アドレスと感度係数との関係を示すグラフである。 図３１は、第３実施形態に係るワード線アドレスと感度係数との関係を示すグラフである。 図３２は、第４実施形態に係るセンス回路の回路図である。 図３３は、第４実施形態に係る書き込み動作のフローチャートである。 図３４は、第４実施形態に係るベリファイ時におけるタイミングチャートである。 図３５は、第４実施形態に係る第１書き込み方式に従ったオフセットテーブルの概念図である。 図３６は、第４実施形態に係る第２書き込み方式に従ったオフセットテーブルの概念図である。 図３７は、第４実施形態に係る第３書き込み方式に従ったオフセットテーブルの概念図である。 図３８は、第４実施形態に係る第４書き込み方式に従ったオフセットテーブルの概念図である。 図３９は、第４実施形態に係る第５書き込み方式に従ったオフセットテーブルの概念図である。 図４０は、第４実施形態に係る半導体記憶装置のブロック図である。 図４１は、第４実施形態に係るセンス回路の回路図である。 図４２は、第４実施形態に係るベリファイ時における各種信号のタイミングチャートである。 図４３は、第４実施形態に係るベリファイ時における信号ＳＥＮ及びＸＸＬのタイミングチャートである。 図４４は、第５実施形態に係る半導体記憶装置の断面図である。 図４５は、第５実施形態に係るブロックの回路図である。 図４６は、第５実施形態に係るワード線アドレスと感度係数との関係を示すグラフである。 図４７は、第５実施形態の第１変形例に係るメモリセルアレイの断面図である。 図４８は、第５実施形態の第１変形例に係るメモリセルアレイの回路図である。 図４９は、第５実施形態の第２変形例に係るメモリセルアレイの断面図である。 図５０は、第５実施形態の第２変形例に係るワード線アドレスと感度係数との関係を示すグラフである。 図５１は、第６実施形態に係るメモリセルアレイの回路図である。 図５２は、第６実施形態に係るメモリセルアレイの斜視図である。 図５３は、第６実施形態に係るメモリセルアレイの平面図である。 図５４は、図５３における５４−５４線に沿った断面図である。 図５５は、図５３における５５−５５線に沿った断面図である。 図５６は、図５３における５６−５６線に沿った断面図である。 図５７は、第６実施形態に係る書き込み動作のフローチャートである。 図５８は、第６実施形態に係るベリファイ時におけるメモリセルアレイの回路図である。 図５９は、第６実施形態に係るベリファイ時の各種信号のタイミングチャートである。 図６０は、第６実施形態に係るメモリユニットの平面図である。 図６１は、第６実施形態に係るメモリユニットの平面図である。 図６２は、第６実施形態に係るメモリユニットの平面図である。 図６３は、第６実施形態に係るメモリユニットの平面図である。 図６４は、第７実施形態に係るメモリセルアレイの斜視図である。 図６５は、第７実施形態に係るメモリセルアレイの平面図である。 図６６は、図６５における６６−６６線に沿った断面図である。 図６７は、図６５における６７−６７線に沿った断面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。本実施形態に係る内蔵メモリ２２０は、オフセットテーブルを保持する。オフセットテーブルは、後述するデータのプログラムベリファイ時に使用されるベリファイ電圧のオフセットを示すテーブルである。オフセットテーブルについては、下記の１．３の項において詳細に説明する。
１．１．２ 半導体記憶装置の構成について
次に、半導体記憶装置１００の構成について説明する。
１．１．２．１ 半導体記憶装置の全体構成について
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
メモリセルアレイ１１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。
ロウデコーダ１１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
センスアンプ１１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、及びドライバ１２４を備える。
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及び図示せぬソース線ドライバに供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバによってメモリセル（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
チャージポンプ１２２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１２４に供給する。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．２．２ メモリセルアレイ１１１について
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３は、ブロックＢＬＫ０の回路図である。他のブロックＢＬＫも同様の構成を有している。
図示するように、ブロックＢＬＫ０は例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ２では、それぞれＢＧ０〜ＢＧ２）に共通接続される。
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１１４を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１１４を共通に接続する。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
メモリセルアレイ１１１の一構成例につき、図４を用いて簡単に説明する。図４はＮＡＮＤストリング１１４の断面図である。図４に示す構造が、図４を記載した紙面の奥行き方向（Ｄ２）に複数配列され、且つそれらがワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにバックゲート線ＢＧを共有して、１つのストリングユニットＳＵが形成される。
半導体基板上には、例えばセンスアンプ１１３等の周辺回路が形成され、この周辺回路上にメモリセルアレイ１１１が形成される。すなわち、図４に示すように、半導体基板上方に、バックゲート線ＢＧとして機能する導電層（例えば多結晶シリコン層）２１が形成される。更に導電層２１上には、ワード線ＷＬとして機能する複数の導電層（例えば多結晶シリコン層）２３ａ〜２３ｄが形成される。更に導電層２３ｄ上には、セレクトゲート線ＳＧＳ及びＳＧＤとして機能する導電層（例えば多結晶シリコン層）２７ａ及び２７ｂが形成される。
そして、上記導電層２７ａ、２７ｂ、及び２３ａ〜２３ｄを貫通するようにしてメモリホール２２が形成される。このメモリホール２２の側面には、ブロック絶縁膜２５ａ、電荷蓄積層（絶縁膜）２５ｂ、及びゲート絶縁膜２５ｃが順次形成され、更にメモリホール２２内を導電膜２６が埋め込んでいる。導電膜２６は、ＮＡＮＤストリング１１４の電流経路として機能し、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。
更に、導電膜２６上には導電膜３０ａ及び３０ｂが形成され、導電膜３０ａ上にはソース線層３１が形成され、導電膜３０ｂ上には導電膜３２を介してビット線層３３が形成される。
１．１．２．３ メモリセルトランジスタの閾値分布について
図５は、本実施形態に係るメモリセルトランジスタＭＴの取りうる閾値分布を示す。図示するようにメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである。
“Ｅ”レベルは、データが消去された状態における閾値であり、例えば負の値を有し（正の値を有していても良い）、ベリファイ電圧ＥＶよりも低い。“Ａ”〜“Ｃ”レベルは、電荷蓄積層内に電荷が注入された状態の閾値であり、“Ａ”レベルは読み出しレベル“ＡＲ”よりも高く、且つ読み出しレベル“ＢＲ”より低い閾値を有する。“Ｂ”レベルは、読み出しレベル“ＢＲ”よりも高く、且つ読み出しレベル“ＣＲ”より低い閾値を有する。“Ｃ”レベルは、読み出しレベル“ＣＲ”よりも高い閾値を有する。
このように、４つの閾値レベルを取り得ることにより、個々のメモリセルトランジスタＭＴは２ビットのデータ(4-level data)を記憶出来る。
１．２ データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作につき、図６を参照して説明する。図６は、本実施形態に係る書き込み動作のフローチャートである。書き込み動作は、大まかには電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果としての閾値分布の変化を確認するプログラムベリファイ動作とを含む。なお図６に示す処理は、主にシーケンサ１２１の制御によって実行される。
図示するように、まずＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からデータをロードして、これがセンスアンプ１１３に保持される（ステップＳ１０）。
次に、シーケンサ１２１の命令に応答して、ロウデコーダ１１２がワード線ＷＬに電圧を印加し、センスアンプ１１３がビット線ＢＬに電圧を印加することで、ステップＳ１０でロードしたデータをメモリセルトランジスタにページ単位でプログラムする（ステップＳ１１）。
次に、シーケンサ１２１の命令に応答して、チャージポンプ１２２は、ページアドレス及び書き込み順序に応じて、ベリファイ電圧Ｖpvfyを設定・発生する（ステップＳ１２）。そしてロウデコーダ１１２は、ベリファイ電圧Ｖpvfyを選択ワード線ＷＬに印加して、プログラムベリファイ動作を実行する（ステップＳ１３）。すなわち、例えばシーケンサ１１３の命令に従って、センスアンプ１１３が選択ページからデータを読み出す。そしてシーケンサ１１３は、メモリセルトランジスタＭＴの閾値が所望の値まで上昇しているか否かを、読み出しデータに基づいて確認する。以下、所望の値まで上昇していた場合をベリファイに「パスした」、と呼び、上昇していなかった場合を「ミスした」、と呼ぶ。
選択ページにおける全ビットがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、当該ページに対する書き込み動作は終了する。他方で、いずれかのビットがベリファイにミスすれば（ステップＳ１４、ＮＯ）、すなわち、書き込みの済んでいないビットが存在する場合には、シーケンサ１２１はステップＳ１１に戻り、再度プログラムを実行する。この際、例えばシーケンサ１２１の命令に従ってチャージポンプ１２２は、ページアドレス及び書き込み順序に応じてベリファイ電圧Ｖpvfyをシフトさせる。すなわち、ベリファイ電圧Ｖpvfyを（Ｖpvfy＋ΔＶx）に更新する。
ステップＳ１４において全ビットがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、シーケンサ１２１は次のページのプログラムを実行する（ステップＳ１５、ＮＯ）。そして全ページのプログラムが終了すれば（ステップＳ１５、ＹＥＳ）、書き込み動作は完了する。
図７は、データの書き込み時における各種配線の電位変化を示すタイミングチャートである。
まず初めにプログラム動作が実行される。すなわち、時刻ｔ０において、選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤが“Ｈ”レベル（ＶＳＧＤ＿prog）が与えられ、選択トランジスタＳＴ１がオン状態とされる。セレクトゲート線ＳＧＳは“Ｌ”レベル（例えば０Ｖ）とされ、選択トランジスタＳＴ２はオフ状態とされる。
センスアンプ１１３は、ベリファイにパスしていないビット線ＢＬに対しては“Ｌ”レベル（例えば０Ｖ）を印加し、既にパスしたビット線ＢＬに対しては“Ｈ”レベル（Ｖbl）を印加する（時刻ｔ１）。
その後ロウデコーダ１１２は、セレクトゲート線ＳＧＤの電位をＶＳＧＤに低下させる（時刻ｔ３）。電圧ＶＳＧＤは、“Ｌ”レベルが与えられたビット線ＢＬに対応する選択トランジスタＳＴ１はオンさせるが、“Ｈ”レベルが与えられたビット線ＢＬに対応する選択トランジスタＳＴ２はオフさせる電圧である。これにより、既にベリファイにパスしたビット線ＢＬは電気的にフローティングの状態となる。
そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線並びにバックゲート線ＢＧに電圧ＶＰＡＳＳを印加し（時刻ｔ４）、引き続き、選択ワード線ＷＬの電位をプログラム電圧ＶＰＧＭに上昇させる。電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、プログラム電圧は、ＦＮトンネリングにより電荷を電荷蓄積層に注入するための、ＶＰＡＳＳよりも大きな電圧である。
電圧ＶＰＧＭが印加されることで、メモリセルトランジスタＭＴにはデータがプログラムされる。その後ロウデコーダ１１２は、全ワード線ＷＬの電位を０Ｖとして、プログラム動作を終了する。
次に、シーケンサ１２１はプログラムベリファイ動作を実行する。すなわちロウデコーダ１１２は、選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ及びＳＧＳに“Ｈ”レベル（例えばＶＳＧ）を印加する（時刻ｔ８）。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態とさせる電圧である。
引き続きロウデコーダ１１２は、選択ワード線にベリファイ電圧Ｖpvfyを印加し、非選択ワード線に電圧ＶＲＥＡＤを印加する。ベリファイ電圧Ｖpvfyは、プログラムデータに応じた値であり、電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。
そしてセンスアンプ１１３は、ビット線ＢＬに読み出されたデータをセンス・増幅する。この読み出し結果に従ってシーケンサ１２１は、選択ページに対するプログラムが完了したか否か（つまりベリファイにパスしたか否か）を判定する。プログラムが完了していなければ、選択ページに対するプログラム動作が繰り返される。
また前述のようにロウデコーダ１１２は、ページアドレスと書き込み順序に応じて、ベリファイ電圧Ｖpvfyを制御する。より具体的には、オフセットテーブルに基づき、ページアドレスが進むにつれて、ベリファイ電圧Ｖpvfyを上昇させる。
１．３ ベリファイ電圧について
次に、上記ベリファイ電圧Ｖpvfyについて説明する。ベリファイ電圧Ｖpvfyは、例えばコントローラ２００の内蔵メモリ２２０に格納されたオフセットテーブルによって決定される。このオフセットテーブルにおけるオフセット量は、ベリファイ対象ページと、ブロックＢＬＫ内におけるページ書き込み順序とに基づいて決定される。
まず、本実施形態に係る書き込み順序について図８を用いて説明する。図８は、いずれかのブロックＢＬＫのビット線方向に沿った断面図である。そして、図８に示す構成が、紙面の奥行き方向に複数配列されることで、１つのブロックＢＬＫが構成されている。また、図中において太字で示した数字が、ページ単位での書き込み順序を示している。
図示するように本実施形態では、まずいずれかのワード線ＷＬが選択され、このワード線ＷＬが選択された状態で、ストリングユニットＳＵ０〜ＳＵ３が順次選択される。その後、次のワード線ＷＬが選択され、同様にして当該ワード線ＷＬが選択された状態で、ストリングユニットＳＵ０〜ＳＵ３が順次選択される。
より具体的には、ワード線ＷＬ０が選択されると、セレクトゲート線ＳＧＤ０が選択されて、ストリングユニットＳＵ０内のメモリセルトランジスタＭＴ０がプログラムされる。次に、ワード線ＷＬ０が選択された状態で、セレクトゲート線ＳＧＤ１が選択されて、ストリングユニットＳＵ１内のメモリセルトランジスタＭＴ０がプログラムされる。その後同様にして、セレクトゲート線ＳＧＤ２及びＳＧＤ３が順次選択される。ストリングユニットＳＵ３内のメモリセルトランジスタＭＴ０がプログラムされた後、次にワード線ＷＬ１が選択された状態で、ＳＧＤ０〜ＳＧＤ３が順次選択される。そして、ストリングユニットＳＵ３内のメモリセルトランジスタＭＴ１がプログラムされた後、次にワード線ＷＬ２が選択された状態で、ＳＧＤ０〜ＳＧＤ３が順次選択される。以下、同様にして、ワード線ＷＬ７まで選択される。そして、上記の書き込み順序に従って、各ページにはページアドレスが割り当てられる。従って、図８に示すブロックＢＬＫにおいては、ストリングユニットＳＵ０のワード線ＷＬ０に先頭ページアドレスＰＧ１が割り当てられ、次にストリングユニットＳＵ１のワード線ＷＬ１に２番目のページアドレスＰＧ２が割り当てられ、最後にストリングユニットＳＵ３のワード線ＷＬ７に最終ページアドレスＰＧ３２が割り当てられる。
図９は、本実施形態に係るオフセットテーブルの概念図である。図示するようにオフセットテーブルは、ワード線ＷＬとストリングユニットＳＵ毎に、あるイニシャルのベリファイ電圧Ｖinitに対するオフセット量に関する情報を保持している。
図中において、“ＵＳＥＬ ＶＰＧＭ”と記載してある欄は、ストリングユニットＳＵが非選択状態においてプログラム電圧ＶＰＧＭによって受けるプログラムディスターブを示し、“ＳＥＬ／ＵＳＥＬ ＶＰＡＳＳ”と記載してある欄は、選択状態または非選択状態において電圧ＶＰＡＳＳによって受けるプログラムディスターブを示す。そしてΔＶ１は、非選択状態においてプログラム電圧ＶＰＧＭによって受けるプログラムディスターブに起因する閾値のシフト量を示し、ΔＶ２は、選択状態または非選択状態においてプログラム電圧ＶＰＧＭによって受けるプログラムディスターブに起因する閾値のシフト量を示す。更に、αはＶＰＧＭに起因するストレスに対する感度係数を示し、βはＶＰＡＳＳに起因するストレスに対する感度係数を示す。α及びβの値が大きいほど、ＶＰＧＭ及びＶＰＡＳＳに起因して閾値が変動しやすい。また図９において丸印で示した数字は、あるブロックＢＬＫにおけるページの選択順序を示している。そしてベリファイ電圧Ｖpvfyは、あるイニシャルの値Ｖinitに対して、各欄の値だけ加えた値に設定される。
図９及び図１０を用いて、ベリファイ電圧Ｖpvfyの変化について説明する。図１０は、図８における先頭ページアドレスＰＧ１（ストリングユニットＳＵ０のワード線ＷＬ０）から、最終ページアドレスＰＧ３２（ストリングユニットＳＵ３のワード線ＷＬ７）までデータを書き込む際における、ベリファイ電圧Ｖpvfyの変化を示すタイミングチャートである。
図示するように、先頭ページアドレスＰＧ１にデータが書き込まれる際には、ベリファイ電圧Ｖpvfyはイニシャルの値Ｖinitに設定され、これがロウデコーダ１１２によって選択ワード線ＷＬに印加される。次のページアドレスＰＧ２にデータが書き込まれる際には、ベリファイ電圧Ｖpvfyは、図９に示すオフセットテーブルに従って、α・１・ΔＶ１だけステップアップされる。つまり、Ｖpvfy＝（Ｖinit＋α・１・ΔＶ１）とされる。同様にして、次のページアドレスＰＧ３にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・２・ΔＶ１）とされ、更に次のページアドレスＰＧ４にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・３・ΔＶ１）とされる。このように、順次、ベリファイ電圧Ｖpvfyがステップアップされる。ここまでの４ページＰＧ１〜ＰＧ４は、全て同一のワード線ＷＬ１に割り当てられたページである。
次にデータが書き込まれるページは、ワード線ＷＬ１に割り当てられたページＰＧ５〜ＰＧ８である。従ってベリファイ電圧Ｖpvfyは、オフセットテーブルに従ってステップダウンされ、Ｖpvfy＝（Ｖinit＋β・４・ΔＶ２）とされる。その後は、ページアドレスが増加するにつれて、Ｖpvfyはステップアップされる。すなわち、次のページアドレスＰＧ６にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・１・ΔＶ１＋β・５・ΔＶ２）とされ、更に次のページアドレスＰＧ７にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・２・ΔＶ１＋β・６・ΔＶ２）とされ、更に次のページアドレスＰＧ８にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・３・ΔＶ１＋β・７・ΔＶ２）とされる。
以後、同様にして、最終ページアドレスＰＧ３２までデータが書き込まれる。
１．４ 本実施形態に係る効果
本実施形態によれば、半導体記憶装置の動作信頼性を向上出来る。本効果につき、以下説明する。
三次元積層型ＮＡＮＤ型フラッシュメモリでは、メモリセルが半導体基板上に二次元に配列されたタイプのＮＡＮＤ型フラッシュメモリ（以下、平面ＮＡＮＤ型フラッシュメモリと呼ぶ）に比べてブロックサイズが大きくなる。従って三次元積層型ＮＡＮＤ型フラッシュメモリでは、書き込みの終了したページがプログラムディスターブを受ける回数が、平面ＮＡＮＤ型フラッシュメモリに比べて大幅に増加する。このため、ＩＳＰＰ（Incremental Step Pulse Programming）を用いたプログラムを行ったとしても、書き込み動作終了後における閾値分布は、ページ間で大きなばらつきを有し、不良ビット率が増加する懸念がある。
この様子を、図１１を用いて説明する。図１１は、例えば図８に示すＮＡＮＤ型フラッシュメモリにおいて、一般的なデータ書き込み方法を適用して、消去レベルから“Ａ”レベル書き込みを実行した場合のメモリセルトランジスタＭＴの閾値分布の変化を示すグラフである。図１１では、先頭ページＰＧ１（ストリングユニットＳＵ０のワード線ＷＬ０）、中間ページＰＧ１６(ストリングユニットＳＵ３のワード線ＷＬ３)、及び最終ページＰＧ３２（ストリングユニットＳＵ３のワード線ＷＬ７）について示している。
図示するように、まず先頭ページＰＧ１につきデータがプログラムされる。この際、ベリファイレベル（ベリファイ電圧）は“ＡＲ”に設定され、書き込み直後の閾値は、“ＡＲ”を最小値としたある一定の範囲内に分布する。このことは、中間ページＰＧ１６及び最終ページＰＧ３２についても同様である。
しかし、先頭ページＰＧ１のメモリセルトランジスタＭＴは、書き込みの後、その後のページＰＧ２〜ＰＧ３２に対する書き込み動作によってストレスを受ける。より具体的には、ページＰＧ２〜ＰＧ４書き込み時にはＶＰＧＭによるディスターブを受け、ページＰＧ５〜ＰＧ３２書き込み時にはＶＰＡＳＳによるディスターブを受ける。このディスターブによって、ページＰＧ１の閾値は、図１１における「最終的なＶth１分布」にまで上昇する。
これに対して中間ページＰＧ１６のメモリセルトランジスタＭＴは、書き込みの後、その後のページＰＧ１７〜ＰＧ３２に対する書き込み動作によってストレスを受ける。しかしながら、ページＰＧ１〜ＰＧ１６書き込み時の影響は受けない（影響を受けるのは、書き込み前の消去レベルであり、消去レベルの閾値シフトは、その後の書き込みによって見えなくなる）。従って、中間ページＰＧ１６の受けるディスターブ量は、先頭ページＰＧ１のほぼ半分であり、ページＰＧ１６の最終的な閾値は、ページＰＧ１のそれよりも低い値となる。
更に最終ページＰＧ３２に着目すれば、ページＰＧ３２書き込み時にはすでにページＰＧ１〜ＰＧ３１に対する書き込みが終了しているので、ページＰＧ３２は他のページのプログラムディスターブの影響を受けない。
このように、プログラムディスターブを受ける回数によって、メモリセルトランジスタＭＴの閾値分布が大幅に異なり、データの書き込み信頼性が損なわれるおそれがある。
この点、本実施形態であると、オフセットテーブルを用いることで、上記問題点を解消できる。つまり本実施形態では、図１１に示したようにページアドレスの小さいメモリセルトランジスタほど閾値が正方向にシフトすることに着目し、ベリファイレベルを、予めこのシフト量を加味した値に設定する。
この様子を図１２に示す。図１２は図１１と同様に、図８に示すＮＡＮＤ型フラッシュメモリにおけるメモリセルトランジスタＭＴの閾値分布の変化を示すグラフである。
図示するように、“Ａ”レベルの閾値分布における理想的な下限値が“ＡＲ”であったとする。すると本実施形態では、先頭ページＰＧ１書き込み時には、ベリファイレベルを初期値Ｖinitに設定する。この初期値は、図１１で説明したページＰＧ１の閾値シフト量に相当する。つまり、先頭ページＰＧ１の書き込み直後の閾値分布は、図１２に示すように所望の値”ＡＲ”よりも大幅に低く設定され、より具体的には、（“ＡＲ”−（α・３・ΔＶ１＋β・３１・ΔＶ２））である。
そして、その後のページＰＧ２〜ＰＧ３２の書き込み時に受けるプログラムディスターブによって、ページＰＧ１の閾値分布は所望の分布にシフトする。
このことは、その他のページＰＧ２〜ＰＧ３２についても同様である。例えば中間ページＰＧ１６の場合、ベリファイレベルは、“ＡＲ”よりも（α・３・ΔＶ１＋β・１５・ΔＶ２）だけ低く設定される。そして、ページＰＧ１７〜ＰＧ３２の書き込み時に受けるプログラムディスターブにより、ページＰＧ１６の閾値分布は所望の分布にシフトする。
最終ページＰＧ３２に関しては、ベリファイレベルはＶinit＋（α・３・ΔＶ１＋β・３１・ΔＶ２）に設定され、この値は“ＡＲ”に等しい。この値にベリファイレベルが設定される理由は、最終ページＰＧ３２は、他のページＰＧ１〜ＰＧ３１書き込み時におけるプログラムディスターブの影響を受けないからである。
このように、本実施形態によれば、予めプログラムディスターブによる閾値分布のシフトを予測し、これに応じた値にベリファイレベルを設定している。従って、書き込み動作完了後におけるページ間での閾値分布のばらつきを低減し、データの書き込み動作信頼性を向上できる。
２．第２実施形態
次に、第２実施形態に係る半導体装置について説明する。本実施形態は、上記第１実施形態において、ブロック内におけるページの書き込み順序に関するいくつかのバリエーションに関するものである。以下では第１実施形態と異なる点についてのみ説明する。また、第１実施形態において図８を用いて説明した書き込み順序を「第１書き込み方式」と呼び、本実施形態では第２乃至第５書き込み方式の４つの方式について説明する。
２．１ 第２書き込み方式について
まず、第２書き込み方式について、図１３を用いて説明する。図１３は、あるブロックＢＬＫのビット線方向に沿った断面図であり、第１実施形態で説明した図８に対応する。
図示するように本実施形態では、まずいずれかのストリングユニットＳＵが選択され、このストリングユニットＳＵ内においてワード線ＷＬ０〜ＷＬ７が順次選択される。その後、次のストリングユニットＳＵが選択され、同様にして当該ストリングユニットＳＵ内においてワード線ＷＬ０〜ＷＬ７が順次選択される。
より具体的には、セレクトゲート線ＳＧＤ０が選択されることによりストリングユニットＳＵ０が選択され、ワード線ＷＬ０〜ＷＬ７が順次選択されることにより、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０〜ＭＴ７にデータが順次書き込まれる。
次に、セレクトゲート線ＳＧＤ１が選択されることによりストリングユニットＳＵ１が選択され、ワード線ＷＬ０〜ＷＬ７が順次選択されることにより、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０〜ＭＴ７にデータが順次書き込まれる。
その後、同様にしてストリングユニットＳＵ２及びＳＵ３のメモリセルトランジスタＭＴに順次データが書き込まれる。
図１４は、第２書き込み方式に係るオフセットテーブルの概念図である。図９と同様に、図中で丸印で示した数字は、あるブロックＢＬＫにおけるページの選択順序を示している。また図１５は、図１３における先頭ページアドレスＰＧ１から、最終ページアドレスＰＧ３２までデータを書き込む際における、ベリファイ電圧Ｖpvfyの変化を示すタイミングチャートである。
図示するように、先頭ページアドレスＰＧ１にデータが書き込まれる際には、ベリファイ電圧Vpvfyはイニシャルの値Ｖinitに設定される。次のページアドレスＰＧ２（ストリングユニットＳＵ０のワード線ＷＬ１）にデータが書き込まれる際には、ベリファイ電圧Ｖpvfyは、図１４に示すオフセットテーブルに従って、β・１・ΔＶ１だけステップアップされる。つまり、Ｖpvfy＝（Ｖinit＋β・１・ΔＶ１）とされる。同様にして、次のページアドレスＰＧ３にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋β・２・ΔＶ１）とされ、ページアドレスＰＧ８にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋β・７・ΔＶ１）とされる。このように、順次、ベリファイ電圧Ｖpvfyがステップアップされる。ここまでの８ページＰＧ１〜ＰＧ８は、全て同一のストリングユニットＳＵ０に割り当てられたページである。
次にデータが書き込まれるページは、ストリングユニットＳＵ１に割り当てられたページＰＧ９である。従ってベリファイ電圧Ｖpvfyは、オフセットテーブルに従って更にステップアップされ、Ｖpvfy＝（Ｖinit＋α・１・ΔＶ１＋β・８・ΔＶ２）とされる。その後も、ページアドレスが増加するにつれて、Ｖpvfyはステップアップされる。すなわち、次のページアドレスＰＧ１０にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・１・ΔＶ１＋β・９・ΔＶ２）とされ、更に次のページアドレスＰＧ１１にデータが書き込まれる際には、Ｖpvfy＝（Ｖinit＋α・１・ΔＶ１＋β・１０・ΔＶ２）とされる。
以後、同様にして、最終ページアドレスＰＧ３２までデータが書き込まれる。本例の場合、第１書き込み方式と異なり、ベリファイレベルは常にステップアップされる。
２．２ 第３書き込み方式について
次に、第３書き込み方式について、図１６を用いて説明する。図１６は、あるブロックＢＬＫのビット線方向に沿った断面図であり、第１実施形態で説明した図８に対応する。
図示するように第３書き込み方式では、第２書き込み方式と同様に、まずいずれかのストリングユニットＳＵが選択され、このストリングユニットＳＵ内においてワード線ＷＬが順次選択される。但し、第２書き込み方式ではワード線ＷＬは、セレクトゲート線ＳＧＳに近いものから遠いものの順（すなわちワード線ＷＬ０〜ＷＬ７の順）で選択されていたのに対して、第３書き込み方式では、上層のレイヤに位置するワード線（ＷＬ０、ＷＬ７）から下層のレイヤに位置するワード線に向かって選択される。
より具体的には、セレクトゲート線ＳＧＤ０が選択されることによりストリングユニットＳＵ０が選択される。そして、最上位層に位置するワード線ＷＬ０（ＰＧ１）及びＷＬ７（ＰＧ２）が順次選択され、次に第２層目に位置するワード線ＷＬ１及（ＰＧ３）びＷＬ６（ＰＧ４）が順次選択され、次に第３層目に位置するワード線ＷＬ１（ＰＧ５）及びＷＬ５（ＰＧ６）が順次選択され、最後に最下層に位置するワード線ＷＬ３（ＰＧ７）及びＷＬ４（ＰＧ８）が順次選択される。以上によって、ストリングユニットＳＵ０内の全ページにまずデータが書き込まれる。
次に、セレクトゲート線ＳＧＤ１が選択されることによりストリングユニットＳＵ１が選択される。そしてストリングユニットＳＵ０の場合と同様に、上位層に位置するワード線ＷＬから順番にデータが書き込まれる。
図１７は、第３書き込み方式に係るオフセットテーブルの概念図である。図９と同様に、図中において丸印で示した数字は、あるブロックＢＬＫにおけるページの選択順序を示している。また図１８は、図１６における先頭ページアドレスから、最終ページアドレスまでデータを書き込む際における、ベリファイ電圧Ｖpvfyの変化を示すタイミングチャートである。
図示するように、第３書き込み方式におけるオフセットテーブル及びベリファイ電圧Ｖpvfyの変化は、第２書き込み方式で説明した図１４及び図１５においてワード線ＷＬの選択順序を入れ替えたものに等しい。
２．３ 第４書き込み方式について
次に、第４書き込み方式について、図１９を用いて説明する。図１９は、あるブロックＢＬＫのビット線方向に沿った断面図であり、第１実施形態で説明した図８に対応する。
図示するように第４書き込み方式では、第１書き込み方式と同様に、まずいずれかのワード線ＷＬが選択され、このワード線ＷＬに接続された各ストリングユニットＳＵ０〜ＳＵ３におけるメモリセルトランジスタＭＴが順次選択される。但し、第１書き込み方式ではワード線ＷＬは、セレクトゲート線ＳＧＳに近いものから遠いものの順（すなわちワード線ＷＬ０〜ＷＬ７の順）で選択されていたのに対して、第４書き込み方式では、上層のレイヤに位置するワード線（ＷＬ０、ＷＬ７）から下層のレイヤに位置するワード線に向かって選択される。
より具体的には、まず最上層に位置するワード線ＷＬ０が選択される。そして、セレクトゲート線ＳＧＤ０〜ＳＧＤ３が順次選択されることにより、ストリングユニットＳＵ０〜ＳＵ３（ＰＧ１〜ＰＧ４）が順次選択される。次に、同じく最上層に位置するワード線ＷＬ７が選択される。そして同様にしてストリングユニットＳＵ０〜ＳＵ３（ＰＧ５〜ＰＧ８）が順次選択される。以上によって、ブロックＢＬＫにおいて最上層のワード線ＷＬに対応するページへの書き込みが完了する。
次に、第２層目に位置するワード線ＷＬ１が選択される。そして、セレクトゲート線ＳＧＤ０〜ＳＧＤ３が順次選択されることにより、ストリングユニットＳＵ０〜ＳＵ３（ＰＧ９〜ＰＧ１２）が順次選択される。次に、同じく第２層目に位置するワード線ＷＬ６が選択される。そして同様にしてストリングユニットＳＵ０〜ＳＵ３（ＰＧ１３〜ＰＧ１６）が順次選択される。以上によって、ブロックＢＬＫにおいて第２層目のワード線ＷＬに対応するページへの書き込みが完了する。
以下、同様にして第３層目及び最下層のワード線ＷＬに対応するページへ順次データが書き込まれる。
図２０は、第４書き込み方式に係るオフセットテーブルの概念図である。図９と同様に、図中において丸印で示した数字は、あるブロックＢＬＫにおけるページの選択順序を示している。また図２１は、図１９における先頭ページアドレスから、最終ページアドレスまでデータを書き込む際における、ベリファイ電圧Ｖpvfyの変化を示すタイミングチャートである。
図示するように、第４書き込み方式におけるオフセットテーブル及びベリファイ電圧Ｖpvfyの変化は、第１書き込み方式で説明した図９及び図１０においてワード線ＷＬの選択順序を入れ替えたものに等しい。
２．４ 第５書き込み方式について
次に、第５書き込み方式について、図２２を用いて説明する。図２２は、あるブロックＢＬＫのビット線方向に沿った断面図であり、第１実施形態で説明した図８に対応する。
図示するように第５書き込み方式では、第４書き込み方式と同様に、まず最上層のワード線ＷＬが選択され、このワード線ＷＬに接続された各ストリングユニットＳＵにおけるメモリセルトランジスタＭＴが順次選択される。但し、第４書き込み方式では最上層から順にワード線単位でメモリセルトランジスタＭＴが選択されていたのに対して、第５書き込み方式では、ストリングユニットＳＵ単位で選択される。
より具体的には、まずストリングユニットＳＵ０が選択される。そして、最上層に位置するワード線ＷＬ０及びＷＬ７（ＰＧ１及びＰＧ２）が順次選択される。次にストリングユニットＳＵ１が選択される。そして、再びワード線ＷＬ０及びＷＬ７（ＰＧ３及びＰＧ４）が順次選択される。次にストリングユニットＳＵ２が選択される。そして、再びワード線ＷＬ０及びＷＬ７（ＰＧ５及びＰＧ６）が順次選択される。次にストリングユニットＳＵ３が選択される。そして、再びワード線ＷＬ０及びＷＬ７（ＰＧ７及びＰＧ８）が順次選択される。以上により、ブロックＢＬＫにおいて最上層のワード線ＷＬ０及びＷＬ７に対応するページへの書き込みが完了する。
次に、再びストリングユニットＳＵ０が選択される。そして、第２層目に位置するワード線ＷＬ１及びＷＬ６（ＰＧ９及びＰＧ１０）が順次選択される。次にストリングユニットＳＵ１が選択される。そして、再びワード線ＷＬ１及びＷＬ６（ＰＧ１１及びＰＧ１２）が順次選択される。次にストリングユニットＳＵ２が選択される。そして、ワード線ＷＬ１及びＷＬ６（ＰＧ１３及びＰＧ１４）が順次選択される。次にストリングユニットＳＵ３が選択される。そして、ワード線ＷＬ１及びＷＬ６（ＰＧ１５及びＰＧ１６）が順次選択される。これにより、第２層目のワード線ＷＬ１及びＷＬ６に対応するページへの書き込みが完了する。
以下、同様にして第３層目及び最下層のワード線に対応するページにもデータが書き込まれる。
図２３は、第５書き込み方式に係るオフセットテーブルの概念図である。図９と同様に、図中において丸印で示した数字は、あるブロックＢＬＫにおけるページの選択順序を示している。また図２４は、図２１における先頭ページアドレスから、最終ページアドレスまでデータを書き込む際における、ベリファイ電圧Ｖpvfyの変化を示すタイミングチャートである。
図示するように、第５書き込み方式であると、同一のレイヤに位置するワード線に対する書き込みの期間、ベリファイレベルは増加される。しかし、選択レイヤが切り替わると、すなわち、より低いレイヤに位置するワード線が選択されると、ベリファイレベルは感度係数αの項の値だけ低下され、そこから再び増加していく。
２．５ 本実施形態に係る効果
上記のように、第２実施形態は、種々の書き込み方式に適用できる。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態で説明した感度係数α及びβに関するものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 感度係数α及びβについて
図２５は、本実施形態に係る感度係数α及びβとワード線アドレス（あるいはページアドレス）との対応関係を示すグラフである。図２５のページアドレスの割り当ては第１実施形態で説明した図８の場合であり、ワード線アドレス（あるいはページアドレス）が増加するに従い、選択されるワード線ＷＬのレイヤは上層→中層→下層→中層→上層の順に変化する。
本実施形態では図２５に示すように、下層のワード線ほど感度係数α及びβを高くし、上層のワード線ほど感度係数α及びβを低くするものである。
３．２ 本実施形態に係る効果
本実施形態に係る感度係数であると、より高精度なプログラムベリファイが可能となり、閾値電圧の分布幅をより狭くすることができる。本効果につき以下説明する。
図２６は、ＮＡＮＤストリング１１４の断面構造の概略図である。図２６では、ワード線ＷＬの積層数が（ｍ＋１）であり、ワード線本数が（２ｍ＋１）本の例を示している。本構成は、次のような方法により製造される。すなわち、まずバックゲート線ＢＧが形成される。そして、層間絶縁膜とワード線層とが交互に（ｍ＋１）層ずつ形成され、次に、（ｍ＋１）層の層間絶縁膜とワード線層を貫通するようにしてメモリホールＭＨが形成される。その後、メモリホールＭＨ内に多結晶シリコン層が埋め込まれる。
三次元積層型ＮＡＮＤ型フラッシュメモリでは、このワード線のレイヤ数を増やすことで、メモリセルの集積度を向上できる。しかしながら、レイヤ数が増えるほど、メモリホールＭＨはテーパ状の形状となり、メモリホールＭＨの直径ｄＭＨは、下層ほど小さく、上層ほど大きくなる。その結果、メモリセルが受けるディスターブは、レイヤ間で異なることになる。より具体的には、下層ほどディスターブが大きく、上層ほどディスターブが小さい。このディスターブの差異によって、閾値の変動量もレイヤ毎に異なる。この様子を、図２７を用いて説明する。
図２７は、メモリセルの閾値分布を示すグラフであり、最上層のワード線、中間層のワード線、及び最下層のワード線に接続されたメモリセルの、書き込み直後から書き込み完了時までの閾値の変化を示している。図２７では、閾値変化とレイヤとの関係を示すため、受けるプログラムディスターブ回数はいずれも同じ場合を示す。
図示するように、最上層に位置するメモリセルトランジスタでは、プログラムディスターブが小さいので、閾値の変動も最少となる。これに対して最下層のメモリセルトランジスタでは、大きなプログラムディスターブの影響により、閾値の変動も最大となる。
本実施形態ではこの点に着目し、ディスターブの大きい下層ほど、感度係数α及びβの値を大きくする。感度係数α及びβを大きくすることで、書き込み直後の閾値分布と、ブロック全体での書き込み完了時の閾値分布との差を大きくでき、図２７に示すような大きな閾値変動を相殺できる。
３．３ 本実施形態の変形例
なお、感度係数α及びβの設定には種々の方法を選択出来る。例えば上記実施形態では図２５で説明したように、感度係数α及びβの両方にレイヤ依存性を持たせたが、少なくともいずれか一方にのみ持たせる場合であっても良い。
また上記実施形態では、複数のワード線を１つのゾーンとして管理し、このゾーン単位でα及びβを管理する。この様子を図２８に示す。図示するように、ワード線ＷＬは４層毎にまとめて管理される。すなわち、最上層から４層目までのレイヤに形成されたワード線ＷＬ０〜ＷＬ３及びＷＬ（２ｍ−２）〜ＷＬ（２ｍ＋１）はゾーンＺＮ１として取り扱われる。また５層目から８層目までのレイヤに形成されたワード線ＷＬ４〜ＷＬ７及びＷＬ（２ｍ−６）〜ＷＬ（２ｍ−３）はゾーンＺＮ２として取り扱われる。以下同様であり、最も下層に位置する４つのレイヤに形成されたワード線ＷＬ（ｍ−３）〜ＷＬｍ及びＷＬ（ｍ＋１）〜ＷＬ（ｍ＋４）はゾーンＺＮ（（ｍ＋１）／４）として取り扱われる。そして、各ゾーンＺＮに対して、それぞれ感度係数α及びβが設定される。
もちろん、感度係数α及びβはゾーン単位では無く、ワード線１本単位で設定されても良い。この様子を図２９に示す。図２９は、ワード線アドレス（あるいはページアドレス）に対する感度係数α及びβの変化を示すグラフである。図２９では、単純に最下層のレイヤにおいて、メモリホール径ｄＭＨが最小となり、上層のレイヤほどメモリホール径ｄＭＨが大きくなる場合について示している。しかし、メモリホール径ｄＭＨとレイヤとの関係はそのような単純なものでは無く、更に複雑な場合もあり得る。
例えば、最下層から第Ｎ層目までは順番に直径ｄＨＭが増大し、第（Ｎ＋１）層目では直径ｄＭＨが狭くなり、そこから再び直径ｄＭＨが増大するような場合であっても良い。このような場合には、感度係数α及びβも、レイヤの深さに応じて制御するのでは無く、直径ｄＭＨそのものに応じて制御される。すなわち、メモリホールＭＨの直径ｄＭＨとレイヤとの関係は特に限定されるものでは無い。そして上記実施形態は、直径ｄＭＨに依存するディスターブの大小に応じて、ワード線電圧を変化させるものであれば良い。従って、ページアドレスに対する感度係数α及びβの関係は、例えば図３０に示すようなグラフで表される場合であっても良い。
更に、メモリセルトランジスタＭＴが２ビット以上のデータを保持可能なＭＬＣ（multi-level cell）の場合、書き込みレベルのそれぞれに対して感度係数α及びβを設定しても良い。
例えば、メモリセルトランジスタＭＴが２ビットデータを保持可能な場合、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのそれぞれに対してベリファイ動作が実行される。そして一般的に、“Ａ”レベル（最も閾値の低い書き込みレベル）のメモリセルトランジスタＭＴが最もプログラムディスターブの影響を受けやすく、“Ｃ”レベル（最も閾値の高い書き込みレベル）のメモリセルトランジスタＭＴが最もプログラムディスターブの影響を受け難い。
従って、図３１のグラフに示すように、感度係数α及びβを書き込みレベル毎に用意しても良い。そして、閾値の高い書き込みレベルのベリファイ時には、より大きな値の感度係数α及びβが使用される。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態において、ページアドレス及び書き込み順序に応じてベリファイ電圧を変えるのでは無く、センス期間を変えるものである。以下では、２つのタイプのセンスアンプについて説明し、また上記第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ センスアンプの第１の例について
まず、センスアンプ１１３の第１の構成例について説明する。第１の構成例は、ビット線ＢＬに流れる電流をセンスするタイプのセンスアンプである。センスアンプ１１３は、例えばビット線ＢＬに対応付けて設けられた複数のセンス回路を備えている。センス回路は、半導体基板上に形成され、例えば上記説明したメモリセルアレイ１１１直下に設けられる。図３２は、センス回路の回路図である。
図示するようにセンス回路５０は、センスアンプ部５１及びラッチ回路５２を備えている。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。
センスアンプ部５１は、ビット線ＢＬに読み出されたデータをセンス・増幅し、またラッチ回路５２の保持するデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部５１は、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路５２は、データを一時的に保持する。ラッチ回路５２は、データの書き込み時には、コントローラ２００から受信した書き込みデータを保持する。データの読み出し時には、センスアンプ部５１でセンス・増幅されたデータを保持し、コントローラ２００へ送信する。
センスアンプ部５１は、ｎチャネルＭＯＳトランジスタ６０〜６８、ｐチャネルＭＯＳトランジスタ６９、及び容量素子７０を備えている。
トランジスタ６０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ６１は、電流経路の一端がトランジスタ６０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ６１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである
トランジスタ６９は、ビット線ＢＬ及び容量素子７０を充電するためのものであり、ゲートにノードＩＮＶ＿Ｓが接続され、ドレインがノードＳＳＲＣに接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ６２はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ６４は容量素子７０を充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＥＮに接続される。トランジスタ６３は、データセンスの際にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＳＥＮに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ６８は、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶ＿Ｓに接続され、ドレインがビット線ＢＬに接続され、ソースがノードＳＲＣＧＮＤに接続される。
容量素子７０は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極には信号ＣＬＫが与えられる。
トランジスタ６５は、ゲートに信号ＢＬＱが与えられ、ソースがノードＳＥＮに接続され、ドレインがノードＬＢＵＳに接続される。ノードＬＢＵＳは、センスアンプ部５１とデータラッチ５２とを接続するための信号経路である。トランジスタ６６は、読み出しデータをデータラッチ５２に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＬＢＵＳに接続される。
トランジスタ６７は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ドレインがトランジスタ６６のソースに接続され、ソースが接地される。
ノードＩＮＶ＿Ｓは、ラッチ回路５２内のノードであり、ラッチ回路５２の保持データに応じたレベルを取り得る。例えば、データの読み出し時に選択メモリセルがオン状態となり、ノードＳＥＮが十分に低下すれば、ノードＩＮＶ＿Ｓは“Ｈ”レベルとなる。他方、選択メモリセルがオフ状態であり、ノードＳＥＮが一定電位を保持していれば、ノードＩＮＶ＿Ｓは“Ｌ”レベルとなる。
以上の構成において、各種の制御信号は、例えばシーケンサ１２１によって与えられる。センス回路５０の動作については、以下の４．２の章で詳細に説明する。
４．２ データの書き込み動作について
次に、第１の構成例に係るセンスアンプ１１３を用いたデータの書き込み方法について、図３３を用いて説明する。図３３は、本実施形態に係るデータ書き込み方法を示すフローチャートである。図示するように、本実施形態が第１実施形態で説明した図６の方法と異なる点は、ベリファイ電圧Ｖpvfyの代わりにセンス期間Ｔpvfyを変更する点である。すなわち、データのプログラムの後（ステップＳ１１）、例えばシーケンサ１２１は、ページアドレス及び書き込み順序に応じてセンス期間Ｔpvfyを設定する（ステップＳ２０）。そしてセンス回路５０は、設定されたセンス期間Ｔpvfyだけビット線電流をセンスすることにより、プログラムベリファイ動作を実行する（ステップＳ２１）。
選択ページにおける全ビットがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、当該ページに対する書き込み動作は終了する。他方で、いずれかのビットがベリファイにミスすれば（ステップＳ１４、ＮＯ）、例えばシーケンサ１２１は、ステップＳ１１に戻り、再度プログラムを実行する。この際、例えばシーケンサ１２１は、ページアドレス及び書き込み順序に応じてセンス期間Ｔpvfyをシフトさせる。すなわち、センス期間Ｔpvfyを、（Ｔpvfy＋ΔＴx）に更新する。
ステップＳ１４において全ビットがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、シーケンサ１２１は次のページのプログラムを実行する（ステップＳ１５、ＹＥＳ）。そして全ページのプログラムが終了すれば（ステップＳ１５、ＹＥＳ）、書き込み動作は完了する。
図３４は、プログラムベリファイ動作時における各配線の電圧変化を示すタイミングチャートである。図示するように、ロウデコーダ１１２によって、選択ワード線、非選択ワード線、及びセレクトゲート線ＳＧＤ、ＳＧＳに所定の電位が印加される（時刻ｔ０）。すなわちロウデコーダ１１２は、選択ワード線にはベリファイ電圧Ｖpvfyを印加し、非選択ワード線には電圧ＶＲＥＡＤを印加する。更にロウデコーダ１１２は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧を印加する。すなわちロウデコーダ１１２は、選択ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、電圧ＶＳＧを印加して、選択トランジスタＳＴ１及びＳＴ２をオンさせる。他方でロウデコーダ１１２は、非選択ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、例えば０Ｖや負電圧ＶＢＢを印加して、選択トランジスタＳＴ１及びＳＴ２をオフさせる。
次に、シーケンサ１２１は信号ＢＬＳを“Ｈ”レベルとして、センス回路５０を、対応するビット線ＢＬに接続する。またノードＩＮＶ＿Ｓはリセットされ、“Ｌ”レベルとされる。
そしてセンス回路５０は、ビット線ＢＬをプリチャージする。すなわちシーケンサ１２１は、信号ＢＬＸ及びＢＬＣを“Ｈ”レベルとする（時刻ｔ１）。これにより、トランジスタ６０〜６２、６９の電流経路を介して、ビット線ＢＬが電圧ＶＤＤによりプリチャージされる。また電圧Ｖclampはビット線電圧を決定する電圧であり、ビット線電圧は、電圧Ｖclampによりクランプされた電圧Ｖblとなる。
次に、センス回路５０はノードＳＥＮを充電する。すなわち、シーケンサ１２１は信号ＨＬＬを“Ｈ”レベルとする（時刻ｔ２）。“Ｈ”レベルの信号ＨＬＬの電位は電圧ＶＨであり、これはトランジスタ６４に対して電圧ＶＤＤを転送可能とさせる電圧である。これによりトランジスタ６４がオン状態とされ、ノードＳＥＮが電圧ＶＤＤに充電される。ノードＳＥＮの充電は、時刻ｔ３まで行われる。ノードＳＥＮの電位がＶＤＤとなることで、トランジスタ６７はオン状態となる。
次に、センス回路５０はビット線ＢＬをセンスする。すなわち、シーケンサ１２１は信号ＸＸＬを“Ｈ”レベルとする（時刻ｔ４）。これによりトランジスタ６３がオン状態となり、ノードＳＥＮはビット線ＢＬに電気的に接続される。すると、選択メモリセルがオン状態であれば、ノードＳＥＮからソース線ＳＬに電流が流れ、ノードＳＥＮの電位は低下する。他方、選択メモリセルがオフ状態であれば、ノードＳＥＮからソース線ＳＬに電流は流れず、ノードＳＥＮの電位はほぼＶＤＤを維持する。シーケンサ１２１は、先に述べた期間Ｔpvfyの間だけ、信号ＸＸＬを“Ｈ”レベルとする（アサートする）。
最後にセンス回路５０は、データをストローブする。すなわちシーケンサ１２１は、信号ＳＴＢを“Ｈ”レベルとする（時刻ｔ６）。これにより、トランジスタ６６がオン状態となる。トランジスタ６７がオン状態であれば（つまりＳＥＮ＝“Ｈ”）、ノードＬＢＵＳは略ＶＳＳまで放電され、ノードＩＮＶ＿Ｓには“Ｌ”レベルが格納される。トランジスタ６７がオフ状態であれば（つまりＳＥＮ＝“Ｌ”）、ノードＬＢＵＳの電位はＶＤＤを維持し、ノードＩＮＶ＿Ｓには“Ｈ”レベルが格納される。
４．３ オフセットテーブルについて
本実施形態におけるセンス期間Ｔpvfyは、第１乃至第３実施形態で説明したオフセットテーブルに格納される。図３５乃至図３９はそれぞれ、第１及び第２実施形態で説明した第１乃至第５書き込み方式において使用されるオフセットテーブルの概念図である。
図中においてΔｔ１は、ストリングユニットＳＵが非選択状態において、プログラム電圧ＶＰＧＭによって受けるプログラムディスターブに起因する閾値のシフト量に対応する。またΔｔ２は、選択状態または非選択状態において、プログラム電圧ＶＰＧＭによって受けるプログラムディスターブに起因する閾値のシフト量に対応する。
図示するように本実施形態に係るオフセットテーブルは、イニシャルのセンス期間Ｔinitに対するオフセット量を保持する。例えば第１書き込み方式では、図３５に示すように、ストリングユニットＳＵ０のワード線ＷＬ０（ＰＧ１）が選択される際には、センス期間はイニシャルの値Ｔinitとされる。ストリングユニットＳＵ１のワード線ＷＬ０（ＰＧ２）が選択される際には、センス期間はイニシャルの値に対してα・Δｔ１だけ長くされ、（Ｔinit＋α・Δｔ１）とされる。またストリングユニットＳＵ１のワード線ＷＬ１（ＰＧ６）が選択される際には、センス期間は（Ｔinit＋α・Δｔ１＋β・５・Δｔ２）とされる。そして最後にストリングユニットＳＵ３のワード線ＷＬ７（ＰＧ３２）が選択される際には、センス期間は最も長い（Ｔinit＋α・３・Δｔ１＋β・３１・Δｔ２）とされる。
各書き込み方式におけるオフセット量は、図９、図１４、図１７、図２０、及び図２３においてΔＶ１及びΔＶ２をそれぞれΔｔ１及びΔｔ２に書き換えたものに相当する。従って、各書き込み方式におけるセンス期間Ｔpvfyの変化は、図１０、図１５、図１８、図２１、及び図２４において、ΔＶ１及びΔＶ２を同じくΔｔ１及びΔｔ２と読み替え、ＶinitをＴinitに読み替え、そして縦軸をセンス期間Ｔpvfyと読み替えたものに相当する。
４．４ センスアンプの第２の例について
次に、センスアンプ１１３の第２の構成例について説明する。第２の構成例は、ビット線ＢＬの電圧をセンスするタイプのセンスアンプである。
電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し（シールドする）、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
この隣接するビット線をシールドする手法（以下、「ビット線シールド法」という。）においては、図４０に示すとおり、センスアンプ１１３は複数のセンス回路（S/A&latch）を有し、１つのセンス回路（S/A&latch）が２本のビット線によって共有されている。つまり、隣接するビット線を偶数（EVEN）と奇数（ODD）とに分類し、隣接する偶数と奇数のビット線が１つのセンス回路を共有している構成を採用している。
このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合には、偶数ビット線用トランスファゲート（ＢＬＳｅ）をオンし、偶数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（ＢＩＡＳｏ）をオンすることにより、奇数ビット線をＢＬＣＲＬに接続し、所定の電位にする。この状態で、センスアンプ（S/A）が偶数ビット線をプリチャージすると、奇数ビット線の電位は所定の電位に保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位は、信号ＢＬＣというゲート電圧によって決まり、例えば０．７Ｖである。
一方、奇数ビット線のデータを読み出す場合には、奇数ビット線用トランスファゲート（ＢＬＳｏ）をオンし、奇数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（ＢＩＡＳｅ）をオンすることにより、偶数ビット線をＢＬＣＲＬに接続する。この状態で、センスアンプ（S/A）が奇数ビット線をプリチャージすると、偶数ビット線の電位は一定に保持されたままであるので、奇数ビット線が偶数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位も、偶数ビット線をプリチャージする際と同様に、信号ＢＬＣによってクランプされる電圧である。
このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
図４１は、図４０に示す一組のビット線対ＢＬｅ及びＢＬｏ（例えばＢＬ０とＢＬ１）に対応するセンス回路（S/A&latch）の回路図である。
図示するようにセンス回路は、プライマリ・データ・キャッシュ（Primary Data Cache：ＰＤＣ）４３０、セカンダリ・データ・キャッシュ（Secondary Data Cache：ＳＤＣ）４３１、３つのダイナミック・データ・キャッシュ（Dynamic Data Cache：ＤＤＣ）４３３（４３３−１〜４３３−３）、及びテンポラリ・データ・キャッシュ（Temporary Data Cache：ＴＤＣ）４３４を有している。なお、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４は、必要に応じて設けるようにすればよい。また、ダイナミック・データ・キャッシュ４３３は、プログラム時において、ビット線にＶＤＤ（高電位）とＶＳＳ（低電位）の中間電位（ＶＱＰＷ）を書き込むためのデータを保持するキャッシュとしても用いることができる。
プライマリ・データ・キャッシュ４３０は、クロックド・インバータＣＬＩ１及びＣＬＩ２並びにｎチャネル型トランジスタＮＭＯＳ５を有している。セカンダリ・データ・キャッシュ４３１は、クロックド・インバータＣＬＩ３及びＣＬＩ４並びにｎチャネル型トランジスタＮＭＯＳ６及びＮＭＯＳ７を有している。ダイナミック・データ・キャッシュ４３３は、ｎチャネル型トランジスタＮＭＯＳ４及びＮＭＯＳ９を有している。また、テンポラリ・データ・キャッシュ４３４は、容量Ｃ１を有している。なお、プライマリ・データ・キャッシュ４３０、セカンダリ・データ・キャッシュ４３１、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４の回路構成は、図４１に示すものに限定されるわけではなく、他の回路構成を採用することもできる。
また、図４１の例ではデータ・キャッシュにおいてデータの入出力を制御するトランジスタとしてｎチャネルＭＯＳトランジスタを用いているが、ｐチャネルＭＯＳトランジスタを用いても良い。
そしてセンスアンプは、ｎチャネルＭＯＳトランジスタＨＮ２ｅ及びＨＮ２ｏによって、対応する偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏにそれぞれ接続される。トランジスタＨＮ２ｅ及びＨＮ２ｏのゲートには、それぞれ信号ＢＬＳｅ及びＢＬＳｏが入力される。また偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏには、ｎチャネルＭＯＳトランジスタＨＮ１ｅ及びＨＮ１ｏのソースが接続される。トランジスタＨＮ１ｅ及びＨＮ１ｏは、それぞれゲートに信号ＢＩＡＳｅ及びＢＩＡＳｏが入力され、ドレインに信号ＢＬＣＲＬが入力される。
４．５ プログラムベリファイ動作について
図４２は、第２構成例に係るセンスアンプの、プログラムベリファイ時における各種信号のタイミングチャートを示す。このベリファイ動作は、図３３で説明したステップＳ２１の処理に対応する。また各信号は、例えば図２で説明したシーケンサ１４１によって与えられる。
図示するように時刻ｔ０において、まず選択ブロックの選択ストリングユニットのセレクトゲート線（ＳＧＤ）が“High”レベルとされる。また、センスアンプでは、プリチャージ電源電位ＶＰＲＥがＶＤＤとされる。非選択セレクトゲート線ＳＧＤには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。
引き続き時刻ｔ１において、コア部ではワード線ＷＬのセットアップが行われる。すなわち、ロウデコーダ１１２は選択ワード線にベリファイ電圧Ｖpvfyを印加し、非選択ワード線に電圧ＶＲＥＡＤを印加する。
またセンスアンプは、読み出し対象のビット線（図４２の例では偶数ビット線ＢＬｅ）を、予めプリチャージする。具体的には、信号ＢＬＰＲＥを“High”レベルとしてトランジスタＮＭＯＳ１１をオンすることによって、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４を電圧ＶＤＤでプリチャージする。
次に時刻ｔ２〜ｔ３において、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定が行われる。図４２の例では偶数ビット線ＢＬｅが選択されるため、偶数ビット線選択信号ＢＬＳｅが“High”レベルとされ、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝Ｖss）に固定するため、信号ＢＩＡＳｏが“High”とされる。
また、信号ＢＬＣには、ビット線プリチャージ用のクランプ電圧Ｖclampが印加され、これにより偶数ビット線ＢＬｅは例えば０．７Ｖにプリチャージされる。
以上により、コア部では、偶数ビット線ＢＬｅが０．７Ｖに充電され、奇数ビット線ＢＬｏがＶssに固定される。
次に時刻ｔ４において、信号ＢＬＣが０Ｖとされて、ビット線ＢＬｅが電気的にフローティングの状態とされる。
次に時刻ｔ５において、選択されたストリングユニットのソース側の選択ゲート線ＳＧＳにＶsgが印加される。その他の非選択セレクトゲート線ＳＧＳには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。これにより、ベリファイレベルよりメモリセルのしきい値が高ければビット線の放電はなく、低ければ読み出し電流が流れてビット線が放電される。
次に時刻ｔ９〜ｔ１０において、信号ＶＰＲＥがＶＤＤになっている状態で、信号ＢＬＰＲＥがＶsgとされることで、テンポラリ・データ・キャッシュＴＤＣがＶＤＤにプリチャージされる。
引き続き時刻ｔ１１〜ｔ１２において、信号ＢＬＣにセンス用電圧Ｖsenが印加される。この時、選択ビット線ＢＬｅの電位がＶsen−Ｖthより高ければ、トランジスタＮＭＯＳ１０（信号ＢＬＣが与えられるトランジスタ）はカットオフのままであり、ノードＴＤＣにはＶＤＤが保持される。Ｖthは、メモリセルトランジスタの閾値電圧である。一方、選択ビット線ＢＬｅの電位がＶsen−Ｖthより低ければ、トランジスタＮＭＯＳ１０はオンするため、ノードＴＤＣは放電されてほぼビット線ＢＬｅの電位(例えば０．４Ｖ)と等しくなる。
次に時刻ｔ１３〜ｔ１４において、センスされたデータがセカンダリ・データ・キャッシュＳＤＣに取り込まれる。具体的には、一旦、信号ＳＥＮ２及びＬＡＴ２がオフ状態とされ、信号ＥＱ２がＶＤＤとされることでノードＳＥＮ１とノードＮ２とが同電位とされる。この後、信号ＢＬＣ２＝ＶＤＤ＋Ｖthとされ、ＴＤＣのデータがＳＤＣに転送される。この結果、元々ノードＴＤＣが“High”の場合、ＳＤＣのデータは“１”となる。また、ノードＴＤＣが“Low（例えば０．４Ｖ）の場合、ＳＤＣのデータは”０“となる。
以上のようにして、偶数ビット線ＢＬｅからデータが読み出される。その後、時刻ｔ１４〜ｔ１５においてリカバリ動作が行われ、各ノード及び信号がリセットされる。
奇数ビット線ＢＬｏの読み出しも同様にして行われる。この場合には、図４２の例とは逆に、信号ＢＬＳｏが“High”とされ信号ＢＬＳｅが“Low”とされる。また、信号ＢＩＡＳｅが“High”とされ、信号ＢＩＡＳｏが“Low”とされる。
このように、センスアンプ１１３には電圧センス方式のセンスアンプを備えた半導体記憶装置に適用することも出来る。そしてこの場合、センス期間Ｔpvfyは、信号ＢＬＣに電圧Ｖsenが印加されている期間となる。この期間が、図３５乃至図３９に示した書き込み方式に応じたオフセットテーブルによって、例えばシーケンサ１２１によって設定される。
４．６ 本実施形態に係る効果
本実施形態に係る構成であっても、上記第１乃至第３実施形態と同様の効果が得られる。
すなわち、上記第１乃至第３実施形態では、ページアドレス及び書き込み順序に応じてベリファイ電圧を変化させることで、図１２で説明したように、全ページへの書き込み終了後における閾値電圧を、所望の範囲内の値とする。
これに対して本実施形態では、センス期間Ｔpvfyをページアドレス及び書き込み順序に応じて変化させることで、同様の効果を得る。この点につき、図４３を用いて説明する。図４３は、センスアンプの上記第１の構成例（電流センス型のセンスアンプ）におけるベリファイ時のノードＳＥＮの電位及び信号ＸＸＬの電位変化を示すタイミングチャートである。
一例として、ベリファイ時において、ノードＳＥＮをプリチャージしてからディスチャージするまでの電位変化が図４３に示すようであったと仮定する。
このとき、センスアンプでは、信号ＸＸＬが“High”レベルとされることで、ノードＳＥＮが放電され、データがセンスされる。本実施形態では、この信号ＸＸＬがアサートされる期間Ｔpvfyが、ページアドレス及び書き込み順序によって変化される。例えば先頭ページＰＧ１については、期間Ｔpvfyが最短とされ、最終ページＰＧ３２については最長とされる。
すると、図４３に示した例であると、先頭ページＰＧ１では、期間Ｔpvfyが短いために、信号ＸＸＬが“Low”レベルとされる時刻ｔ２では、ノードＳＥＮは、データ判定閾値Ｖsen_thよりも高い。従って、ページＰＧ１はベリファイにパスする。よって、ページＰＧ１に対する更なるプログラム動作は実行されない。
他方で最終ページＰＧ３２では、期間Ｔpvfyが長いために、信号ＸＸＬが“Low”レベルとされる時刻ｔ３では、ノードＳＥＮは、データ判定閾値Ｖsen_thよりも低い。従って、ページＰＧ３２はベリファイにミスする。よって、ページＰＧ３２に対しては、更にプログラム動作が実行される。
以上のように、ディスターブの影響によって閾値電圧が変動しやすいページでは、センス期間Ｔpvfyが短くされることで、ノードＳＥＮの電位はより高いレベルで、閾値Ｖsen_thと比較される。他方で、閾値電圧が変動し難いページでは、センス期間Ｔpvfyが長くされることで、ノードＳＥＮの電位は、十分に低下したレベルで、閾値Ｖsen_thと比較される。これにより、第１実施形態で説明した図１２と同様の書き込み動作が可能となる。
以上のことは、電圧センス型の第２の構成例に係るセンスアンプについても同様である。すなわち第２の構成例であると、ページアドレス及び書き込み順序によりノードＴＤＣの放電期間が変化される結果、同様の効果が得られる。
もちろん、本実施形態に対しても第２、第３実施形態を適用することが出来る。すなわち、第２乃至第５書き込み方式を適用することが出来るし、第３実施形態で説明したように感度係数α及びβを設定することも出来る。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第４実施形態において、メモリセルアレイ１１１の構成を変形したものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ メモリセルアレイの構成について
図４４は、本実施形態に係るメモリセルアレイ１１１の、ビット線方向に沿った断面図であり、第１実施形態で説明した図４に対応する。
図示するように半導体層２６は、図４で説明したようなＵ字型の形状ではなく、１本の柱状の形状であっても良い。この場合、図４４に示すように、半導体基板の上方にソース線層３１が形成され、このソース線層３１上に複数の柱状の半導体層３０及び２６が形成される。そして、半導体層３０及び２６の周囲に、下から順に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１が形成され、更にビット線層３３が形成される。本構成の場合には、バックゲートトランジスタＢＴは不要である。
図４５は、本実施形態に係るあるブロックＢＬＫのビット線方向に沿った等価回路図であり、図中において丸印で示した数字が、書き込みの順番を示している。図４５では、上記第１実施形態で説明した第１書き込み方式を適用した場合について示している。
図示するように、データの書き込みは最下層のワード線ＷＬ０からスタートし、最上層のワード線ＷＬ７で完了する。すなわち、まず最下層のワード線ＷＬ０が選択され、このワード線ＷＬ０が選択された状態で、ストリングユニットＳＵ０〜ＳＵ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）が順次選択される。その後、ワード線ＷＬ０の上層に位置するワード線ＷＬ１が選択され、同様にして当該ワード線ＷＬ１が選択された状態で、ストリングユニットＳＵ０〜ＳＵ３が順次選択される。以下、同様にして最上層のワード線ＷＬ７まで選択される。
従って、図４５に示すブロックＢＬＫにおいては、ストリングユニットＳＵ０のワード線ＷＬ０に先頭ページアドレスＰＧ１が割り当てられ、次にストリングユニットＳＵ１のワード線ＷＬ０に２番目のページアドレスＰＧ２が割り当てられ、最後にストリングユニットＳＵ３のワード線ＷＬ７に最終ページアドレスＰＧ３２が割り当てられる。このページアドレスの割り当ては、第１書き込み方式と同様である。
５．２ ベリファイ電圧について
本実施形態に係るオフセットテーブルは、第１実施形態で説明した図９と同様であり、ページアドレスとベリファイ電圧との関係も図１０と同様である。
但し、感度係数α及びβにレイヤ依存性を持たせた場合、第３実施形態で説明した図２５の関係は、本実施形態では図４６のようになる。すなわち、ページアドレスと共に感度係数α及びβも減少する。これは、ページアドレスが大きくなるほど、選択されるワード線が上層レイヤに位置するからである。言い換えれば、ページアドレスが大きくなるほどメモリホールの径が大きくなり、ディスターブの影響が小さいからである。
５．３ 本実施形態に係る効果
上記のように、第１乃至第４実施形態は、図４４に示す構造を有するＮＡＮＤ型フラッシュメモリにも適用出来る。
なお、上記実施形態は第１書き込み方式が適用される場合を例に説明したが、もちろん第２乃至第５書き込み方式が適用されても良い。第２乃至第５書き込み方式を適用した際のオフセットテーブル及びベリファイ電圧は、図１４及び図１５、図１７及び図１８、図２０及び図２１、並びに図２３及び図２４の通りである。
５．４ 本実施形態の変形例
５．４．１ 第１変形例
図４７及び図４８は本実施形態の第１変形例に係るメモリセルアレイの構成を示しており、図４７は図４４に対応する断面図であり、図４８は図４５に対応する回路図である。
図示するように、ＮＡＮＤストリング１１４は、例えばｐ型ウェル領域５０上に形成されても良い。ウェル領域５０上にピラー３０ａが形成される。またウェル領域５０内にはｎ＋型不純物拡散層５１及びｐ＋型不純物拡散層５２が形成される。そして拡散層５１上にコンタクトプラグ５３が形成され、コンタクトプラグ５３に接続されるようにして、ソース線ＳＬとして機能する金属配線層５５が形成される。また拡散層５２上にコンタクトプラグ５４が形成され、コンタクトプラグ５４に接続されるようにして、ウェル線ＣＰＷＥＬＬとして機能する金属配線層５６が形成される。ウェル線ＣＰＷＥＬＬは、ウェル領域５０に電位を与えるための配線である。金属配線層５５及び５６は、ビット線ＢＬとして機能する金属配線層３３と、例えば同一のレイヤで形成される。
またブロックＢＬＫ内において、セレクトゲート線ＳＧＳは共通に接続される。選択トランジスタＳＴ２のゲート絶縁膜２９ａは、ピラー３０ａの側面だけでなく、ウェル領域５０上にも形成され、ストリングユニットＳＵ間で共通に接続されている。更に選択トランジスタＳＴ２のゲート電極２７ａは、隣接するピラー３０ａ間の領域を埋め込み、拡散層５１近傍まで形成される。
本構成によれば、選択トランジスタＳＴ２が４端子デバイス（ゲート、ソース、ドレイン、基板）として機能する。そして、ウェル線ＣＰＷＥＬＬによってウェル領域５０及びピラー２６に電圧を与えることが出来る。従って、ウェル線ＣＰＷＥＬＬに正電圧を与え、ワード線ＷＬに０Ｖまたは負電圧を与えることで、ＦＮトンネリングによるデータ消去が可能となる。
またデータの読み出し時には、選択トランジスタＳＴ２のチャネルはピラー３０ａ側面だけでなく、ゲート絶縁膜２９ａに沿ってウェル領域５０の表面にも形成される。これにより、各ＮＡＮＤストリング１１４の電流経路は、拡散層５１及びコンタクトプラグ５３を介してソース線ＳＬに電気的に接続される。従って、ウェル領域５０とゲート電極２７ａとの間のゲート絶縁膜２９ａの膜厚は、ピラー３０ａとゲート電極２７ａとの間のゲート絶縁膜２９ａの膜厚と同程度とされる。
なお、コンタクトプラグ５３及び５４は、ブロックＢＬＫの境界部分に形成されても良いし、ブロックＢＬＫ内のある特定の領域に形成されても良い。
５．４．２ 第２変形例
次に、第２変形例について図４９を用いて説明する。図４９は、図４７の例において、メモリホールを２ステップに分けて形成した場合のメモリセルアレイの断面構造を示しており、メモリホールに生じるテーパ形状を強調して図示している。
第３実施形態で説明したように、三次元積層型ＮＡＮＤ型フラッシュメモリでは、ワード線層数を増やすほど集積度を向上出来るが、他方でメモリホールＭＨの深さも深くなる。そして深さが深くなるほど、メモリホールＭＨの底部と上部における直径の相違も大きくなる。その結果、メモリホールＭＨを底部まで確実に開口するには、メモリホールＭＨの上部における直径が大きくなり、隣接するメモリホールＭＨがショートしやすくなる。他方で、メモリホールＭＨの上部における直径を小さくすると、メモリホールを完全に開口することが出来ず、メモリホールのオープン不良の原因となる。
そこで、複数のステップに分けてメモリホールＭＨを開口しても良い。図４９は、２ステップに分けて開口した場合を示している。図４９では、セレクトゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ３を形成した段階で、まず第１のメモリホールＭＨを形成する。そして、第１のメモリホールＭＨ内にゲート絶縁膜や電荷蓄積層等を形成し、更に多結晶シリコン層により第１のメモリホールＭＨ内を埋め込む。
次に、ワード線ＷＬ４〜ＷＬ７及びセレクトゲート線ＳＧＤを順次形成した後、第２のメモリホールＭＨを形成する。第２のメモリホールＭＨは、その底部が第１のメモリホールの上面に達するように形成される。そして、メモリホールＭＨはテーパ形状を有する関係上、第２のメモリホールＭＨの底面の直径は、第１のメモリホールＭＨの上面の直径よりも小さくなる。従って図４９に示すように、ゲート絶縁膜、電荷蓄積層、及びブロック絶縁膜は、ワード線ＷＬ０〜ＷＬ３とＷＬ４〜ＷＬ７とで不連続となる。
上記構成における感度係数α及びβとワード線アドレス（あるいはページアドレス）との対応関係を図５０に示す。図示するように、ワード線ＷＬ０〜ＷＬ３については、メモリホール径が順次大きくなっていくため、感度係数α及びβも低下していく。しかし、ワード線ＷＬ３とＷＬ４との間で、メモリホール径が不連続となり、ワード線ＷＬ４のメモリホール径はワード線ＷＬ３のメモリホール径よりも大きくなる。従って、感度係数α及びβも増大される。このように感度係数α及びβは、メモリホール径に従って適宜設定出来る。
なお本例は、図４４に示す構造でも図４に示す構造でも同様に適用出来る。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、第５実施形態とは異なる構成のメモリセルアレイ１１１を有する半導体記憶装置に対して第１乃至第４実施形態を適用したものである。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。
６．１ メモリセルアレイの構成について
図５１は本実施形態に係るメモリセルアレイ１１１の回路図であり、いずれか１つのブロックＢＬＫの構成を示している。図示するように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図５１では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。すなわち、第１実施形態で説明した図４ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面の垂直方向に積層されていたのに対して、本実施形態ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面と平行方向に配列され、このＮＡＮＤストリングが垂直方向に積層されている。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続される。
奇数番目のストリンググループＧＲ１及びＧＲ３と、偶数番目のストリンググループＧＲ２及びＧＲ４とでは、選択トランジスタＳＴ１及びＳＴ２は、その位置関係が逆になるように配置される。すなわち図５１の例であると、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。これに対して、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ１に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ２に接続される。他方、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に接続される。
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続される。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択ゲートＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続される。カラム選択ゲートＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
以上説明した構成を有するメモリユニットＭＵが、図５１を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬは独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングが４層あればビット線ＢＬも４本設けられ、その他の数の場合も同様である。また、制御信号ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされていても良いし、あるいは独立して制御されても良い。
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」となる。
図５２及び図５３はブロックＢＬＫの斜視図及び平面図であり、図５４は図５３における５４−５４線に沿った断面図であり、図５５は図５３における５５−５５線に沿った断面図であり、図５６は図５３における５６−５６線に沿った断面図である。図５２、図５４、及び図５６では１つのメモリユニットＭＵを図示しており、図５３及び図５５は２つのメモリユニットＭＵ１及びＭＵ２を図示している。
図示するように、半導体基板４０上には絶縁膜４１が形成され、絶縁膜４１上にブロックＢＬＫが形成される。
絶縁膜４１上には、半導体基板４０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造４４（４４−１〜４４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造４４の各々は、第２方向に沿って設けられた絶縁膜４２（４２−１〜４２−４）と半導体層４３（４３−１〜４３−３）とを含む。そしてフィン型構造４４の各々では、絶縁膜４２−１〜４２−４と半導体層４３−１〜４３−３とが交互に積層されることで、半導体基板４０の表面に対して垂直方向に延びる４本の積層構造が形成されている。このフィン型構造４４の各々が、図５１で説明したストリンググループＧＲに相当する。そして、最下層の半導体層４３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層４３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層４３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
フィン型構造４４の上面及び側面には、ゲート絶縁膜４５、電荷蓄積層４６、ブロック絶縁膜４７、及び制御ゲート４８が順次形成されている（図５４参照）。電荷蓄積層４６は例えば絶縁膜により形成される。また制御ゲート４８は導電膜で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造４４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造４４毎に独立している。
フィン型構造４４は、その一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造４４−１及び４４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２及び４３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１及び４３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１及び４３−２とは絶縁されている。
他方で、偶数番目のフィン型構造４４−２及び４４−４の一端部は、フィン型構造４４−１及び４４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２及び４３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１及び４３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１及び４３−２とは絶縁されている。
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層４３−１〜４３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図５５参照）。
また、フィン型構造４４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層４３−１〜４３−３をソース線ＳＬに接続する。
上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタは、そのサイズが互いに異なる。より具体的には、図５４に示すように各フィン型構造４４において、半導体層４３の第３方向に沿った幅は、低いレイヤに位置するもの程大きく、高いレイヤに位置するもの程小さい。すなわち、半導体層４３−１の幅が最も広く、半導体層４３−３の幅が最も狭く、半導体層４３−２の幅はその中間である。つまり、製造ばらつきによって互いに特性の異なる複数のメモリセルトランジスタＭＴが１ページに含まれる。
６．２ 書き込み動作について
次に、本実施形態に係るデータの書き込み動作について、図５７を参照して説明する。図５７は、本実施形態に係る書き込み動作のフローチャートであり、第１実施形態で説明した図６に対応する。以下では一例として、図４１で説明したセンス回路を用いる場合について説明するが、図３２で説明したセンス回路を用いる場合でも同様である。
図示するように、第１実施形態と同様にまずステップＳ１０〜Ｓ１１の処理が実行される。引き続き、例えばシーケンサ１２１の命令に応答して、チャージポンプ１２２は、ベリファイ電圧Ｖpvfy及び電圧Ｖclamp_nを設定・発生する（ステップＳ３０）。電圧Ｖclamp_nは、信号ＢＬＣとして使用される。
そして、ロウデコーダ１１２がベリファイ電圧Ｖpvfyを選択ワード線ＷＬに印加し、シーケンサ１２１が信号ＢＬＣ（電圧Ｖclamp_n）をＮＭＯＳ１０に印加することにより、ベリファイ動作が実行される（ステップＳ３１）。なお電圧Ｖclamp_nのｎは１以上の自然数であり、対応するＮＡＮＤストリングＳＲの設けられるレイヤに対応する。すなわち本例の場合では、最下層に位置するＮＡＮＤストリングＳＲ１に対応するビット線ＢＬについての信号ＢＬＣＬＡＭＰには、電圧Ｖclamp_1が与えられる。最上層に位置するＮＡＮＤストリングＳＲ３に対応するビット線ＢＬについての信号ＢＬＣＬＡＭＰには、電圧Ｖclamp_3が与えられる。そして、中間層に位置するＮＡＮＤストリングＳＲ２に対応するビット線ＢＬについての信号ＢＬＣＬＡＭＰには、電圧Ｖclamp2が与えられる。
選択ページにおける全ビットがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、当該ページに対する書き込み動作は終了する。そうでなければ（ステップＳ１４、ＮＯ）、シーケンサ１２１はステップＳ１１に戻り、再度プログラムを実行する。この際、例えばシーケンサ１２１の命令に従ってチャージポンプ１２２は、ページアドレス及び書き込み順序に応じてベリファイ電圧Ｖpvfyをシフトさせる。更にシーケンサ１２１は、信号ＢＬＣの電位Ｖclamp_nを、ページアドレス及び書き込み順序に応じてシフトさせる（ステップＳ３２）。すなわち、クランプ電圧Vclamp_nを、（Ｖclamp_n＋ΔＶx2_n）に更新する。
図５８は、２つのメモリユニットＭＵ１及びＭＵ２を含むブロックＢＬＫの回路図であり、ベリファイ時における各種配線の電圧関係を示し、また図５９は、各種配線の電位変化を示すタイミングチャートであり、奇数ビット線ＢＬｏが選択される場合について示している。図５８では、説明の簡単化のため、２つのメモリユニットＭＵ１及びＭＵ２のみがブロックＢＬＫに含まれる場合を示し、また、制御信号線ＳＳＬ１及びＳＳＬ５が選択されることにより、メモリユニットＭＵ１におけるストリンググループＧＲ１−１とメモリユニットＭＵ２におけるストリンググループＧＲ１−２が選択された場合について示している。従って、ストリンググループＧＲ１−１及びＧＲ１−２において同一ワード線ＷＬに接続される６つのメモリセルトランジスタＭＴのうち、奇数ビット線ＢＬｏに接続される３つのメモリセルトランジスタＭＴによって１ページが形成され、また偶数ビット線ＢＬｅに接続される３つのメモリセルトランジスタＭＴによって１ページが形成される。なお、紙面の都合上、選択されたストリンググループＧＲ１−１及びＧＲ１−２のみを図示し、またカラム選択ゲートＣＳＧの図示を省略している。以下でする説明は、その他のストリンググループＧＲの組み合わせが選択された場合も同様である。
図示するように、ソース線ＳＬ１には、正電圧ＶＣＳＬが印加され、非選択ビット線ＢＬｅにも正電圧ＶＣＳＬが印加される。またロウデコーダ１１２は、制御信号線ＧＳＬ１及びＧＳＬ２にそれぞれ“Ｈ”レベルを与えることで、選択トランジスタＳＴ１及びＳＴ２をオン状態とさせる。更にロウデコーダ１１２は、選択ワード線ＷＬ４にベリファイ電圧Ｖpvfyを印加し、非選択ワード線ＷＬ１〜ＷＬ３に電圧ＶＲＥＡＤを印加する。
そしてシーケンサ１２１は、信号ＢＬＣの電圧を設定する。この際、シーケンサ１２１は、最下層に位置するＮＡＮＤストリングＳＲ１に接続されたビット線ＢＬ１に対応する信号ＢＬＣの電圧をＶclamp1（＝Ｖc_init−Ｖshift_bot_1）とする。また中間層に位置するＮＡＮＤストリングＳＲ２に接続されたビット線ＢＬ５に対応する信号ＢＬＣの電圧をＶclamp2（＝Ｖc_init−Ｖshift_mid_1）とする。更に、最上層に位置するＮＡＮＤストリングＳＲ３に接続されたビット線ＢＬ３に対応する信号ＢＬＣの電圧をＶclamp3（＝Ｖc_init−Ｖshift_top_1）とする。なお、Ｖshift_top_1＜Ｖshift_mid_1＜Ｖshift_bot_1なる関係がある。その結果、奇数ビット線ＢＬ１、ＢＬ５、及びＢＬ３は、それぞれ（Ｖclamp1−Ｖtblc）、（Ｖclamp2−Ｖtblc）、及び（Ｖclamp3−Ｖtblc）にプリチャージされる。但しＶtblcは、トランジスタＮＭＯＳ１０の閾値である。またＶc_initは、クランプ電圧のある基準値である。
その後、信号ＢＬＣの電圧が０Ｖとされる。これにより、選択ページにおけるメモリセルトランジスタＭＴがオン状態にあれば、ソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬの電位は（Ｖpvfy−Ｖth）となる。Ｖthは、メモリセルトランジスタＭＴの閾値である。
６．３ ページの選択順序とベリファイ電圧について
次に、本実施形態に係るページ選択順序とベリファイ電圧について説明する。
６．３．１ 第１の例
図６０は本実施形態に係るメモリユニットＭＵ１の平面図であり、ページ選択順序の第１の例を示している。図中の丸で囲った数字がページの選択順序を示している。
図示するように本例であると、まずワード線ＷＬ１が選択される。そして、ストリンググループＧＲ１−１〜ＧＲ４−１が順次選択される。引き続きワード線ＷＬ２が選択される。そして、ストリンググループＧＲ１−１〜ＧＲ４−１が選択される。以下、同様にして、ワード線ＷＬ４まで選択される。
この場合のオフセットテーブルは、第１実施形態で説明した図９において、ストリングユニットＳＵ０〜ＳＵ３を、それぞれストリンググループＧＲ１〜ＧＲ４に読み替え、更に各ワード線ＷＬにつき、各ビット線ＢＬに関する電圧シフト量Ｖshift_top、Ｖshift_mid、Ｖshift_botが記録されたものに等しい。
６．３．２ 第２の例
図６１は本実施形態に係るメモリユニットＭＵ１の平面図であり、ページ選択順序の第２の例を示している。
図示するように本例であると、まずワード線ＷＬ４が選択される。そして、ストリンググループＧＲ１−１〜ＧＲ４−１が順次選択される。引き続きワード線ＷＬ３が選択される。そして、ストリンググループＧＲ１−１〜ＧＲ４−１が選択される。以下、同様にして、ワード線ＷＬ１まで選択される。
この場合のオフセットテーブルは、図９において、ストリングユニットＳＵ０〜ＳＵ３をそれぞれストリンググループＧＲ１〜ＧＲ４に読み替えるとともに、ワード線ＷＬに選択順序を逆にし、更に各ワード線ＷＬにつき、各ビット線ＢＬに関する電圧シフト量Ｖshift_top、Ｖshift_mid、Ｖshift_botが記録されたものに等しい。
６．３．３ 第３の例
図６２は本実施形態に係るメモリユニットＭＵ１の平面図であり、ページ選択順序の第３の例を示している。
図示するように本例であると、いずれかのストリンググループＧＲが選択され、選択されたストリンググループＧＲにおいて、ワード線ＷＬ１〜ＷＬ４が順次選択される。すなわち、まずストリンググループＧＲ１−１が選択され、選択された状態でワード線ＷＬ１〜ＷＬ４が順次選択される。次にストリンググループＧＲ２−１が選択され、ワード線ＷＬ１〜ＷＬ４が順次選択される。以下、同様にしてストリンググループＧＲ４−１まで選択される。
この場合のオフセットテーブルは、図１４において、ストリングユニットＳＵ０〜ＳＵ３をそれぞれストリンググループＧＲ１〜ＧＲ４に読み替え、更に各ワード線ＷＬにつき、各ビット線ＢＬに関する電圧シフト量Ｖshift_top、Ｖshift_mid、Ｖshift_botが記録されたものに等しい。
６．３．４ 第４の例
図６３は本実施形態に係るメモリユニットＭＵ１の平面図であり、ページ選択順序の第４の例を示している。
本例は、上記第３の例においてワード線ＷＬの選択順序を反対にしたものである。すなわち、まずストリンググループＧＲ１−１が選択され、ストリンググループＧＲ１−１が選択された状態でワード線ＷＬ４〜ＷＬ１が順次選択される。次にストリンググループＧＲ２−１が選択され、ワード線ＷＬ４〜ＷＬ１が順次選択される。以下、同様にしてストリンググループＧＲ４−１まで選択される。
この場合のオフセットテーブルは、図１４において、ストリングユニットＳＵ０〜ＳＵ３をそれぞれストリンググループＧＲ１〜ＧＲ４に読み替えるとともに、ワード線ＷＬに選択順序を逆にし、更に各ワード線ＷＬにつき、各ビット線ＢＬに関する電圧シフト量Ｖshift_top、Ｖshift_mid、Ｖshift_botが記録されたものに等しい。
６．４ 本実施形態に係る効果
本実施形態によっても、プログラムディスターブの影響を考慮して、ページアドレスに従ってベリファイレベルを変更している。これにより、第１実施形態と同様の効果を得ることが出来る。
また本実施形態に係る構成によれば、異なるレイヤに形成された複数のメモリセルトランジスタが１ページ内に含まれる。そして、異なるレイヤに形成されたメモリセルトランジスタが受けるディスターブの程度は、レイヤによって異なる。より具体的には、下層に位置するメモリセルトランジスタほどディスターブの影響を強く受ける。しかしこれらのメモリセルトランジスタは同一のワード線ＷＬに接続されているため、レイヤ間でのディスターブの差異をワード線電圧によって補償することは困難である。
そこで本実施形態では、ビット線ＢＬの電位をレイヤ毎に制御することで、閾値のばらつきを補償する。すなわち、図５９に示すように、プリチャージ電位を、下層に位置するＮＡＮＤストリングＳＲのビット線ほど低く設定し、上層に位置するものほど高く設定する。下層に位置するメモリセルトランジスタは、ディスターブによる閾値変動が大きく、その閾値電圧が正側に移動しやすい。他方で、上層に位置するメモリセルトランジスタは閾値変動が小さい。従って、この閾値変動量の差を、プリチャージ電位によって補償する。その結果、データを読み出した後のビット線電圧（Ｖpvfy−Ｖth）のビット線間におけるばらつきを縮小出来る。
なお前述の通り、データの判別は電圧Ｖsenを用いて行われる。すなわち、ビット線電圧ＶＢＬと（Ｖsen−Ｖtblc）との比較によってデータが判別される。従って、プリチャージ電位だけでなく、電圧Ｖsenに対してもレイヤ依存性を持たせても良い。あるいは、プリチャージ電位（上記のＶclamp1〜Ｖclamp3）にはレイヤ依存性を持たせずに、電圧Ｖsenにレイヤ依存性を持たせる場合であっても良い。
さらに本実施形態では、電圧Ｖpvfyと同様に、電圧Ｖclamp1〜Ｖclamp3の値も書き込み順序に応じてシフトさせている。より具体的には、電圧ＶＰＧＭ及びＶＰＡＳＳによるディスターブが大きいメモリセルトランジスタほど、プリチャージ電位（すなわちクランプ電圧Ｖclamp）を低くする。これにより、動作信頼性をより一層向上出来る。この際、クランプ電圧Ｖclamp1〜Ｖclamp3（Ｖshift_bot、Ｖshift_mid、Ｖshift_top）の値が、電圧Ｖpvfyのオフセット量と共にオフセットテーブルに記録されていても良い。
また本実施形態は、第３実施形態と同様に、ゾーン単位で管理することも出来る。すなわち、ＮＡＮＤストリングＳＲのレイヤ数が増加した際には、複数のビット線ＢＬを１つのゾーンとして管理し、ゾーン単位で電圧シフト量を制御しても良い。
７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６実施形態と異なり、ＮＡＮＤストリングＳＲ１〜ＳＲ３をソース線ＳＬによって選択するものである。
７．１ メモリセルアレイの構成について
図６４は、本実施形態に係るブロックＢＬＫの斜視図であり、いずれか１つのメモリユニットＭＵを示している。図６５はメモリユニットＭＵの平面図であり、図６６は図６５における６６−６６線に沿った断面図であり、図６７は図６５における６７−６７線に沿った断面図である。
図示するように本実施形態に係る構成は、第６実施形態で説明した構成において、複数のフィン型構造４４の一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続され、他端部が共通に接続されて、且つソース線ＳＬに接続されたものである。そしてビット線ＢＬは、対応するフィン型構造４４における各半導体層４３−１〜４３−３に共通に接続される（図６７参照）。他方でソース線ＳＬは、共通に接続されたフィン型構造４４における各半導体層４３−１〜４３〜３の各々に対して独立に設けられる（図６６参照）。また本例では、第６実施形態における制御信号線ＳＳＬが廃されている。
７．２ プログラムベリファイ動作について
本実施形態に係るプログラムベリファイ動作は、基本的には第６実施形態と同じである。但し、本例であると、ビット線ＢＬは、１つのストリンググループＧＲに含まれる複数のＮＡＮＤストリングＳＲで共通に接続されている。従って、ソース線ＳＬの電位を制御することにより、各ストリンググループＧＲからいずれか１つのＮＡＮＤストリングＳＲが選択される。
例えば、最下層のＮＡＮＤストリングＳＲ１が選択される際には、対応するソース線ＳＬ１が選択されて、選択ソース線ＳＬ１には例えば１Ｖが印加される。その他の非選択ソース線ＳＬ２及びＳＬ３には、選択ソース線ＳＬ１よりも高い電圧（例えば１．５Ｖ）が印加される。
そして、ベリファイ電圧Ｖpvfyは、第６実施形態で説明したように、ページアドレスとその選択順序に応じて制御される。
７．３ 本実施形態に係る効果
以上のように、本実施形態に係る構成のメモリセルアレイを有する場合であっても、第１実施形態と同様の効果が得られる。もちろん、第２乃至第４実施形態を適用することも可能である。
８．変形例等
以上のように、上記実施形態に係る半導体記憶装置１００は、複数のメモリセルの集合であるページ単位でデータが書き込まれる半導体記憶装置である。半導体記憶装置１００は、複数の第１メモリセルの集合である第１ページと、複数の第２メモリセルの集合である第２ページと、複数の第３メモリセルの集合である第３ページと、前記複数の第１メモリセルのゲートに接続された第１ワード線と、前記複数の第２メモリセルのゲートに接続された第２ワード線と、前記複数の第３メモリセルのゲートに接続された第３ワード線と、第１乃至第３メモリセルのゲートに電圧を印加するロウデコーダ１１２とを備える。データの書き込み時において、第１ページにデータが書き込まれ、その後第２ページにデータが書き込まれる。データの書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。ロウデコーダ１１２は、第１ページに対するプログラムベリファイ動作時において、第１メモリセルのゲートに第１ベリファイ電圧を印加し、第２ページに対するプログラムベリファイ動作時において、第２メモリセルのゲートに、第１ベリファイ電圧と異なる第２ベリファイ電圧を印加し、第３ページに対するプログラムベリファイ動作時において、前記第３メモリセルのゲートに、第１及び第２ベリファイ電圧と異なる第３ベリファイ電圧を印加する。第２ベリファイ電圧は、第１ベリファイ電圧に対して、少なくとも第１係数(α)だけシフトされた値である。第３ベリファイ電圧は、第１ベリファイ電圧に対して、少なくとも第１係数と異なる第２係数(β)だけシフトされた値である。
あるいは、半導体記憶装置１００は、データの書き込み時において、第１ページ及び第２ページからデータを読み出してプログラムベリファイ動作を実行するセンスアンプ１１３とを備える。そしてセンスアンプ１１３は、第１ページに対するプログラムベリファイ動作時において、第１センス期間を用いてデータを判定し、第２ページに対するプログラムベリファイ動作時において、第１センス期間と異なる第２センス期間を用いてデータを判定し、第３ページに対するプログラムベリファイ動作時において、第１及び第２センス期間と異なる第３センス期間を用いて前記データを判定する。第２センス期間は、第１センス期間に対して、少なくとも第１係数(α)だけシフトされた値である。第３センス期間は、第１センス期間に対して、少なくとも第１係数と異なる第２係数(β)だけシフトされた値である。
本構成により、書き込み順に応じてページ毎に異なるディスターブに応じたプログラムベリファイ動作が可能となり、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
但し、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。また、ページの選択順序は上記説明した第１乃至第５書き込み方式に限らず、その他の種々の方式を適用出来る。この場合も、選択順序に起因するディスターブの程度に応じて、適切なオフセットテーブルを作成すれば良い。
また上記実施形態では、オフセットテーブルをコントローラ２００が保持する場合を例に説明した。この場合、データの書き込み命令を発行してＮＡＮＤ型フラッシュメモリ１００に転送する際に、コントローラ２００はベリファイ電圧Ｖpvfyのシフト量や、クランプ電圧Ｖclampのシフト量に関する情報を併せてＮＡＮＤ型フラッシュメモリ１００に転送しても良い。
あるいは、オフセットテーブルは、ＮＡＮＤ型フラッシュメモリ１００が保持していても良い。すなわち、オフセットテーブルは例えばＮＡＮＤ型フラッシュメモリ１００のＲＯＭフューズ領域（いずれかのブロックＢＬＫ）に格納される。ＲＯＭフューズ領域は、使用不可ブロックを示すバッドブロック情報、不良カラムを置き換えるカラムリダンダンシ情報、及びトリミング情報等を保持する領域である。そしてＮＡＮＤ型フラッシュメモリ１００は、電源が投入されると、コントローラ２００からの読み出し命令を受信することなく自発的に、例えばシーケンサ１２１がＲＯＭフューズ領域からオフセットテーブルを例えばレジスタ１２３に読み出す。そしてコントローラ２００から書き込み命令を受信するたびに、レジスタ１２３内のオフセットテーブルを参照して、適切なベリファイ電圧Ｖpvfy及びクランプ電圧Ｖclampを発生する。あるいは、ＮＡＮＤ型フラッシュメモリ１００は、レジスタ１２３に読み出したオフセットテーブルをコントローラ２００に転送しても良い。
また感度係数α及びβは、単純にページの選択順序やレイヤによって決定するのでは無く、例えば出荷前テストにおいてメモリセルトランジスタＭＴの閾値電圧がどれだけシフトするのかをテスタ等により実測し、この実測結果に基づいてオフセットテーブルが作成されることが望ましい。そしてオフセットテーブルにおけるΔＶ１及びΔＶ２は、例えばベリファイ電圧を生成する回路の最小電圧ステップ幅とされ、その値は一例として０．００１Ｖである。これは第４実施形態でも同様であり、ΔＴ１及びΔＴ２は、センスアンプにおいて制御可能なセンス期間の例えば最短ステップ幅とされる。
更に上記実施形態では、ページアドレスの割り当て順がページの選択順序と一致する場合を例に説明した。しかし、両者は必ずしも一致する必要は無い。すなわち、ページアドレスがどのように割り当てられているかは特に重要では無く、ページがどのような順番で選択されるか、換言すればディスターブによって予測される閾値電圧のシフト量に応じて、ベリファイ電圧やクランプ電圧が決定されれば良い。
更に上記第６実施形態では、ベリファイ電圧と信号ＢＬＣ（すなわちビット線プリチャージ電圧）の両方に対して、ページ選択順序に応じたオフセットを加える場合を例に説明したが、いずれか一方にのみオフセットを加える場合であっても良い。
また上記第３実施形態では、第１及び第２実施形態で説明したＮＡＮＤストリングは、メモリホールＭＨが深くなるほどその直径が小さくなるような単純な形状に限定されないことを説明した。このことは、第４乃至第５実施形態についても同様である。また第６及び第７実施形態でも同様であり、図５４で説明したように下層ほど半導体層４３（メモリセルの電流経路）の幅が大きい場合に限定されるものでは無い。
更に、メモリセルアレイ１１１の構成は上記実施形態で説明した構成に限られない。すなわち、ディスターブによるメモリセルトランジスタＭＴの閾値変動が問題となる記憶装置であれば広く適用可能である。従って、上記説明した実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、その他の記憶装置全般に適用出来る。また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
４０…半導体基板、４１、４２−１〜４２−４、４５〜４７…絶縁膜、４３−１〜４３−３、４８…半導体層、４４…フィン型積層構造、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…チャージポンプ、１２３…レジスタ、１２４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス

Claims (19)

  1. 複数のメモリセルの集合であるページ単位でデータが書き込まれる半導体記憶装置であって、
    複数の第１メモリセルの集合である第１ページと、
    複数の第２メモリセルの集合である第２ページと、
    複数の第３メモリセルの集合である第３ページと、
    前記第１乃至第３メモリセルのゲートに電圧を印加するロウデコーダと
    を備え、データの書き込み時において、前記第１ページにデータが書き込まれ、その後前記第２ページ及び第３ページに互いに異なるタイミングでデータが書き込まれ、前記データの書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
    前記ロウデコーダは、前記第１ページに対するプログラムベリファイ動作時において、前記第１メモリセルのゲートに第１ベリファイ電圧を印加し、
    前記第２ページに対するプログラムベリファイ動作時において、前記第２メモリセルのゲートに、前記第１ベリファイ電圧と異なる第２ベリファイ電圧を印加し、
    前記第３ページに対するプログラムベリファイ動作時において、前記第３メモリセルのゲートに、前記第１及び第２ベリファイ電圧と異なる第３ベリファイ電圧を印加し、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧に対して、少なくとも第１係数だけシフトされた値であり、
    前記第３ベリファイ電圧は、前記第１ベリファイ電圧に対して、少なくとも前記第１係数と異なる第２係数だけシフトされた値である
    ことを特徴とする半導体記憶装置。
  2. 前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第１及び第２メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記第３メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記データの書き込み時において、前記第１及び第２ページにデータが書き込まれた後、前記第３ページにデータが書き込まれ、
    前記第３ベリファイ電圧は、前記第２ベリファイ電圧よりも低い電圧であり、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第１メモリセルは、半導体基板上方における第１レイヤに設けられ、
    前記第２メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記第３メモリセルは、前記第２レイヤよりも下層の第３レイヤに設けられ、
    前記データは、前記第１乃至第３ページの順に書き込まれ、
    前記第３ベリファイ電圧は、前記第２ベリファイ電圧よりも高い電圧であり、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 複数の第４メモリセルの集合である第４ページを更に備え、
    前記第１及び第２メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記第３及び第４メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記データは、前記第１乃至第４ページの順に書き込まれ、
    前記ロウデコーダは、前記第３及び第４ページに対するプログラムベリファイ動作時において、前記第３及び第４メモリセルのゲートにそれぞれ第３及び第４ベリファイ電圧を印加し、
    前記第４ベリファイ電圧は、前記第３ベリファイ電圧よりも高い電圧であり、
    前記第３ベリファイ電圧は、前記第２ベリファイ電圧よりも高い電圧であり、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  6. 複数の第４メモリセルの集合である第４ページと、
    前記第１及び前記第２メモリセルのゲートに接続された第１ワード線と、
    前記第３及び前記第４メモリセルのゲートに接続された第２ワード線と、
    を更に備え、前記第１乃至第４メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記データは、前記第１及び第２ページに書き込まれた後、前記第３及び第４ページの順に書き込まれ、
    前記ロウデコーダは、前記第３及び第４ページに対するプログラムベリファイ動作時において、前記第３及び第４メモリセルのゲートにそれぞれ第３及び第４ベリファイ電圧を印加し、
    前記第４ベリファイ電圧は、前記第３ベリファイ電圧よりも高い電圧であり、
    前記第３ベリファイ電圧は、前記第２ベリファイ電圧よりも高い電圧であり、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  7. 複数の第４メモリセルの集合である第４ページと、
    前記第１及び前記第３メモリセルのゲートに接続された第１ワード線と、
    前記第２及び前記第４メモリセルのゲートに接続された第２ワード線と
    を更に備え、前記第１乃至第４メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記データは、前記第１及び第２ページに書き込まれた後、前記第３及び第４ページの順に書き込まれ、
    前記ロウデコーダは、前記第３及び第４ページに対するプログラムベリファイ動作時において、前記第３及び第４メモリセルのゲートにそれぞれ第３及び第４ベリファイ電圧を印加し、
    前記第４ベリファイ電圧は、前記第３ベリファイ電圧よりも高い電圧であり、
    前記第３ベリファイ電圧は、前記第２ベリファイ電圧よりも高い電圧であり、
    前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも高い電圧である
    ことを特徴とする請求項１記載の半導体記憶装置。
  8. 複数のメモリセルの集合であるページ単位でデータが書き込まれる半導体記憶装置であって、
    複数の第１メモリセルの集合である第１ページと、
    複数の第２メモリセルの集合である第２ページと、
    複数の第３メモリセルの集合である第３ページと、
    データの書き込み時において、前記第１ページ及び前記第２ページからデータを読み出してプログラムベリファイ動作を実行するセンスアンプと
    を備え、前記データの書き込み時において、前記第１ページにデータが書き込まれ、その後に前記第２ページ及び第３ページに互いに異なるタイミングでデータが書き込まれ、
    前記センスアンプは、前記第１ページに対するプログラムベリファイ動作時において、第１センス期間を用いて前記データを判定し、
    前記第２ページに対するプログラムベリファイ動作時において、前記第１センス期間と異なる第２センス期間を用いて前記データを判定し、
    前記第３ページに対するプログラムベリファイ動作時において、前記第１及び第２センス期間と異なる第３センス期間を用いて前記データを判定し、
    前記第２センス期間は、前記第１センス期間に対して、少なくとも第１係数だけシフトされた値であり、
    前記第３センス期間は、前記第１センス期間に対して、少なくとも前記第１係数と異なる第２係数だけシフトされた値である
    ことを特徴とする半導体記憶装置。
  9. 前記第２センス期間は、前記第１センス期間よりも長い期間である
    ことを特徴とする請求項８記載の半導体記憶装置。
  10. 前記第１及び第２メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記第３メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記データの書き込み時において、前記第１及び第２ページにデータが書き込まれた後、前記第３ページにデータが書き込まれ、
    前記第３センス期間は、前記第２センス期間よりも短く、
    前記第２センス期間は、前記第１センス期間よりも短い
    ことを特徴とする請求項８記載の半導体記憶装置。
  11. 前記第１メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記第２メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記第３メモリセルは、前記第２レイヤよりも下層の第３レイヤに設けられ、
    前記データは、前記第１乃至第３ページの順に書き込まれ、
    前記第３センス期間は、前記第２センス期間よりも長く、
    前記第２センス期間は、前記第１センス期間よりも長い
    ことを特徴とする請求項８記載の半導体記憶装置。
  12. 複数の第４メモリセルの集合である第４ページを更に備え、
    前記第１及び第２メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記第３及び第４メモリセルは、前記第１レイヤよりも下層の第２レイヤに設けられ、
    前記データは、前記第１乃至第４ページの順に書き込まれ、
    前記センスアンプは、前記第３及び第４ページに対するプログラムベリファイ動作時において、それぞれ第３及び第４センス期間を用いてデータを判定し、
    前記第４センス期間は、前記第３センス期間よりも長く、
    前記第３センス期間は、前記第２センス期間よりも長く、
    前記第２センス期間は、前記第１センス期間よりも長い
    ことを特徴とする請求項８記載の半導体記憶装置。
  13. 複数の第４メモリセルの集合である第４ページと、
    前記第１及び第２メモリセルのゲートに接続された第１ワード線と、
    前記第３及び第４メモリセルのゲートに接続された第２ワード線と、
    を更に備え、前記第１乃至第４メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記データは、前記第１及び第２ページに書き込まれた後、前記第３及び第４ページの順に書き込まれ、
    前記センスアンプは、前記第３及び第４ページに対するプログラムベリファイ動作時において、それぞれ第３及び第４センス期間を用いてデータを判定し、
    前記第４センス期間は、前記第３センス期間よりも長く、
    前記第３センス期間は、前記第２センス期間よりも長く、
    前記第２センス期間は、前記第１センス期間よりも長い
    ことを特徴とする請求項８記載の半導体記憶装置。
  14. 複数の第４メモリセルの集合である第４ページと、
    前記第１及び第３メモリセルのゲートに接続された第１ワード線と、
    前記第２及び第４メモリセルのゲートに接続された第２ワード線と、
    を更に備え、前記第１乃至第４メモリセルは、半導体基板上方における第１レイヤ内に設けられ、
    前記データは、前記第１及び第２ページに書き込まれた後、前記第３及び第４ページの順に書き込まれ、
    前記センスアンプは、前記第３及び第４ページに対するプログラムベリファイ動作時において、それぞれ第３及び第４センス期間を用いてデータを判定し、
    前記第４センス期間は、前記第３センス期間よりも長く、
    前記第３センス期間は、前記第２センス期間よりも長く、
    前記第２センス期間は、前記第１センス期間よりも長い
    ことを特徴とする請求項８記載の半導体記憶装置。
  15. 前記メモリセルは半導体基板上方に積層され、
    前記第１係数及び前記第２係数は、前記メモリセルが前記半導体基板上におけるいずれのレイヤに存在するかに応じた値である
    ことを特徴とする請求項１または８記載の半導体記憶装置。
  16. 前記メモリセルは２ビット以上のデータを保持可能であり、
    前記第１係数及び前記第２係数は、前記メモリセルに書き込まれるデータに応じた値である
    ことを特徴とする請求項１または８記載の半導体記憶装置。
  17. 前記複数の第１メモリセルは、半導体基板上方の第１レイヤ内に設けられ、
    前記複数の第２メモリセルは、前記半導体基板上方の前記第１レイヤと異なる第２レイヤ内に設けられる
    ことを特徴とする請求項１または８記載の半導体記憶装置。
  18. 前記複数の第１メモリセルは、半導体基板上方の複数のレイヤに沿って順次積層され、
    前記複数の第２メモリセルは、前記半導体基板上方の前記複数のレイヤに沿って順次積層される
    ことを特徴とする請求項１または８記載の半導体記憶装置。
  19. 前記半導体基板上に、該半導体基板表面に対する垂直方向である第１方向に沿って絶縁層と第１半導体層とが交互に積層され、前記第１方向に直交する第２方向に沿ったストライプ形状を有する複数の積層構造と、
    前記複数の積層構造の側面に形成され、各積層構造間で共通に接続されたワード線と、
    前記複数の積層構造のうちの第１積層構造の一端側の側面に形成され、該第１積層構造を選択する第１選択制御線と、
    前記複数の積層構造のうちの第２積層構造の他端側の側面に形成され、該第２積層構造を選択する第２選択制御線と
    を更に備え、前記積層された前記第１半導体層が、前記第１メモリセルまたは前記第２メモリセルの電流経路として機能する
    ことを特徴とする請求項１８記載の半導体記憶装置。
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