JP6444836B2 - 半導体記憶装置 - Google Patents
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Description
第1実施形態に係る半導体記憶装置は、ソース線及びウェル線を接続する半導体基板の不純物拡散領域とメモリホールとの間に、深い溝で形成された絶縁領域を設け、熱処理によるメモリホール下部への不純物の拡散を抑制する。
[1−1−1]全体構成
図1を用いて、半導体記憶装置1の全体構成について説明する。
半導体記憶装置1は、メモリセルアレイ10、ロウデコーダ(R/D)11、センスアンプモジュール12、ドライバ13、シーケンサ(コントローラ)14、レジスタ15、及び入出力回路(I/O)16を備えている。
図2を用いて、メモリセルアレイ10の回路構成について説明する。図2には、メモリセルアレイ10に含まれた1つのブロックBLKを抽出して示し、他のブロックBLKも同様の構成を有している。
ブロックBLKは、例えば4個のストリングユニットSU(SU0〜SU3)を含んでいる。ストリングユニットSUの各々は、複数のNANDストリングNSを含んでいる。NANDストリングNSの各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)、及び選択トランジスタST1、ST2を含んでいる。
メモリセルアレイ10には、ビット線BL、ワード線WL、セレクトゲート線SGD、SGS、及びソース線CELSRCが設けられている。
図3を用いて、メモリセルアレイ10の平面レイアウトについて説明する。図3には、2個のストリングユニットSU(SU0、SU1)を示している。
図4を用いて、半導体記憶装置1の断面構造について説明する。図4には、メモリセルアレイ10のセル領域及び周辺領域を示している。
図5〜図9を用いて、絶縁領域及び素子分離領域の製造方法について説明する。図示するセル領域及び周辺領域にはそれぞれ、絶縁領域ISO1及び素子分離領域STIの製造工程を示している。絶縁領域ISO2の製造工程は、絶縁領域ISO1と同様のため、説明を省略する。
メモリセルが積層されている半導体記憶装置は、半導体基板に対してソース線CELSRCを接続する部分、及びウェル線CPWELLを接続する部分に対してそれぞれ、電位を固定するために、ホウ素等の13族元素、及びヒ素等の15族元素のイオンを注入する。
第2実施形態に係る半導体記憶装置1は、第1実施形態に係る半導体記憶装置1に対して、絶縁領域ISO1、ISO2の幅が異なる。
上記実施形態に係る半導体記憶装置は、半導体基板≪20、図4≫の上方に設けられた第1ワード線≪WL、図4≫と、前記第1ワード線の上方に設けられた第2ワード線≪WL、図4≫と、前記半導体基板上に設けられ、前記第1ワード線及び前記第2ワード線を通過する複数の半導体ピラー≪24、図4≫と、前記半導体基板上に、前記複数の半導体ピラーを挟むようにそれぞれ設けられた第1プラグ≪25、図4≫及び第2プラグ≪26、図4≫と、を備え、前記半導体基板は、前記第1プラグ及び前記半導体ピラー間に、前記半導体基板の表面から前記第1プラグの下部よりも深く設けられた第1絶縁領域≪ISO1、図4≫を含む。
(1)読み出し動作では、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、0.5V〜0.55Vのいずれかの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V、14.0V〜14.6Vのいずれかの間としてもよい。
(3)消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0V〜19.8V、19.8V〜21Vの間であってもよい。
(4)メモリセルの構造は、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、又はSiON等の絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRu等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfO等が挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで材料はTaO等の金属酸化膜、TaN等の金属窒化膜である。制御電極にはW等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
Claims (7)
- 半導体基板と、
前記半導体基板に設けられ、導電層と絶縁層とが交互に積層された積層体と、
前記積層体を貫通する複数のメモリホールと、
前記メモリホールの側壁に形成され、複数の絶縁膜からなるメモリ膜と、
前記メモリ膜よりも内側に形成され、一方の端部が前記半導体基板に接触し、他方の端部が第1方向に沿って延伸した導電線に接触する半導体ピラーと、
前記第1方向に対する垂直方向且つ前記半導体基板の面内にある方向である第2方向に沿って延伸し、前記複数の半導体ピラーを前記第1方向に挟むようにそれぞれ設けられ、一方の端部が前記半導体基板に接触し、前記半導体基板と垂直な方向に沿って伸びる第1プラグ及び第2プラグと、
を備え、
前記積層体の前記導電層は、前記第2方向に沿って伸びており、
前記半導体基板は、前記第1プラグと、前記第1方向に沿って前記第1プラグから最も近い前記半導体ピラーとの間に、前記半導体基板の表面から前記第1プラグの下部よりも深く設けられた第1絶縁領域を含むことを特徴とする半導体記憶装置。 - 前記第1絶縁領域は、前記半導体基板の周辺回路部分に設けられた素子分離領域と同じ材料で形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記半導体基板は、前記第2プラグと、前記第1方向に沿って前記第2プラグから最も近い前記半導体ピラーとの間に、前記半導体基板の表面から前記第2プラグの下部よりも深く設けられた第2絶縁領域をさらに含むことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1絶縁領域及び前記第2絶縁領域は、前記半導体基板の周辺回路部分に設けられた素子分離領域と同じ材料で形成されていることを特徴とする請求項3に記載の半導体記憶装置。
- 前記材料はシリコン酸化膜であることを特徴とする請求項2又は請求項4に記載の半導体記憶装置。
- 前記半導体ピラーの下部は、前記第1プラグ及び前記第2プラグの下部よりも上方に位置していることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1プラグが接触している前記半導体基板の表面内には、13族元素、又は15族元素が含まれていることを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015178674A JP6444836B2 (ja) | 2015-09-10 | 2015-09-10 | 半導体記憶装置 |
US15/233,671 US20170077114A1 (en) | 2015-09-10 | 2016-08-10 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015178674A JP6444836B2 (ja) | 2015-09-10 | 2015-09-10 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017054974A JP2017054974A (ja) | 2017-03-16 |
JP6444836B2 true JP6444836B2 (ja) | 2018-12-26 |
Family
ID=58238912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015178674A Active JP6444836B2 (ja) | 2015-09-10 | 2015-09-10 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20170077114A1 (ja) |
JP (1) | JP6444836B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6842386B2 (ja) | 2017-08-31 | 2021-03-17 | キオクシア株式会社 | 半導体装置 |
US10700087B2 (en) * | 2017-10-12 | 2020-06-30 | Applied Materials, Inc. | Multi-layer stacks for 3D NAND extendibility |
CN109192734B (zh) * | 2018-09-28 | 2020-10-16 | 长江存储科技有限责任公司 | 3d存储器件 |
KR20200137077A (ko) | 2019-05-28 | 2020-12-09 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
JP2022041054A (ja) * | 2020-08-31 | 2022-03-11 | キオクシア株式会社 | 半導体記憶装置 |
US20230066753A1 (en) * | 2021-09-01 | 2023-03-02 | Micron Technology, Inc. | Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4602904B2 (ja) * | 2003-08-29 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP5144698B2 (ja) * | 2010-03-05 | 2013-02-13 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2011204856A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
WO2015092879A1 (ja) * | 2013-12-18 | 2015-06-25 | 株式会社 東芝 | 半導体記憶装置 |
-
2015
- 2015-09-10 JP JP2015178674A patent/JP6444836B2/ja active Active
-
2016
- 2016-08-10 US US15/233,671 patent/US20170077114A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2017054974A (ja) | 2017-03-16 |
US20170077114A1 (en) | 2017-03-16 |
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S533 | Written request for registration of change of name |
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