JP2022041054A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に延伸し、第１半導体層の外周面を覆う第１ゲート絶縁膜と、第１方向に延伸し、第１半導体層によって外周面が覆われた第１絶縁層と、複数の第１導電層よりも基板から遠く、第１半導体層の第１方向の一端に接続された第２導電層と、を備える。第１半導体層は、複数の第１導電層と対向する第１領域と、第１領域よりも基板から遠い第２領域と、を備える。第２導電層は、第１半導体層の第２領域の内周面及び外周面に接続され、第１絶縁層の第１方向の一端と接する。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等、データを記憶可能なメモリ部を備える。
特開２０１８－０２６５１８号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に延伸し、第１半導体層の外周面を覆う第１ゲート絶縁膜と、第１方向に延伸し、第１半導体層によって外周面が覆われた第１絶縁層と、複数の第１導電層よりも基板から遠く、第１半導体層の第１方向の一端に接続された第２導電層と、を備える。第１半導体層は、複数の第１導電層と対向する第１領域と、第１領域よりも基板から遠い第２領域と、を備える。第２導電層は、第１半導体層の第２領域の内周面及び外周面に接続され、第１絶縁層の第１方向の一端と接する。
第１実施形態に係るメモリダイＭＤの構成を示す模式的な斜視図である。 チップＣＭの構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの構造］
図１は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。本実施形態に係る半導体記憶装置は、メモリダイＭＤを備える。メモリダイＭＤは、メモリセルアレイを含むチップＣＭと、周辺回路を含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。ボンディングパッド電極ＰＸは、メモリダイＭＤを図示しないコントローラダイ等に電気的に接続するための電極として機能する。
尚、図１の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図２は、チップＣＭの構成を示す模式的な底面図である。図３は、図２のＡで示した部分の構成を拡大して示す模式的な底面図である。図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＣで示した部分の構成を拡大して示す模式的な断面図である。図６は、図３に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図３に示す構造をＥ－Ｅ´線及びＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。尚、図７には、後述するメモリセルアレイ外周領域ＲＭＣＡＥにおける構造も示している。図８は、同半導体記憶装置の一部の構成を示す模式的な断面図である。図９は、図２に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
［チップＣＭの構造］
チップＣＭは、例えば図２に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡの外周に沿って設けられたメモリセルアレイ外周領域ＲＭＣＡＥと、複数のボンディングパッド電極ＰＸに対応する複数のボンディングパッド電極領域ＲＰＸと、チップＣＭの外縁部に沿って設けられたエッジシール領域ＲＥと、を備える。
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、これら複数のメモリブロックＢＬＫの間にそれぞれ設けられた複数のブロック間構造１４０（図３）と、複数のメモリブロックＢＬＫ及び複数のブロック間構造１４０の上面に設けられた導電層１５０（図４）と、を備える。また、これら複数のメモリブロックＢＬＫの下方には、配線層１６０が設けられている。また、導電層１５０の上方には、配線層１７０が設けられている。
メモリブロックＢＬＫは、例えば図３に示す様に、メモリホール領域ＲＭＨと、Ｘ方向においてメモリホール領域ＲＭＨと異なる位置に設けられた貫通コンタクト領域Ｒ１８０と、Ｘ方向においてメモリホール領域ＲＭＨ及び貫通コンタクト領域Ｒ１８０と異なる位置に設けられたフックアップ領域Ｒ１９０と、を備える。
メモリブロックＢＬＫのメモリホール領域ＲＭＨは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば、ワード線及びこれに接続された複数のメモリセルのゲート電極等として機能する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最も上方に位置する導電層１１０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。図示の例において、絶縁層１０２のＺ方向における厚みは、絶縁層１０１のＺ方向における厚みよりも大きい。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、例えば、複数のメモリセルのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図５）が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、絶縁層１２５の下端を覆う。また、この不純物領域は、配線層１６０中のビット線ＢＬに電気的に接続される。ビット線ＢＬは、上述の第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域が設けられている。この不純物領域は、略円筒状に形成されており、上端部が絶縁層１０２の上面及び絶縁層１２５の上端よりも上方に位置する。また、この不純物領域の外周面の一部はゲート絶縁膜１３０に接し、これよりも上方に位置する一部は導電層１５０と接合している。また、この不純物領域の内周面の一部は絶縁層１２５に接し、これよりも上方に位置する一部は導電層１５０と接合している。また、この不純物領域の上端は、導電層１５０と接合している。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造１４０は、例えば図４に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４１と、導電層１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４２と、を備える。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４１は、例えば、ソース線の一部として機能する。尚、導電層１４１の上端部は、絶縁層１０２の上面よりも上方に位置する。また、導電層１４１の上端部の上端及びＸ方向における両側面は、導電層１５０と接合している。
導電層１５０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜、及び、タングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１５０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１５０は、例えば、ソース線の一部として機能する。
導電層１５０は、絶縁層１０２の上面、半導体層１２０の上端部、絶縁層１２５の上端、及び、導電層１４１の上端部に接する。導電層１５０のうち、絶縁層１０２の上面を覆う部分は、絶縁層１０２の上面に沿って略平坦に形成される。また、導電層１５０のうち、半導体層１２０の上端部及び絶縁層１２５の上端を覆う部分は、半導体層１２０上端部の形状に沿って上方に突出する。この様な突出部は、半導体層１２０に対応してＸ方向及びＹ方向に複数設けられる。また、導電層１５０のうち、導電層１４１の上端部を覆う部分は、導電層１４１上端部の形状に沿って上方に突出する。この様な突出部は、導電層１４１に対応してＹ方向に複数設けられ、Ｘ方向に延伸する。
メモリブロックＢＬＫの貫通コンタクト領域Ｒ１８０は、例えば図３に示す様に、Ｙ方向に並ぶ２つの配線領域Ｒ１８１と、これら２つの配線領域Ｒ１８１の間に設けられた貫通コンタクト小領域Ｒ１８２と、配線領域Ｒ１８１及び貫通コンタクト小領域Ｒ１８２の間に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１８０と、を備える。
メモリブロックＢＬＫの配線領域Ｒ１８１は、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０を備える。これら複数の導電層１１０のＹ方向における側面は、それぞれ、絶縁層１８０に接している。これら複数の導電層１１０は、例えば図３に示す様に、メモリホール領域ＲＭＨに設けられた複数の導電層１１０の一部である。尚、図６に示す様に、配線領域Ｒ１８１においては、絶縁層１０２の上面に導電層１５０の一部が設けられている。
メモリブロックＢＬＫの貫通コンタクト小領域Ｒ１８２は、例えば図６に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸するコンタクト１８１と、を備える。また、メモリブロックＢＬＫの貫通コンタクト小領域Ｒ１８２には、導電層１５１が設けられている。
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。これら複数の絶縁層１１０ＡのＹ方向における側面は、それぞれ、絶縁層１８０に接している。絶縁層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層である。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最も上方に位置する絶縁層１１０Ａの上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
コンタクト１８１は、例えば図３に示す様に、Ｘ方向に所定の間隔で並ぶ。コンタクト１８１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図６に示す様に、コンタクト１８１は、配線層１６０中の配線１６１及び第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。また、コンタクト１８１の上端部は、絶縁層１０２の上面よりも上方に位置する。また、コンタクト１８１の上端部の外周面及び上端は、導電層１５１に接している。コンタクト１８１は、この導電層１５１、配線層１７０中の配線１７１を介して、例えば、ボンディングパッド電極ＰＸ等に電気的に接続されている。
導電層１５１は、基本的には導電層１５０と同様に構成されている。ただし、導電層１５１は、導電層１５０とは電気的に独立している。また、導電層１５１は、絶縁層１０２の上面及びコンタクト１８１の上端部に接する。導電層１５１のうち、絶縁層１０２の上面を覆う部分は、絶縁層１０２の上面に沿って略平坦に形成される。また、導電層１５１のうち、コンタクト１８１の上端部を覆う部分は、コンタクト１８１の上端部の形状に沿って上方に突出する。導電層１５１は、コンタクト１８１に対応してＸ方向に複数設けられる。
メモリブロックＢＬＫのフックアップ領域Ｒ１９０は、例えば図７に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸するコンタクト１９１と、を備える。
フックアップ領域Ｒ１９０中の複数の導電層１１０は、例えば図３に示す様に、メモリホール領域ＲＭＨに設けられた複数の導電層１１０の一部である。これら複数の導電層１１０は、例えば図７に示す様に、それぞれ、Ｚ方向から見て、より下方に位置する導電層１１０の少なくともいずれかと重なる領域と、より下方に位置する導電層１１０のいずれとも重ならない領域と、を備える。以下、この様な構造の事を、略階段状の構造と呼ぶ場合がある。
コンタクト１９１は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定の間隔で並ぶ。コンタクト１９１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図７に示す様に、コンタクト１９１の下端部は、配線層１６０中の配線１６１及び第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。また、コンタクト１９１の上端部は、それぞれ、導電層１１０の一部に接している。
メモリセルアレイ外周領域ＲＭＣＡＥは、例えば図７に示す様に、絶縁層１０２の一部を含んでいる。絶縁層１０２は、例えば図７に示す様に、メモリセルアレイ領域ＲＭＣＡの内側に設けられた部分１０２Ｉと、メモリセルアレイ領域ＲＭＣＡの外側に設けられた部分１０２Ｏと、を備える。部分１０２ＯのＺ方向における厚みは、部分１０２ＩのＺ方向における厚みよりも小さい。また、部分１０２Ｉと部分１０２Ｏとの接続部分には、段差１０２Ｓが形成されている。段差１０２Ｓは、例えば、メモリセルアレイ領域ＲＭＣＡの外縁に沿って設けられている。
また、メモリセルアレイ外周領域ＲＭＣＡＥは、例えば図８に示す様に、Ｚ方向に延伸するコンタクト１８５を備える。コンタクト１８５は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクト１８５は、配線層１６０中の配線１６１及び第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。また、コンタクト１８５の上端部は、導電層１５０に接している。尚、コンタクト１８５の位置は、適宜調整可能である。
ボンディングパッド電極領域ＲＰＸは、例えば図９に示す様に、Ｚ方向に延伸するコンタクト１８６と、コンタクト１８６の上端部に接する導電層１５２と、導電層１５２に電気的に接続されたボンディングパッド電極ＰＸと、を備えている。
コンタクト１８６は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクト１８６は、配線層１６０中の配線１６１及び第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。また、コンタクト１８６の上端部は、導電層１５２に接している。
導電層１５２は、基本的には導電層１５０と同様に構成されている。ただし、導電層１５２は、導電層１５０とは電気的に独立している。また、導電層１５２は、絶縁層１０２の上面及びコンタクト１８６の上端部に接する。導電層１５２のうち、絶縁層１０２の上面を覆う部分は、絶縁層１０２の上面に沿って略平坦に形成される。また、導電層１５２のうち、コンタクト１８６の上端部を覆う部分は、コンタクト１８６の上端部の形状に沿って上方に突出する。導電層１５２は、ボンディングパッド電極ＰＸに対応してＸ方向に複数設けられる。
ボンディングパッド電極ＰＸは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいる。ボンディングパッド電極ＰＸの上面の一部はポリイミド等の絶縁層１０３によって覆われている。また、ボンディングパッド電極ＰＸの上面の一部は絶縁層１０３に設けられた開口部を介して、メモリダイＭＤの外部に露出している。また、ボンディングパッド電極ＰＸの下面の一部は、配線層１７０中の配線１７１に接している。ボンディングパッド電極ＰＸは、この配線１７１、導電層１５２及びコンタクト１８６を介して、チップＣＰ内の構成に電気的に接続されている。
エッジシール領域ＲＥは、例えば図９に示す様に、Ｚ方向に延伸するコンタクト１８７と、コンタクト１８７の上端部に接する導電層１５３と、導電層１５３に電気的に接続されたダミー電極ＰＸＤと、を備えている。コンタクト１８７、導電層１５３及びダミー電極ＰＸＤは、それぞれ、コンタクト１８６、導電層１５２及びボンディングパッド電極ＰＸとほぼ同様に構成されている。ただし、コンタクト１８７、導電層１５３及びダミー電極ＰＸＤは、製造工程上の都合から設けられており、メモリセルアレイの一部としても周辺回路の一部としても機能しない。コンタクト１８７、導電層１５３及びダミー電極ＰＸＤは、チップＣＰ内の構成に電気的に接続されていなくても良い。
［チップＣＰの構造］
チップＣＰは、例えば図４に示す様に、半導体基板２００と、半導体基板２００の表面に設けられた複数のトランジスタＴｒと、を備える。これら複数のトランジスタＴｒは、上述の第２貼合電極ＰＩ２を介してチップＣＭ内の構成に接続され、メモリセルアレイの制御に用いられる周辺回路として機能する。この周辺回路は、例えば、読出動作において、ビット線ＢＬ、半導体層１２０、導電層１５０及び導電層１４１を含む電流経路に電圧を供給し、電流が流れるか否か等に応じてメモリセルに記録されたデータを判定する。
［製造方法］
次に、図１０～図２８を参照して、メモリダイＭＤの製造方法について説明する。図１０～図２８は、同製造方法について説明するための模式的な断面図である。図１２、図１６～図２２、図２４、図２６及び図２８は、図４に対応する断面を示している。図１０、図１１、図１３～図１５、図２３、図２５及び図２７は、図７に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図１０に示す様に、ウェハＷＭの半導体基板１００上に、酸化シリコン（ＳｉＯ２）等の絶縁層１０４を形成する。この工程では、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって絶縁層１０４の成膜を行う。また、ＲＩＥ（Reactive Ion Etching）又はウェットエッチング等の方法によってメモリセルアレイ領域ＲＭＣＡの外側の領域において絶縁層１０４を除去する。
次に、例えば図１１に示す様に、絶縁層１０４及び半導体基板１００の上面に、導電層１１１及び絶縁層１０２を形成する。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１２及び図１３に示す様に、絶縁層１０２の上面に、複数の絶縁層１１０Ａ及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１４に示す様に、複数の絶縁層１１０Ａ及び絶縁層１０１の一部を除去して、略階段状の構造を形成する。この工程では、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）を覆うレジストを形成する。次に、このレジストをマスクとするＲＩＥ又はウェットエッチング等の方法により、絶縁層１１０Ａの一部を選択的に除去する。次に、このレジストをマスクとするＲＩＥ又はウェットエッチング等の方法により、絶縁層１０１の一部を選択的に除去する。次に、ウェットエッチング等の方法によってレジストの一部を等方的に除去する。以下同様に、絶縁層１１０Ａの一部、絶縁層１０１の一部及びレジストの一部を順次除去する。
次に、例えば図１５に示す様に、図１４に示したような階段状の構造の上面に、酸化シリコン（ＳｉＯ２）等の絶縁層１０５を形成する。この工程は、例えば、ＣＶＤ等の方法によって実行する。
次に、例えば図１６に示す様に、半導体層１２０に対応する位置に、複数の貫通孔１２０Ａを形成する。貫通孔１２０Ａは、Ｚ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通し、導電層１１１の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１７に示す様に、貫通孔１２０Ａの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１８に示す様に、溝１４０Ａを形成する。溝１４０Ａは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び絶縁層１１０ＡをＹ方向に分断し、導電層１１１の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１９に示す様に、導電層１１０を形成する。この工程では、例えば、ウェットエッチング等の方法によって溝１４０Ａを介して絶縁層１１０Ａを除去する。また、ＣＶＤ等の方法によって導電層１１０を形成する。
次に、例えば図２０に示す様に、溝１４０Ａ内にブロック間構造１４０を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図２１に示す様に、配線層１６０（ビット線ＢＬ）、第１貼合電極ＰＩ１等を形成する。この工程は、例えば、ＣＶＤ、フォトリソグラフィー、エッチング等の方法によって行う。
次に、例えば図２２及び図２３に示す様に、チップＣＭに対応するウェハＷＭと、チップＣＰに対応するウェハＷＰと、を貼合する。この貼合工程では、例えば、ウェハＷＭをウェハＷＰに向かって押し付けることによってウェハＷＭをウェハＷＰに密着させ、熱処理等を行う。これにより、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、ウェハＷＭがウェハＷＰに貼合される。
次に、例えば図２４及び図２５に示す様に、ウェハＷＭに含まれる半導体基板１００及び導電層１１１を除去する。また、絶縁層１０２、ゲート絶縁膜１３０及び半導体層１２０の一部を除去して、半導体層１２０及び絶縁層１２５の上端を露出させる。この工程は、例えば、ウェットエッチング又はＲＩＥ等の手段によって行う。
次に、例えば図２６及び図２７に示す様に、絶縁層１０２及び絶縁層１２５の一部を除去する。この工程は、例えば、酸化シリコン（ＳｉＯ２）がシリコン（Ｓｉ）及びタングステン（Ｗ）よりも除去されやすい条件でＲＩＥ等を実行することによって行う。この工程により、半導体層１２０の上端、導電層１４１の上端及び図示しないコンタクト等の上端が、絶縁層１０２の上面よりも上方に位置することとなる。
次に、図２６及び図２７に示す構造の、半導体層１２０の上端に、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を注入する。また、熱処理等を行い、これによって注入した不純物を半導体層１２０中のシリコン（Ｓｉ）と結合させる。
次に、例えば図２８に示す様に、図２６及び図２７に示す様な構造の上面に導電層１５０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図２８に示す構造の、導電層１５０Ａを複数の部分に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程により、導電層１５０（図４）、導電層１５１（図６）、導電層１５２（図９）及び導電層１５３（図９）が形成される。
その後、この構造の上方に配線層１７０、ボンディングパッド電極ＰＸ等を形成し、ウェハＷＭ，ＷＰを貼り合わせた構造をダイシングすることにより、メモリダイＭＤが形成される。
［効果］
一のウェハにメモリセルアレイを形成し、他のウェハに周辺回路を形成し、これらのウェハを貼合することによって半導体記憶装置を形成することが可能である。この様な方法によって半導体記憶装置を形成する場合、例えば、メモリセルアレイ側のウェハに含まれる半導体基板の一部をソース線の一部として利用することが可能である。
この様な方法によって半導体記憶装置を形成する場合、ボンディングパッド電極の形成に際して、例えばメモリセルアレイ側のウェハに含まれる半導体基板に貫通孔を形成して、このウェハに含まれる配線等を露出させることが必要な場合がある。しかしながら、この様な方法を採用する場合、半導体基板にアスペクト比の大きい貫通孔を形成する必要があり、製造コストの増大を招いてしまう場合がある。
そこで、本実施形態においては、図２４及び図２５を参照して説明した工程において半導体基板１００等を除去し、半導体層１２０の上端を露出させている。また、これよりも後の工程において、半導体層１２０の上端に接続された導電層１５０等を形成している。この様な方法によれば、上述の様に、ボンディングパッド電極ＰＸの形成に際して、アスペクト比の大きい貫通孔を形成する必要が無い。従って、製造コストの増大を抑制可能である。
また、本実施形態においては、図２６及び図２７を参照して説明した工程において、絶縁層１０２及び絶縁層１２５の一部を除去して、半導体層１２０の上端が絶縁層１０２の上面及び絶縁層１２５の上端よりも上方に位置する様な構造を形成している。また、図２８を参照して説明した工程において、半導体層１２０の上端部の外周面及び内周面に、導電層１５０を形成している。この様な方法によれば、例えば図２６及び図２７に示す工程を実行しない場合と比較して、半導体層１２０と導電層１５０との接触面積を増大させることが可能である。これにより、半導体層１２０と導電層１５０との間の接触抵抗を大幅に抑制可能である。
また、本実施形態においては、図１１を参照して説明した工程において、半導体基板１００の上面に接する導電層１１１を形成している。また、図１６を参照して説明した工程においては、貫通孔１２０Ａの底面に導電層１１１が露出する様に、貫通孔１２０Ａを形成している。この様な方法によれば、貫通孔１２０Ａの形成に際して貫通孔１２０Ａの内周面に蓄積した電荷を、導電層１１１を介して放電することが出来る。これにより、この様な電荷に起因して生じ得るアーク放電、及び、これに起因して生じ得る構造の破壊を抑制して、半導体記憶装置を好適に製造することが可能である。
［第２実施形態］
次に、図２９を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図２９は、第２実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、導電層１５０のかわりに、導電層２５０を備えている。
導電層２５０は、半導体層１２０に対応して設けられた複数の導電部２５１と、導電層１４１に対応して設けられた複数の導電部２５２と、これら複数の導電部２５１，２５２の上面を覆う導電部２５３と、を備える。導電層２５０は、例えば、ソース線の一部として機能する。
導電部２５１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜、及び、タングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電部２５１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電部２５１は、それぞれ、半導体層１２０の上端部の上端、外周面及び内周面と接合している。また、導電部２５１は、絶縁層１２５の上端と接している。
導電部２５２は、例えば、導電部２５１と同一の材料を備えていても良い。導電部２５２は、それぞれ、導電層１４１の上端部の上端及びＸ方向の側面と接し、導電層１４１の上端に沿ってＸ方向に延伸する。
導電部２５３は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜、及び、タングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電部２５３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電部２５３は、例えば、導電部２５１と同一の材料を備えていても良いし、異なる材料を備えていても良い。導電部２５３は、例えば、絶縁層１０２の上面、導電部２５１の上面、及び、導電部２５２の上面を覆う。
尚、図示は省略するものの、本実施形態に係る半導体記憶装置は、導電層１５１（図６）、導電層１５２（図９）及び導電層１５３（図９）のかわりに、導電層２５０と同様の構造を有する複数の導電層を備えている。これら複数の導電層は、それぞれ、導電層１５１（図６）、導電層１５２（図９）及び導電層１５３（図９）に対応する配線として機能する。
次に、図３０及び図３１を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３０及び図３１は、第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
本実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。ただし、本実施形態においては、例えば図２８を参照して説明した工程において導電層１５０Ａを製膜した後、例えば図３０に示す様に、この導電層１５０Ａの、絶縁層１０２の上面に形成された部分を除去して、複数の導電部２５１，２５２を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。次に、例えば図３１に示す様に、図３０に示す様な構造の上面に、導電部２５３を形成する。この工程では、例えば、ＣＶＤ等の方法によって導電部２５３に対応する導電層を製膜し、ＲＩＥ等の方法によってこの導電層を分断する。
［第３実施形態］
次に、図３２を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図３２は、第３実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、絶縁層１０２のかわりに、絶縁層３０２を備えている。
絶縁層３０２は、基本的には第１実施形態に係る絶縁層１０２と同様に構成されている。
ただし、図７を参照して説明した様に、絶縁層１０２は、メモリセルアレイ領域ＲＭＣＡの内側に設けられた部分１０２Ｉと、メモリセルアレイ領域ＲＭＣＡの外側に設けられた部分１０２Ｏと、を備えていた。また、部分１０２ＯのＺ方向における厚みは、部分１０２ＩのＺ方向における厚みよりも小さかった。また、部分１０２Ｉと部分１０２Ｏとの接続部分には、段差１０２Ｓが形成されていた。
一方、図３２に示す様に、絶縁層３０２は、メモリセルアレイ領域ＲＭＣＡの内側に設けられた部分３０２Ｉと、メモリセルアレイ領域ＲＭＣＡの外側に設けられた部分３０２Ｏと、を備える。また、部分３０２ＯのＺ方向における厚みは、部分３０２ＩのＺ方向における厚みよりも大きい。また、部分３０２Ｉと部分３０２Ｏとの接続部分には、段差３０２Ｓが形成されている。段差３０２Ｓは、例えば、メモリセルアレイ領域ＲＭＣＡの外縁に沿って設けられている。
尚、本実施形態に係る半導体記憶装置は、導電層１５０のかわりに導電層２５０を備えていても良い。
次に、図３３を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図３３は、第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
本実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。
ただし、第１実施形態においては、例えば図１０を参照して説明した工程において、ウェハＷＭの半導体基板１００上に絶縁層１０４を形成した後、ＲＩＥ又はウェットエッチング等の方法によって、メモリセルアレイ領域ＲＭＣＡ（図２）の外側の領域において絶縁層１０４を除去していた。
一方、本実施形態においては、例えば図３３に示す様に、ウェハＷＭの半導体基板１００上に絶縁層１０４を形成した後、ＲＩＥ（Reactive Ion Etching）又はウェットエッチング等の方法によって、メモリセルアレイ領域ＲＭＣＡ（図２）の外側の領域ではなく、内側の領域において絶縁層１０４を除去する。
［第４実施形態］
次に、図３４を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図３４は、第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
本実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。ただし、本実施形態においては、図１０及び図１１を参照して説明した工程を実行しない。また、本実施形態においては、ウェハＷＭに含まれる半導体基板１００のダイシングラインＤＬ上に、半導体基板１００の上面に接する導電層４１１を形成する。また、その他の領域に、酸化シリコン（ＳｉＯ２）等の絶縁層４０２を形成する。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１２５…絶縁層、１３０…ゲート絶縁膜、１４１…導電層、１５０…導電層。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第１方向に延伸し、前記第１半導体層の外周面を覆う第１ゲート絶縁膜と、
    前記第１方向に延伸し、前記第１半導体層によって外周面が覆われた第１絶縁層と、
    前記複数の第１導電層よりも前記基板から遠く、前記第１半導体層の前記第１方向の一端に接続された第２導電層と
    を備え、
    前記第１半導体層は、
    前記複数の第１導電層と対向する第１領域と、
    前記第１領域よりも前記基板から遠い第２領域と
    を備え、
    前記第２導電層は、前記第１半導体層の第２領域の内周面及び外周面に接続され、前記第１絶縁層の前記第１方向の一端と接する
    半導体記憶装置。
  2. 前記第１方向に延伸し、前記複数の第１導電層と対向する第２半導体層と、
    前記第１方向に延伸し、前記第２半導体層の外周面を覆う第２ゲート絶縁膜と、
    前記第１方向に延伸し、前記第２半導体層によって外周面が覆われた第２絶縁層と
    を備え、
    前記第２半導体層は、
    前記複数の第１導電層と対向する第３領域と、
    前記第３領域よりも前記基板から遠い第４領域と
    を備え、
    前記第２導電層は、前記第２半導体層の第４領域の内周面及び外周面に接続され、前記第２絶縁層の前記第１方向の一端と接する
    請求項１記載の半導体記憶装置。
  3. 前記第１半導体層の前記第１方向における前記基板側の端部に接続された第１コンタクトと、
    前記第１コンタクトに接続された第１ビット線と、
    前記第２半導体層の前記第１方向における前記基板側の端部に接続された第２コンタクトと、
    前記第２コンタクトに接続された第２ビット線と
    を備える請求項２記載の半導体記憶装置。
  4. 前記複数の第１導電層よりも前記基板から遠く、前記第２導電層よりも前記基板に近い第３絶縁層を備え、
    前記第３絶縁層は、
    前記第１方向から見て前記複数の第１導電層と重なる第１部分と、
    前記第１方向から見て前記複数の第１導電層と重ならない第２部分と
    を備え、
    前記第２部分の前記第１方向における厚みは、前記第１部分の前記第１方向における厚みよりも小さく、又は、前記第１部分の前記第１方向における厚みよりも大きい
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第２導電層よりも前記基板から遠いボンディングパッド電極と、
    前記第２導電層と前記ボンディングパッド電極との間に設けられ、前記ボンディングパッド電極に接続された第１配線と
    を備える請求項１～４のいずれか１項記載の半導体記憶装置。
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