TW202211444A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，係提供一種可合適地製造之半導體記憶裝置。  　　實施形態之半導體記憶裝置，係具備有：基板；和複數之第1導電層，係在與基板之表面相交叉之第1方向上而並排；和第1半導體層，係在第1方向上延伸並與複數之第1導電層相對向；和第1閘極絕緣膜，係在第1方向上延伸並覆蓋第1半導體層之外周面；和第1絕緣層，係在第1方向上延伸，並藉由第1半導體層而使外周面被作覆蓋；以及第2導電層，係較複數之第1導電層而更從基板遠離，並被與第1半導體層之第1方向之其中一端作連接。第1半導體層，係具備有與複數之第1導電層相對向之第1區域、和較第1區域而更從基板遠離之第2區域。第2導電層，係被與第1半導體層之第2區域之內周面以及外周面作連接，並與第1絕緣層之第1方向之其中一端相接。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。    [關連申請案]  　　本申請案，係享受以日本專利申請2020-146059號(申請日：2020年8月31日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
周知有下述一般之半導體記憶裝置，其係具備有基板、和在與此基板之表面相交叉之方向上而被作了層積的複數之導電層、和與此些之複數之導電層相對向之半導體層、以及被設置於導電層以及半導體層之間之閘極絕緣層。閘極絕緣層，例如，係具備有氮化矽(Si3 N4 )等之絕緣性之電荷積蓄層或浮動閘極等之導電性之電荷積蓄層等的能夠記憶資料之記憶體部。
實施形態，係提供一種可合適地製造之半導體記憶裝置。  　　其中一個實施形態之半導體記憶裝置，係具備有：基板；和複數之第1導電層，係在與基板之表面相交叉之第1方向上而並排；和第1半導體層，係在第1方向上延伸並與複數之第1導電層相對向；和第1閘極絕緣膜，係在第1方向上延伸並覆蓋第1半導體層之外周面；和第1絕緣層，係在第1方向上延伸，並藉由第1半導體層而使外周面被作覆蓋；以及第2導電層，係較複數之第1導電層而更從基板遠離，並被與第1半導體層之第1方向之其中一端作連接。第1半導體層，係具備有與複數之第1導電層相對向之第1區域、和較第1區域而更從基板遠離之第2區域。第2導電層，係被與第1半導體層之第2區域之內周面以及外周面作連接，並與第1絕緣層之第1方向之其中一端相接。
接著，參照圖面，對實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。又，以下之圖面，係為示意性者，為了便於說明，係會有將一部分之構成等作省略的情況。又，針對複數之實施形態，對於共通的部分，係會有附加相同之元件符號並省略其說明的情況。  　　又，在本說明書中，在提及「半導體記憶裝置」的情況時，係會有指記憶體晶粒的情形，也會有指記憶體晶片、記憶卡、SSD(固態硬碟，Solid State Drive)等之包含有控制器晶粒之記憶體系統的情形。進而，也會有指智慧型手機、平板型終端、個人電腦等之包含有主機電腦之構成的情形。  　　又，在本說明書中，當提到第1構成為與第2構成「電性連接」的情況時，係可指第1構成為與第2構成直接作連接，亦可指第1構成為經由配線、半導體構件或電晶體等而與第2構成作連接。例如，在將3個的電晶體串聯地作了連接的情況時，就算是第2個的電晶體乃身為OFF狀態，第1個的電晶體和第3個的電晶體亦係被「電性連接」。  　　又，在本說明書中，係將相對於基板之上面而為平行的特定之方向稱作X方向，並將相對於基板之上面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之上面而為垂直之方向稱作Z方向。  　　又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將與此沿著特定之面之第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相對應，亦可並未相互對應。  　　又，在本說明書中，「上」或「下」等之表現，係設為以基板作為基準。例如，若是將沿著上述Z方向而從基板遠離之方向稱作上，則係將沿著Z方向而接近基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之基板側之面或端部，當提到上面或上端的情況時，係指此構成之與基板相反側之面或端部。又，係將與X方向或Y方向相交叉之面稱作側面等。  　　又，在本說明書中，當針對構成、構件等，而提到特定方向之「寬幅」、「長度」或「厚度」等的情況時，係會有代表在藉由SEM(Scanning electron microscopy)或TEM (Transmission electron microscopy)等所觀察到的剖面等處之寬幅、長度或厚度等的情形。    [第1實施形態]  [記憶體晶粒MD之構造]  　　第1圖，係為對於本實施形態之半導體記憶裝置的構成例作展示之示意性的分解立體圖。本實施形態之半導體記憶裝置，係具備有記憶體晶粒MD。記憶體晶粒MD，係具備有：包含記憶體胞陣列之晶片CM 、和包含周邊電路之晶片CP 。  　　在晶片CM 之上面，係被設置有複數之接合墊片電極PX 。又，在晶片CM 之下面，係被設置有複數之第1貼合電極PI1 。又，在晶片CP 之上面，係被設置有複數之第2貼合電極PI2 。以下，針對晶片CM ，係將被設置有複數之第1貼合電極PI1 之面稱作表面，並將被設置有複數之接合墊片電極PX 之面稱作背面。又，針對晶片CP ，係將被設置有複數之第2貼合電極PI2 之面稱作表面，並將與表面相反側之面稱作背面。在圖示之例中，晶片CP 之表面係被設置在較晶片CP 之背面而更上方處，晶片CM 之背面係被設置在較晶片CM 之表面而更上方處。  　　晶片CM 以及晶片CP ，係以使晶片CM 之表面與晶片CP 之表面相對向的方式而被作配置。複數之第1貼合電極PI1 ，係分別與複數之第2貼合電極PI2 相互對應地而被作設置，並被配置在可貼合於複數之第2貼合電極PI2 處之位置處。第1貼合電極PI1 和第2貼合電極PI2 ，係作為用以將晶片CM 和晶片CP 相貼合並且作電性導通的貼合電極而起作用。接合墊片電極PX ，係作為用以將記憶體晶粒MD與未圖示之控制器晶粒等作電性連接的電極而起作用。  　　另外，在第1圖之例中，晶片CM 之角部a1、a2、a3、a4，係分別與晶片CP 之角部b1、b2、b3、b4相對應。  　　第2圖，係為對於晶片CM 之構成作展示的示意性之底面圖。第3圖，係為將第2圖之以A所標示的部分之構成作擴大展示之示意性的底面圖。第4圖，係為將第3圖中所示之構造沿著B-B'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。第5圖，係為將第4圖之以C所標示的部分之構成作擴大展示之示意性的剖面圖。第6圖，係為將第3圖中所示之構造沿著D-D'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。第7圖，係為將第3圖中所示之構造沿著E-E'線以及F-F'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。另外，在第7圖中，係亦對於在後述之記憶體胞陣列外周區域RMCAE 處的構造有所展示。第8圖，係為對於該半導體記憶裝置的一部分之構成作展示之示意性的剖面圖。第9圖，係為將第2圖中所示之構造沿著G-G'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。    [晶片CM 之構造]  　　晶片CM ，例如係如同第2圖中所示一般，具備有：在X以及Y方向上而並排之4個的記憶體胞陣列區域RMCA 、和沿著記憶體胞陣列區域RMCA 之外周而被作設置的記憶體胞陣列外周區域RMCAE 、和與複數之接合墊片電極PX 相對應的複數之接合墊片電極區域RPX 、以及沿著晶片CM 之外緣部而被作設置之邊封區域RE 。  　　記憶體胞陣列區域RMCA ，係具備有在Y方向上而並排之複數之記憶體塊BLK、和分別被設置於此些之複數之記憶體塊BLK之間的複數之塊間構造140(第3圖)、和被設置在複數之記憶體塊BLK以及複數之塊間構造140之上面處的導電層150(第4圖)。又，在此些之複數之記憶體塊BLK之下方處，係被設置有配線層160。又，在導電層150之上方，係被設置有配線層170。  　　記憶體塊BLK，例如係如同第3圖中所示一般，具備有：記憶體洞區域RMH 、和在X方向上而被設置於與記憶體洞區域RMH 相異之位置處的貫通接點區域R180 、和在X方向上而被設置於與記憶體洞區域RMH 以及貫通接點區域R180 相異之位置處的佈線區域R190 。  　　記憶體塊BLK之記憶體洞區域RMH ，例如係如同第4圖中所示一般，具備有：在Z方向上而並排的複數之導電層110、和在Z方向上而延伸的複數之半導體層120、和分別被設置於複數之導電層110以及複數之半導體層120之間之複數之閘極絕緣膜130。  　　導電層110，係身為於X方向上而延伸之略板狀之導電層。導電層110，例如，係作為字元線以及被與此作連接的複數之記憶體胞之閘極電極等而起作用。導電層110，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電層110，例如，係亦可包含有包含磷(P)等之N型雜質或硼(B)等之P型雜質的多晶矽等。於在Z方向上而並排的複數之導電層110之間，係被設置有氧化矽(SiO2 )等之絕緣層101。又，在位置於最上方處之導電層110之上面，係被設置有氧化矽(SiO2 )等之絕緣層102。在圖示之例中，絕緣層102之在Z方向上之厚度，係較絕緣層101之在Z方向上之厚度而更大。  　　半導體層120，例如係如同第3圖中所示一般，在X方向以及Y方向上以特定之圖案而並排。半導體層120，例如，係作為複數之記憶體胞之通道區域等而起作用。半導體層120，例如，係身為多晶矽(Si)等之半導體層。半導體層120，例如係如同第4圖中所示一般，具有略有底圓筒狀之形狀，在中心部分處係被設置有氧化矽等之絕緣層125(第5圖)。又，半導體層120之外周面，係分別被導電層110所包圍，並與導電層110相對向。  　　在半導體層120之下端部處，係被設置有包含磷(P)等之N型雜質之雜質區域。此雜質區域，係覆蓋絕緣層125之下端。又，此雜質區域，係被與配線層160中之位元線BL作電性連接。位元線BL，係經由上述之第1貼合電極Pi1 而被與晶片CP 內之構成作電性連接。  　　在半導體層120之上端部處，係被設置有包含磷(P)等之N型雜質或硼(B)等之P型雜質之雜質區域。此雜質區域，係被形成為略圓筒狀，上端部係位置於較絕緣層102之上面以及絕緣層125之上端而更上方處。又，此雜質區域之外周面之一部分係與閘極絕緣膜130相接，位置於較此而更上方處之一部分係與導電層150相接合。又，此雜質區域之內周面之一部分係與絕緣層125相接，位置於較此而更上方處之一部分係與導電層150相接合。又，此雜質區域之上端，係與導電層150相接合。  　　閘極絕緣膜130，係具有將半導體層120之外周面作覆蓋的略圓筒狀之形狀。閘極絕緣膜130，例如係如同第5圖中所示一般，具備有被層積於半導體層120以及導電層110之間之穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133。穿隧絕緣膜131以及阻隔絕緣膜133，例如，係為氧化矽(SiO2 )等之絕緣膜。電荷積蓄膜132，例如，係為氮化矽(Si3 N4 )等之能夠積蓄電荷之膜。穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133，係具有略圓筒狀之形狀，並沿著半導體層120之外周面而在Z方向上延伸。  　　另外，在第5圖中，係針對使閘極絕緣膜130具備有氮化矽等之電荷積蓄膜132之例作了展示。然而，閘極絕緣膜130，例如，係亦可具備有包含N型或P型之雜質的多晶矽等之浮動閘極。  　　塊間構造140，例如係如同第4圖中所示一般，具備有在Z方向以及X方向上而延伸之導電層141、和被設置在導電層141之Y方向之側面處的氧化矽(SiO2 )等之絕緣層142。導電層141，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。導電層141，例如，係作為源極線之一部分而起作用。另外，導電層141之上端部，係位置在較絕緣層102之上面而更上方處。又，導電層141之上端部的上端以及在X方向上之兩側面，係與導電層150相接合。  　　導電層150，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電層150，例如，係亦可包含有包含磷(P)等之N型雜質或硼(B)等之P型雜質的多晶矽等。導電層150，例如，係作為源極線之一部分而起作用。  　　導電層150，係與絕緣層102之上面、半導體層120之上端部、絕緣層125之上端以及導電層141之上端部相接。導電層150中之將絕緣層102之上面作覆蓋的部分，係沿著絕緣層102之上面而被略平坦地形成。又，導電層150中之將半導體層120之上端部以及絕緣層125之上端作覆蓋的部分，係沿著半導體層120之上端部之形狀而朝向上方突出。此種突出部，係與半導體層120相對應地而在X方向以及Y方向上被設置有複數。又，導電層150中之將導電層141之上端部作覆蓋的部分，係沿著導電層141之上端部之形狀而朝向上方突出。此種突出部，係與導電層141相對應地而在Y方向上被設置有複數，並在X方向上延伸。  　　記憶體塊BLK之貫通接點區域R180 ，例如係如同第3圖中所示一般，具備有：在Y方向上而並排之2個的配線區域R181 、和被設置在此些之2個的配線區域R181 之間之貫通接點小區域R182 、和被設置在配線區域R181 以及貫通接點小區域R182 之間的氧化矽(SiO2 )等之絕緣層180。  　　記憶體塊BLK之配線區域R181 ，例如係如同第6圖中所示一般，具備有在Z方向上而並排之複數之導電層110。此些之複數之導電層110之在Y方向上的側面，係分別與絕緣層180相接。此些之複數之導電層110，例如係如同第3圖中所示一般，身為被設置在記憶體洞區域RMH 處的複數之導電層110之一部分。另外，如同第6圖中所示一般，在配線區域R181 處，係於絕緣層102之上面處被設置有導電層150之一部分。  　　記憶體塊BLK之貫通接點小區域R182 ，例如係如同第6圖中所示一般，具備有在Z方向上而並排的複數之絕緣層110A、和在Z方向上而延伸之接點181。又，在記憶體塊BLK之貫通接點小區域R182 處，係被設置有導電層151。  　　絕緣層110A，係身為於X方向上而延伸之略板狀之絕緣層。此些之複數之絕緣層110A之在Y方向上的側面，係分別與絕緣層180相接。絕緣層110A，例如，係身為氮化矽(Si3 N4 )等之絕緣層。於在Z方向上而並排的複數之絕緣層110A之間，係被設置有氧化矽(SiO2 )等之絕緣層101。又，在位置於最上方處之絕緣層110A之上面，係被設置有氧化矽(SiO2 )等之絕緣層102。  　　接點181，例如係如同第3圖中所示一般，在X方向上以特定之間隔而並排。接點181，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。例如如同第6圖中所示一般，接點181，係經由配線層160中之配線161以及第1貼合電極PI1 ，而被與晶片CP 內之構成作電性連接。又，接點181之上端部，係位置在較絕緣層102之上面而更上方處。又，接點181之上端部之外周面以及上端，係與導電層151相接。接點181，係經由此導電層151、配線層170中之配線171，而例如被與接合墊片電極Px 等作電性連接。  　　導電層151，基本上係與導電層150相同地而被構成。但是，導電層151，係與導電層150相互電性獨立。又，導電層151，係與絕緣層102之上面以及接點181之上端部相接。導電層151中之將絕緣層102之上面作覆蓋的部分，係沿著絕緣層102之上面而被略平坦地形成。又，導電層151中之將接點181之上端部作覆蓋的部分，係沿著接點181之上端部之形狀而朝向上方突出。導電層151，係與接點181相對應地而在X方向上被設置有複數。  　　記憶體塊BLK之佈線區域R190 ，例如係如同第7圖中所示一般，具備有在Z方向上而並排的複數之導電層110、和在Z方向上而延伸之接點191。  　　佈線區域R190 中之複數之導電層110，例如係如同第3圖中所示一般，身為被設置在記憶體洞區域RMH 處的複數之導電層110之一部分。此些之複數之導電層110，例如係如同第7圖中所示一般，分別具備有在從Z方向作觀察時會與位置在更下方處的導電層110之至少任一者相重疊之區域、和不會與位置在更下方處之導電層110之任一者相重疊之區域。以下，係會有將此種構造稱作略階梯狀之構造的情況。  　　接點191，例如係如同第3圖中所示一般，在X方向以及Y方向上以特定之間隔而並排。接點191，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。例如如同第7圖中所示一般，接點191之下端部，係經由配線層160中之配線161以及第1貼合電極PI1 ，而被與晶片CP 內之構成作電性連接。又，接點191之上端部，係分別與導電層110之一部分相接。  　　記憶體胞陣列外周區域RMCAE ，例如係如同第7圖中所示一般，包含有絕緣層102之一部分。絕緣層102，例如係如同第7圖中所示一般，具備有被設置在記憶體胞陣列區域RMCA 之內側處的部分102I、和被設置在記憶體胞陣列區域RMCA 之外側處的部分102O。部分102O之在Z方向上之厚度，係較部分102I之在Z方向上之厚度而更小。又，在部分102I與部分102O之間之連接部分處，係被形成有階差102S。階差102S，例如，係沿著記憶體胞陣列區域RMCA 之外緣而被作設置。  　　又，記憶體胞陣列外周區域RMCAE ，例如係如同第8圖中所示一般，具備有於Z方向上而延伸的接點185。接點185，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。接點185，係經由配線層160中之配線161以及第1貼合電極PI1 ，而被與晶片CP 內之構成作電性連接。又，接點185之上端部，係與導電層150相接。另外，接點185之位置，係可適當作調整。  　　接合墊片電極區域RPX ，例如係如同第9圖中所示一般，具備有在Z方向上而延伸之接點186、和與接點186之上端部相接之導電層152、和被與導電層152作電性連接之接合墊片電極PX 。  　　接點186，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。接點186，係經由配線層160中之配線161以及第1貼合電極PI1 ，而被與晶片CP 內之構成作電性連接。又，接點186之上端部，係與導電層152相接。  　　導電層152，基本上係與導電層150相同地而被構成。但是，導電層152，係與導電層150相互電性獨立。又，導電層152，係與絕緣層102之上面以及接點186之上端部相接。導電層152中之將絕緣層102之上面作覆蓋的部分，係沿著絕緣層102之上面而被略平坦地形成。又，導電層152中之將接點186之上端部作覆蓋的部分，係沿著接點186之上端部之形狀而朝向上方突出。導電層152，係與接合墊片電極PX 相對應地而在X方向上被設置有複數。  　　接合墊片電極PX ，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鋁(Al)等之金屬膜的層積膜等。接合墊片電極PX 之上面的一部分，係藉由聚醯亞胺等之絕緣層103而被作覆蓋。又，接合墊片電極PX 之上面之一部分，係經由被設置在絕緣層103處之開口部，而於記憶體晶粒MD之外部有所露出。又，接合墊片電極PX 之下面的一部分，係與配線層170中之配線171相接。接合墊片電極PX ，係經由此配線171、導電層152以及接點186，而被與晶片CP 內之構成作電性連接。  　　邊封區域RE ，例如係如同第9圖中所示一般，具備有：在Z方向上延伸之接點187、和與接點187之上端部相接之導電層153、和被與導電層153作電性連接的假電極PXD 。接點187、導電層153以及假電極PXD ，係分別與接點186、導電層152以及接合墊片電極PX 略相同地而被構成。但是，接點187、導電層153以及假電極PXD ，乃是為了製造工程的方便而被設置者，其係並不作為記憶體胞陣列之一部分而起作用，也不作為周邊電路之一部分而起作用。接點187、導電層153以及假電極PXD ，係亦可並不被與晶片CP 內之構成作電性連接。    [晶片CP 之構造]  　　晶片CP ，例如係如同第4圖中所示一般，具備有半導體基板200、和被設置在半導體基板200之表面上的複數之電晶體Tr。此些之複數之電晶體Tr，係經由上述之第2貼合電極PI2 而被與晶片CM 內之構成作連接，並作為被使用於記憶體胞陣列之控制中的周邊電路而起作用。此周邊電路，例如，在讀出動作中，係對於包含有位元線BL、半導體層120、導電層150以及導電層141的電流路徑而供給電壓，並因應於電流是否流動等來判定被記錄在記憶體胞中之資料。    [製造方法]  　　接著，參照第10圖～第28圖，針對記憶體晶粒MD之製造方法作說明。第10圖～第28圖，係為用以對於該製造方法作說明之示意性的剖面圖。第12圖、第16圖～第22圖、第24圖、第26圖以及第28圖，係展示有與第4圖相對應的剖面。第10圖、第11圖、第13圖～第15圖、第23圖、第25圖以及第27圖，係展示有與第7圖相對應的剖面。  　　在本實施形態之記憶體晶粒MD之製造時，例如係如同第10圖中所示一般，在晶圓WM 之半導體基板100上，形成氧化矽(SiO2 )等之絕緣層104。在此工程中，例如，係藉由CVD (Chemical Vapor Deposition)等之方法而進行絕緣層104之成膜。又，係藉由RIE(Reactive Ion Etching)或濕蝕刻等之方法，來在記憶體胞陣列區域RMCA 之外側之區域處而將絕緣層104去除。  　　接著，例如如同第11圖中所示一般，在絕緣層104以及半導體基板100之上面，形成導電層111以及絕緣層102。導電層111，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電層111，例如，係亦可包含有包含磷(P)等之N型雜質或硼(B)等之P型雜質的多晶矽等。此工程，例如，係藉由CVD等之方法而進行。  　　接著，例如如同第12圖以及第13圖中所示一般，在絕緣層102之上面，形成複數之絕緣層110A以及絕緣層101。此工程，例如，係藉由CVD等之方法而進行。  　　接著，例如如同第14圖中所示一般，將複數之絕緣層110A以及絕緣層101之一部分去除，而形成略階梯狀之構造。在此工程中，例如，係形成覆蓋記憶體胞陣列區域RMCA (第2圖)之阻劑。接著，藉由以此阻劑作為遮罩之RIE或濕蝕刻等之方法，來將絕緣層110A之一部分選擇性地去除。接著，藉由以此阻劑作為遮罩之RIE或濕蝕刻等之方法，來將絕緣層101之一部分選擇性地去除。接著，藉由濕蝕刻等之方法，來將阻劑之一部分等向性地去除。以下，同樣地，將絕緣層110A之一部分、絕緣層101之一部分以及阻劑之一部分依序去除。  　　接著，例如如同第15圖中所示一般，在如同第14圖中所示一般之階梯狀之構造的上面，形成氧化矽(SiO2 )等之絕緣層105。此工程，例如，係藉由CVD等之方法而實行。  　　接著，例如如同第16圖中所示一般，在與半導體層120相對應之位置處，形成複數之貫通孔120A。貫通孔120A，係身為在Z方向上延伸並貫通絕緣層101以及絕緣層110A而使導電層111之上面露出的貫通孔。此工程，例如，係藉由RIE等之方法而進行。  　　接著，例如如同第17圖中所示一般，在貫通孔120A之內周面處，形成閘極絕緣膜130、半導體層120以及絕緣層125。此工程，例如，係藉由CVD等之方法而進行。  　　接著，例如如同第18圖中所示一般，形成溝140A。溝140A，係身為在Z方向以及X方向上延伸並將絕緣層101以及絕緣層110A在Y方向上作分斷而使導電層111之上面露出的溝。此工程，例如，係藉由RIE等之方法而進行。  　　又，例如如同第19圖中所示一般，而形成導電層110。在此工程中，例如，係藉由濕蝕刻等之方法來經由溝140A而將絕緣層110A去除。又，係藉由CVD等之方法而形成導電層110。  　　接著，例如如同第20圖中所示一般，在溝140A內形成塊間構造140。此工程，例如，係藉由CVD以及RIE等之方法而進行。  　　接著，例如如同第21圖中所示一般，形成配線層160(位元線BL)、第1貼合電極PI1 等。此工程，例如，係藉由CVD、光微影、蝕刻等之方法來進行。  　　接著，例如如同第22圖以及第23圖中所示一般，將對應於晶片CM 之晶圓WM 與對應於晶片CP 之晶圓WP 作貼合。在此貼合工程中，例如，係藉由將晶圓WM 朝向晶圓WP 作推壓附著，來使晶圓WM 與晶圓WP 相互密著，並進行熱處理等。藉由此，經由第1貼合電極PI1 以及第2貼合電極PI2 ，晶圓WM 係被貼合於晶圓WP 上。  　　接著，例如如同第24圖以及第25圖中所示一般，將被包含於晶圓WM 中的半導體基板100以及導電層111去除。又，係將絕緣層102、閘極絕緣膜130以及半導體層120之一部分去除，而使半導體層120以及絕緣層125之上端露出。此工程，例如，係藉由濕蝕刻或RIE等之手段來進行。  　　接著，例如如同第26圖以及第27圖中所示一般，將絕緣層102以及絕緣層125之一部分去除。此工程，例如，係藉由以會使氧化矽(SiO2 )相較於矽(Si)以及鎢(W)而更容易被去除的條件來實行RIE等，而進行之。藉由此工程，半導體層120之上端、導電層141之上端以及未圖示之接點等之上端，係成為位置在較絕緣層102之上面而更上方處。  　　接著，在第26圖以及第27圖中所示之構造之半導體層120之上端處，植入磷(P)等之N型雜質或硼(B)等之P型雜質。又，係進行熱處理等，藉由此，來使所植入了的雜質與半導體層120中之矽(Si)相結合。  　　接著，例如如同第28圖中所示一般，在如同第26圖以及第27圖中所示一般之構造之上面，形成導電層150A。此工程，例如，係藉由CVD等之方法而進行。  　　又，將第28圖中所示之構造的導電層150A分斷為複數之部分。此工程，例如，係藉由RIE等之方法而進行。藉由此工程，導電層150(第4圖)、導電層151(第6圖)、導電層152(第9圖)以及導電層153(第9圖)係被形成。  　　之後，在此構造之上方處形成配線層170、接合墊片電極PX 等，並對於將晶圓WM 、WP 作了貼合的構造進行切割，藉由此，記憶體晶粒MD係被形成。    [效果]  　　能夠在1個的晶圓上形成記憶體胞陣列，並在其他之晶圓上形成周邊電路，並且藉由將此些之晶圓貼合，而形成半導體記憶裝置。在藉由此種方法來形成半導體記憶裝置的情況時，例如，係可將被包含於記憶體胞陣列側處之晶圓中的半導體基板之一部分作為源極線之一部分來作利用。  　　在藉由此種方法來形成半導體記憶裝置的情況時，於形成接合墊片電極時，例如係會有需要在被包含於記憶體胞陣列側處之晶圓中的半導體基板處形成貫通孔並使被包含於此晶圓中之配線等露出的情況。然而，在採用此種方法的情況時，係有必要在半導體基板處形成縱橫比為大之貫通孔，而會有導致製造成本增大的情況。  　　因此，在本實施形態中，係在參照第24圖以及第25圖所作了說明的工程中，將半導體基板100等去除，並使半導體層120之上端露出。又，在較此而更之後的工程中，係形成被與半導體層120之上端作了連接的導電層150等。若依據此種方法，則如同上述一般，在形成接合墊片電極PX 時，係並不需要形成縱橫比為大之貫通孔。故而，係能夠對於製造成本之增大作抑制。  　　又，在本實施形態中，係在參照第26圖以及第27圖所作了說明的工程中，將絕緣層102以及絕緣層125之一部分去除，並形成使半導體層120之上端位置在較絕緣層102之上面以及絕緣層125之上端而更上方處一般的構造。又，係在參照第28圖所作了說明之工程中，在半導體層120之上端部之外周面以及內周面處，形成有導電層150。若依據此種方法，例如相較於並不實行第26圖以及第27圖中所示之工程的情況，係能夠使半導體層120與導電層150之間之接觸面積增大。藉由此，係能夠大幅度地對於半導體層120與導電層150之間之接觸阻抗作抑制。  　　又，在本實施形態中，在參照第11圖所作了說明之工程中，係形成有與半導體基板100之上面相接的導電層111。又，係在參照第16圖所作了說明之工程中，以會使導電層111在貫通孔120A之底面處露出的方式，而形成有貫通孔120A。若依據此種方法，則係能夠將在形成貫通孔120A時所積蓄在貫通孔120A之內周面處的電荷，經由導電層111來作放電。藉由此，來抑制可能會起因於此種電荷所產生的電弧放電，並抑制起因於電弧放電所可能發生的構造之破壞，而能夠合適地製造半導體記憶裝置。    [第2實施形態]  　　接著，參照第29圖，針對第2實施形態之半導體記憶裝置之構成作說明。第29圖，係為用以對於第2實施形態之半導體記憶裝置之構成作說明之示意性的剖面圖。  　　第2實施形態之半導體記憶裝置，基本上係與第1實施形態之半導體記憶裝置相同地而被構成。但是，第2實施形態之半導體記憶裝置，係替代導電層150，而具備有導電層250。  　　導電層250，係具備有：對應於半導體層120所被設置的複數之導電部251、和對應於導電層141所被設置的複數之導電部252、以及將此些之複數之導電部251、252之上面作覆蓋的導電部253。導電層250，例如，係作為源極線之一部分而起作用。  　　導電部251，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電部251，例如，係亦可包含有包含磷(P)等之N型雜質或硼(B)等之P型雜質的多晶矽等。導電部251，係分別與半導體層120之上端部之上端、外周面以及內周面相接合。又，導電部251，係與絕緣層125之上端相接。  　　導電部252，例如，係亦可具備有與導電部251相同之材料。導電部252，係分別與導電層141之上端部的上端以及X方向之側面相接，並沿著導電層141之上端而在X方向上延伸。  　　導電部253，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電部253，例如，係亦可包含有包含磷(P)等之N型雜質或硼(B)等之P型雜質的多晶矽等。導電部253，例如，係可具備有與導電部251相同之材料，亦可具備有相異之材料。導電部253，例如，係覆蓋絕緣層102之上面、導電部251之上面以及導電部252之上面。  　　另外，雖係省略圖示，但是，本實施形態之半導體記憶裝置，係替代導電層151(第6圖)、導電層152(第9圖)以及導電層153(第9圖)，而具備有具有與導電層250相同的構造之複數之導電層。此些之複數之導電層，係分別作為與導電層151(第6圖)、導電層152(第9圖)以及導電層153(第9圖)相對應之配線而起作用。  　　接著，參照第30圖以及第31圖，針對第2實施形態之半導體記憶裝置之製造方法作說明。第30圖以及第31圖，係為用以對於第2實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　本實施形態之半導體記憶裝置之製造方法，基本上係與第1實施形態之半導體記憶裝置之製造方法相同。但是，在本實施形態中，係例如在參照第28圖所作了說明之工程中製膜導電層150A，之後，例如如同第30圖中所示一般地，將此導電層150A之被形成於絕緣層102之上面處的部分去除，而形成複數之導電部251、252。此工程，例如，係藉由RIE等之方法而進行。接著，例如如同第31圖中所示一般，在如同第30圖中所示一般之構造之上面，形成導電部253。在此工程中，例如，係藉由CVD等之方法而製膜與導電部253相對應之導電層，並藉由RIE等之方法而將此導電層分斷。    [第3實施形態]  　　接著，參照第32圖，針對第3實施形態之半導體記憶裝置之構成作說明。第32圖，係為用以對於第3實施形態之半導體記憶裝置之構成作說明之示意性的剖面圖。  　　第3實施形態之半導體記憶裝置，基本上係與第1實施形態之半導體記憶裝置相同地而被構成。但是，第3實施形態之半導體記憶裝置，係替代絕緣層102，而具備有絕緣層302。  　　絕緣層302，基本上係與第1實施形態之絕緣層102相同地而被構成。  　　但是，如同參照第7圖所作了說明一般，絕緣層102，係具備有被設置在記憶體胞陣列區域RMCA 之內側處的部分102I、和被設置在記憶體胞陣列區域RMCA 之外側處的部分102O。又，部分102O之在Z方向上之厚度，係較部分102I之在Z方向上之厚度而更小。又，在部分102I與部分102O之間之連接部分處，係被形成有階差102S。  　　另一方面，如同第32圖中所示一般，絕緣層302，係具備有被設置在記憶體胞陣列區域RMCA 之內側處的部分302I、和被設置在記憶體胞陣列區域RMCA 之外側處的部分302O。又，部分302O之在Z方向上之厚度，係較部分302I之在Z方向上之厚度而更大。又，在部分302I與部分302O之間之連接部分處，係被形成有階差302S。階差302S，例如，係沿著記憶體胞陣列區域RMCA 之外緣而被作設置。  　　另外，本實施形態之半導體記憶裝置，係亦可替代導電層150而具備有導電層250。  　　接著，參照第33圖，針對第3實施形態之半導體記憶裝置之製造方法作說明。第33圖，係為用以對於第3實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　本實施形態之半導體記憶裝置之製造方法，基本上係與第1實施形態之半導體記憶裝置之製造方法相同。  　　但是，在第1實施形態中，例如係在參照第10圖所作了說明之工程中，在晶圓WM 之半導體基板100上形成絕緣層104，之後，藉由RIE或濕蝕刻等之方法，來在記憶體胞陣列區域RMCA (第2圖)之外側之區域處而將絕緣層104作了去除。  　　另一方面，在本實施形態中，例如係如同在第33圖中所示一般，在晶圓WM 之半導體基板100上形成絕緣層104，之後，藉由RIE(Reactive Ion Etching)或濕蝕刻等之方法，來並非在記憶體胞陣列區域RMCA (第2圖)之外側之區域處而是在內側之區域處將絕緣層104去除。    [第4實施形態]  　　接著，參照第34圖，針對第4實施形態之半導體記憶裝置之製造方法作說明。第34圖，係為用以對於第4實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　本實施形態之半導體記憶裝置之製造方法，基本上係與第1實施形態之半導體記憶裝置之製造方法相同。但是，在本實施形態中，係並不實行參照第10圖以及第11圖而作了說明的工程。又，在本實施形態中，係在被包含於晶圓WM 中的半導體基板100之切割線DL上，形成與半導體基板100之上面相接的導電層411。又，係在其他之區域處，形成氧化矽(SiO2 )等之絕緣層402。    [其他]  　　雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等之範圍內。
110:導電層 120:半導體層 125:絕緣層 130:閘極絕緣膜 141:導電層 150:導電層
[第1圖]係為對於第1實施形態的記憶體晶粒(die)MD之構成作展示之示意性的立體圖。  　　[第2圖]係為對於晶片CM 之構成作展示的示意性之底面圖。  　　[第3圖～第9圖]係為對於晶片CM 之一部分之構成作展示的示意性之底面圖。  　　[第10圖～第28圖]係為用以對於第1實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　[第29圖]係為用以對於第2實施形態之半導體記憶裝置之構成作說明之示意性的剖面圖。  　　[第30圖、第31圖]係為用以對於第2實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　[第32圖]係為用以對於第3實施形態之半導體記憶裝置之構成作說明之示意性的剖面圖。  　　[第33圖]係為用以對於第3實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。  　　[第34圖]係為用以對於第4實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。
101:絕緣層
102:絕緣層
103:絕緣層
110:導電層
120:半導體層
130:閘極絕緣膜
140:塊間構造
141:導電層
142:絕緣層
150:導電層
160:配線層
170:配線層
200:半導體基板
BL:位元線
CM :晶片
CP :晶片
PI1 :第1貼合電極
PI2 :第2貼合電極
RMH :記憶體洞區域
Tr:電晶體

Claims (5)

  1. 一種半導體記憶裝置，係具備有：  　　基板；和  　　複數之第1導電層，係於與前述基板之表面相交叉之第1方向上而並排；和  　　第1半導體層，係在前述第1方向上延伸，並與前述複數之第1導電層相對向；和  　　第1閘極絕緣膜，係在前述第1方向上延伸，並覆蓋前述第1半導體層之外周面；和  　　第1絕緣層，係在前述第1方向上延伸，並藉由前述第1半導體層而使外周面被作覆蓋；和  　　第2導電層，係較前述複數之第1導電層而更從前述基板遠離，並被與前述第1半導體層之前述第1方向之其中一端作連接，  　　前述第1半導體層，係具備有：  　　第1區域，係與前述複數之第1導電層相對向；和  　　第2區域，係較前述第1區域而更從前述基板遠離，  　　前述第2導電層，係被與前述第1半導體層之第2區域之內周面以及外周面作連接，並與前述第1絕緣層之前述第1方向之其中一端相接。
  2. 如請求項1所記載之半導體記憶裝置，其中，係具備有：  　　第2半導體層，係在前述第1方向上延伸，並與前述複數之第1導電層相對向；和  　　第2閘極絕緣膜，係在前述第1方向上延伸，並覆蓋前述第2半導體層之外周面；和  　　第2絕緣層，係在前述第1方向上延伸，並藉由前述第2半導體層而使外周面被作覆蓋，  　　前述第2半導體層，係具備有：  　　第3區域，係與前述複數之第1導電層相對向；和  　　第4區域，係較前述第3區域而更從前述基板遠離，  　　前述第2導電層，係被與前述第2半導體層之第4區域之內周面以及外周面作連接，並與前述第2絕緣層之前述第1方向之其中一端相接。
  3. 如請求項2所記載之半導體記憶裝置，其中，係具備有：  　　第1接點，係被與前述第1半導體層之在前述第1方向上的前述基板側之端部作連接；和  　　第1位元線，係被與前述第1接點作連接；和  　　第2接點，係被與前述第2半導體層之在前述第1方向上的前述基板側之端部作連接；和  　　第2位元線，係被與前述第2接點作連接。
  4. 如請求項1～3中之任一項所記載之半導體記憶裝置，其中，係具備有：  　　第3絕緣層，係較前述複數之第1導電層而更從前述基板遠離，並較前述第2導電層而更接近前述基板，  　　前述第3絕緣層，係具備有：  　　第1部分，係在從前述第1方向作觀察時與前述複數之第1導電層相重疊；和  　　第2部分，係在從前述第1方向作觀察時並不與前述複數之第1導電層相重疊，  　　前述第2部分之在前述第1方向上之厚度，係較前述第1部分之在前述第1方向上之厚度而更小，或者是較前述第1部分之在前述第1方向上之厚度而更大。
  5. 如請求項1～3中之任一項所記載之半導體記憶裝置，其中，係具備有：  　　接合墊片電極，係較前述第2導電層而更從前述基板遠離；和  　　第1配線，係被設置在前述第2導電層與前述接合墊片電極之間，並被與前述接合墊片電極作連接。
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