TWI824649B - 半導體裝置 - Google Patents

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松永健
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日商鎧俠股份有限公司
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Abstract

本發明之半導體裝置具備經由複數個貼合電極而貼合之第1晶片及第2晶片。第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為複數個貼合電極中之一者，並電性連接於第1半導體元件。第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為複數個貼合電極中之一者，並電性連接於第2半導體元件。第2基板具備：一對第1區域，其設置於第1方向之兩端部，沿與第1方向交叉之第2方向延伸；及一對第2區域，其設置於第2方向之兩端部，沿第1方向延伸。自與第2基板之表面交叉之第3方向觀察，設置於第2基板之第1區域及第2區域之部分不與第1基板重疊。

Description

半導體裝置
本實施形態係關於一種半導體裝置及其製造方法。
已知有藉由於2張晶圓上形成複數個貼合電極，經由該等複數個貼合電極貼合該等2張晶圓，且利用切割刀刃等將該等2張晶圓單片化，而形成複數個晶粒之技術。
一實施形態提供一種可較佳地製造之半導體裝置及其製造方法。
一實施形態之半導體裝置具備經由複數個貼合電極而貼合之第1晶片及第2晶片。第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為複數個貼合電極中之一者，並電性連接於第1半導體元件。第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為複數個貼合電極中之一者，並電性連接於第2半導體元件。第2基板具備：一對第1區域，其設置於第1方向之兩端部，沿與第1方向交叉之第2方向延伸；及一對第2區域，其設置於第2方向之兩端部，沿第1方向延伸。自與第2基板之表面交叉之第3方向觀察，設置於第2基板之第1區域及第2區域之部分不與第1基板重疊。
一實施形態之半導體裝置具備經由複數個貼合電極而貼合之第1晶片及第2晶片。第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為複數個貼合電極中之一者，並電性連接於第1半導體元件。第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為複數個貼合電極中之一者，並電性連接於第2半導體元件。若將第1基板之第1方向、及與第1方向交叉之第2方向中之至少一者之至少一端部之粗糙度設為第1粗糙度，將第2基板之第1方向及第2方向中之至少一者之至少一端部之粗糙度設為第2粗糙度，則第1粗糙度小於第2粗糙度。
於一實施形態之半導體裝置之製造方法中，將具備第1基板之第1晶圓、與具備第2基板之第2晶圓貼合。又，去除第1基板之設置於切割線上之部分，並將第1基板分斷為與複數個晶粒對應之複數個部分。又，沿切割線分斷第1晶圓及第2晶圓，形成複數個晶粒。
根據上述構成，可提供一種可較佳地製造之半導體裝置及其製造方法。
接著，參照圖式對實施形態之半導體裝置詳細地進行說明。另，以下之實施形態僅為一例，並非以限定本發明為意圖而顯示者。又，以下之圖式係模式性者，為方便說明，有省略一部分構成等之情形。又，有對複數個實施形態共通之部分附加同一符號，省略說明之情形。
又，於本說明書中，表述為第1構成「電性連接」於第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接3個電晶體之情形時，即使第2個電晶體為OFF(斷開)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，表述為第1構成「電性連接」於第2構成及第3構成之情形時，有意為第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，於本說明書中，表述為電路等使2條配線等「導通」之情形時，例如有時意為該電路等包含電晶體等，該電晶體等設置於2條配線間之電流路徑，且該電晶體等成為ON(接通)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定之方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿特定之面之方向稱為第1方向，將沿該特定之面與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中使用「上」或「下」等表述之情形時，例如可將晶粒所包含之2張半導體基板中設置有焊墊電極者作為上側之半導體基板，將未設置焊墊電極者作為下側之半導體基板。再者，於提及晶粒所包含之構成之情形時，例如可將沿上述Z方向接近上側之半導體基板之朝向稱為上，將沿Z方向接近下側之半導體基板之朝向稱為下。又，於針對某構成稱為下表面或下端之情形時，可指該構成之下側之半導體基板側之面或端部，於稱為上表面或上端之情形時，可指該構成之上側之半導體基板側之面或端部。又，亦可將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，針對構成、構件等稱為特定方向之「寬度」、「長度」或「厚度」等之情形時，有時指藉由SEM(Scanning electron microscopy：掃描電子顯微鏡)或TEM(Transmission electron microscopy：透射電子顯微鏡)等觀察之剖面等之寬度、長度或厚度等。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機20發送之信號，進行使用者資料之讀出、寫入、刪除等。記憶體系統10係例如記憶體晶片、記憶卡、SSD(Solid State Disk：固態硬碟)或其他可記憶使用者資料之系統。記憶體系統10具備：複數個記憶體晶粒MD，其等記憶使用者資料；及控制器晶粒CD，其連接於該等複數個記憶體晶粒MD及主機20。控制器晶粒CD例如具備處理器、RAM(Random Access Memory：隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、耗損均衡等處理。
圖2係顯示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係顯示該構成例之模式性俯視圖。為了方便說明，於圖2及圖3省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。於安裝基板MSB之上表面中Y方向之端部之區域設置有焊墊電極P X，其他一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中Y方向之端部之區域設置有焊墊電極P X，其他區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中Y方向之端部之區域設置有焊墊電極P X。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD分別具備排列於X方向之複數個焊墊電極P X。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極P X分別經由焊接線B相互連接。
另，圖2及圖3所示之構成僅為例示，可適當調整具體之構成。例如，於圖2及圖3所示之例，於複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成藉由焊接線B連接。於此種構成，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等相互連接而非焊接線B。
[記憶體晶粒MD之構造] 圖4係顯示本實施形態之半導體記憶裝置之構成例之模式性分解立體圖。如圖4所示，記憶體晶粒MD具備包含記憶胞陣列MCA之晶片C M、與包含周邊電路之晶片C P。
於晶片C M之上表面，設置有複數個焊墊電極P X。又，於晶片C M之下表面，設置有複數個貼合電極P I1。又，於晶片C P之上表面，設置有複數個貼合電極P I2。以下，針對晶片C M，將設置有複數個貼合電極P I1之面稱為表面，將設置有複數個焊墊電極P X之面稱為背面。又，針對晶片C P，將設置有複數個貼合電極P I2之面稱為表面，將表面之相反側之面稱為背面。於圖示之例中，晶片C P之表面設置於晶片C P之背面更上方，晶片C M之背面設置於晶片C M之表面更上方。
晶片C M及晶片C P以晶片C M之表面與晶片C P之表面對向之方式配置。複數個貼合電極P I1分別與複數個貼合電極P I2對應設置，配置於可與複數個貼合電極P I2貼合之位置。貼合電極P I1與貼合電極P I2作為用於將晶片C M與晶片C P貼合且電性導通之貼合電極發揮功能。
另，於圖4之例中，晶片C M之角部a1、a2、a3、a4分別對應於晶片C P之角部b1、b2、b3、b4。
圖5係顯示晶片C M之構成例之模式性仰視圖。圖6係顯示晶片C M所包含之半導體基板100之構成之模式性仰視圖。圖7係顯示記憶體晶粒MD之構成之模式性剖視圖。另，圖7包含沿A-A´線切斷圖5所示之構成並沿箭頭之方向觀察之剖面。又，圖7包含沿B-B´線切斷圖5所示之構成並沿箭頭之方向觀察之剖面。又，圖7包含沿C-C´線切斷圖5所示之構成並沿箭頭之方向觀察之剖面。圖8係圖7之一部分構成之模式性放大圖。
[晶片C M之構造] 晶片C M例如如圖5所示，具備排列於X及Y方向之4個記憶胞陣列區域R MCA。又，晶片C M具備相對於該等4個記憶胞陣列區域R MCA設置於Y方向之一側(例如如圖5之下側)之周邊區域R P。周邊區域R P具備排列於X方向之複數個輸入輸出電路區域R IO。又，於晶片C M之四邊，設置有邊緣區域R E。即，邊緣區域R E具備：2個區域，其設置於X方向之兩端部，沿Y方向延伸；及2個區域，其設置於Y方向之兩端部，沿X方向延伸。
又，晶片C M例如如圖7所示，具備基體層L SB、設置於基體層L SB之下方之記憶胞陣列層L MCA、及設置於記憶胞陣列層L MCA之下方之複數個配線層140、150、160。又，於記憶胞陣列層L MCA及配線層140、150、160中之構成間，嵌入氧化矽(SiO 2)等絕緣層103。
[晶片C M之基體層L SB之構造] 例如如圖7所示，基體層L SB具備半導體基板100、設置於半導體基板100之上表面之絕緣層101、及設置於絕緣層101之上表面之絕緣層102。又，於輸入輸出電路區域R IO，設置有設置於絕緣層101與絕緣層102之間之焊墊電極P X。
半導體基板100係例如注入磷(P)等N型雜質或硼(B)等P型雜質之矽(Si)等半導體基板。
例如如圖6所示，於半導體基板100具備與4個記憶胞陣列區域R MCA對應之4個區域R 1、與包圍該等4個區域R 1之區域R 2。4個區域R 1例如相互電性獨立。
該等4個區域R 1例如可藉由阱構造相互電性獨立地構成。例如於半導體基板100為包含P型雜質之P型半導體基板之情形時，區域R 2可為包含N型雜質之N型阱。又，區域R 1亦可為包含P型雜質之P型阱。
又，該等4個區域R 1例如可藉由絕緣層相互電性獨立地構成。例如，區域R 2亦可為包含氧化矽(SiO 2)等絕緣層之STI(Shallow Trench Isolation：淺溝槽隔離)。
又，該等4個區域R 1例如可相互物理分斷。例如，半導體基板100可具備與4個區域R 1對應之4個部分、與對應於除此以外之區域之1個部分。又，區域R 2亦可為分斷該等5個部分之槽。
又，於半導體基板100，與複數個輸入輸出電路區域R IO對應設置複數個接觸孔。於該等複數個接觸孔之內部，例如如圖7所示，設置有焊墊電極P X之一部分。
又，半導體基板100未設置於邊緣區域R E。因此，例如如圖6所示，於自Z方向觀察記憶體晶粒MD之情形時，於邊緣區域中，絕緣層103、以及晶片C P中之絕緣層203及半導體基板200不與半導體基板100重疊(參照圖7)。
另，半導體基板100之X方向及Y方向之側面之粗糙度小於晶片C P中之半導體基板200之X方向及Y方向之側面之粗糙度。 又，另外半導體基板100藉由稍後敘述之製造方法，自背面側(圖7之上側)薄層化。因而，半導體基板100之Z方向之厚度小於半導體基板200之Z方向之厚度。藉此，晶片C M之Z方向之厚度小於晶片C P之Z方向之厚度。
絕緣層101(圖7)係例如包含氧化矽(SiO 2)等絕緣材料之絕緣層。絕緣層101例如如圖7所示，覆蓋半導體基板100之上表面、以及X方向及Y方向之側面。另，絕緣層101於邊緣區域R E中，可覆蓋絕緣層103之上表面，亦可不覆蓋。
絕緣層102係例如包含聚醯亞胺等絕緣材料之鈍化層。絕緣層102例如如圖7所示，介隔絕緣層101等覆蓋半導體基板100之上表面、以及X方向及Y方向之側面。另，絕緣層102於邊緣區域R E中，可覆蓋絕緣層103之上表面，亦可不覆蓋。
焊墊電極P X包含例如鋁(Al)等導電性材料。焊墊電極P X例如如圖7所示具備：外部連接區域104，其介隔絕緣層101設置於半導體基板100之上表面；及內部連接區域105，其設置於接觸孔之內周面及底面。
外部連接區域104係連接於焊接線B(圖2、圖3)之區域。於絕緣層102中與外部連接區域104對應之部分之至少一部分設置有開口。外部連接區域104經由該開口露出至記憶體晶粒MD之外側之區域。
內部連接區域105係連接於記憶胞陣列層L MCA所包含之接點112之區域。內部連接區域105於設置於半導體基板100之接觸孔之底面中，覆蓋記憶胞陣列層L MCA所包含之氧化矽(SiO 2)等絕緣層103之上表面。
另，如圖7所示，於半導體基板100之X方向及Y方向之側面，介隔絕緣層101設置有金屬層M E。金屬層M E具備與焊墊電極P X相同材料及相同程度之膜厚。金屬層M E可全周覆蓋半導體基板100之X方向及Y方向之側面，亦可僅覆蓋半導體基板100之X方向及Y方向之側面之一部分。
[晶片C M之記憶胞陣列層L MCA之構造] 例如如圖7所示，於記憶胞陣列層L MCA之記憶胞陣列區域R MCA，設置有記憶胞陣列MCA。記憶胞陣列MCA具備排列於Y方向之複數個記憶體區塊BLK、與分別設置於該等複數個記憶體區塊BLK之間之氧化矽(SiO 2)等區塊間絕緣層106。
記憶體區塊BLK具備：複數個導電層110，其等排列於Z方向；複數個半導體層120，其等沿Z方向延伸；及複數個閘極絕緣膜130(圖8)，其等分別設置於複數個導電層110及複數個半導體層120之間。
導電層110係沿X方向延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等阻擋導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層。該等複數個導電層110例如作為字元線及連接於該字元線之複數個記憶胞之閘極電極等發揮功能。
半導體層120例如作為複數個記憶胞之通道區域等發揮功能。半導體層120係例如多晶矽(Si)等半導體層。半導體層120具有例如大致圓柱狀之形狀。又，半導體層120之外周面分別藉由導電層110包圍，與導電層110對向。
於半導體層120之下端部設置有包含磷(P)等N型雜質之未圖示之雜質區域。該雜質區域經由接點121及接點122連接於位元線BL。
於半導體層120之上端部設置有包含磷(P)等N型雜質或硼(B)等P型雜質之未圖示之雜質區域。該雜質區域連接於半導體基板100。
另，圖7所例示之半導體層120具備：部分123，其與設置於上方之大約一半之導電層110對向；及部分124，其與設置於下方之大約一半之導電層110對向。部分123之上端部之X方向及Y方向之寬度小於部分123之下端部之X方向及Y方向之寬度。又，部分124之上端部之X方向及Y方向之寬度小於部分124之下端部之X方向及Y方向之寬度。又，部分124之上端部之X方向及Y方向之寬度小於部分123之下端部之X方向及Y方向之寬度。但，半導體層120亦可不具備此種形狀。
閘極絕緣膜130(圖8)具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。閘極絕緣膜130具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜132例如為氮化矽(Si 3N 4)等可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133具有大致圓筒狀之形狀，沿半導體層120之外周面於Z方向上延伸。
另，圖8顯示閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等浮動閘極。
又，記憶胞陣列層L MCA之輸入輸出電路區域R IO例如如圖7所示，具備貫通絕緣層103且沿Z方向延伸之複數個接點112。
接點112例如包含氮化鈦(TiN)等阻擋導電膜及鎢(W)等金屬膜之積層膜等。接點112具有例如大致圓柱狀之形狀。該等複數個接點112之上端分別連接於焊墊電極P X之內部連接區域105之下表面。又，複數個接點112於下端分別連接於配線141。
[晶片C M之配線層140、150、160之構造] 包含於配線層140、150、160之複數條配線電性連接於例如記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層140包含複數條配線141。該等複數條配線141可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。另，複數條配線141中之一部分作為位元線BL發揮功能。位元線BL例如排列於X方向，沿Y方向延伸。又，該等複數條位元線BL分別連接於複數個半導體層120。
配線層150包含複數條配線151。該等複數條配線151亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
配線層160包含複數個貼合電極P I1。該等複數個貼合電極P I1亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
[晶片C P之構造] 晶片C P具備例如半導體基板200、設置於半導體基板200之上方之電晶體層L TR、及設置於電晶體層L TR之上方之複數個配線層220、230、240、250。又，於電晶體層L TR及配線層220、230、240、250中之構成間，嵌入氧化矽(SiO 2)等絕緣層203。另，作為絕緣層203之材料，亦可使用介電常數較絕緣層103之材料低之材料。
[晶片C P之半導體基板200之構造] 半導體基板200係例如包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。於半導體基板200之表面，設置有半導體基板區域200S、與絕緣區域200I。
半導體基板200包含邊緣區域R E，遍及記憶體晶粒MD中之所有區域設置。
[晶片C P之電晶體層L TR之構造] 於半導體基板200之上表面，介隔絕緣層200G設置有電極層210。電極層210包含與半導體基板200之表面對向之複數個電極211。又，半導體基板200之各區域及電極層210所包含之複數個電極211分別連接於接點201。
半導體基板200之半導體基板區域200S作為構成周邊電路之複數個電晶體Tr之通道區域等發揮功能。
電極層210所包含之複數個電極211分別作為構成周邊電路之複數個電晶體Tr之閘極電極等發揮功能。電極211具備例如：多晶矽(Si)等半導體層，其包含磷(P)等N型雜質或硼(B)等P型雜質；及鎢(W)等金屬層，其設置於該半導體層之上表面。
接點201沿Z方向延伸，並於下端與半導體基板200或電極211之上表面連接。接點201亦可包含例如氮化鈦(TiN)等阻擋導電膜及鎢(W)等金屬膜之積層膜等。
另，設置於半導體基板200之複數個電晶體Tr分別構成周邊電路之一部分。
[晶片C P之配線層220、230、240、250之構造] 配線層220、230、240、250所包含之複數條配線例如電性連接於電晶體層L TR中之構成及晶片C M中之構成之至少一者。
配線層220包含複數條配線221。該等複數條配線221亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
配線層230包含複數條配線231。該等複數條配線231亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
配線層240包含複數條配線241。該等複數條配線241亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
配線層250包含複數個貼合電極P I2。該等複數個貼合電極P I2亦可包含例如氮化鈦(TiN)等阻擋導電膜及銅(Cu)等金屬膜之積層膜等。
[記憶體晶粒MD之製造方法] 接著，參照圖9～圖21，對記憶體晶粒MD之製造方法進行說明。圖9係用於對該製造方法進行說明之模式性仰視圖。圖10～圖12、及圖14～圖21係用於對該製造方法進行說明之模式性剖視圖。另，圖10～圖12、及圖14～圖19顯示對應於圖7之部分。圖13係用於對該製造方法進行說明之模式性俯視圖。
圖9中例示製造晶片C M所使用之晶圓W M。於晶圓W M之半導體基板100A，設置有沿X方向或Y方向延伸之複數條切割線DL。又，藉由該等複數條切割線DL分割之各區域成為記憶體晶粒區域R MD。
於該製造方法中，例如如圖10及圖11所示，將製造晶片C M所使用之晶圓W M、與製造晶片C P所使用之晶圓W P貼合。於該貼合步驟，例如藉由將晶圓W M壓向晶圓W P而使晶圓W M與晶圓W P密接，進行熱處理等。藉此，晶圓W M經由貼合電極P I1及貼合電極P I2貼合於晶圓W P上。
接著，例如如圖12所示，於藉由背面研磨，使半導體基板100A薄層化之後，去除半導體基板100A之一部分，形成對應於焊墊電極P X之接觸孔。又，例如如圖12及圖13所示，於切割線DL及邊緣區域R E中，去除半導體基板100A之一部分。藉此，於接觸孔之底面、切割線DL及邊緣區域R E中，絕緣層103露出。又，形成半導體基板100。該步驟例如藉由RIE(Reactive Ion Etching：反應性離子蝕刻)等方法進行。另，藉由該步驟，半導體基板100A之Z方向之厚度小於半導體基板200A之Z方向之厚度。
接著，例如如圖14所示，於圖12所示之構造之上表面形成絕緣層101。該步驟例如藉由CVD(Chemical Vapor Deposition：化學氣相沈積)等方法進行。
接著，例如如圖15所示，於接觸孔之底面、切割線DL及邊緣區域R E中，去除絕緣層101。藉此，於接觸孔之底面、切割線DL及邊緣區域R E中，絕緣層103露出。該步驟例如藉由RIE等方法進行。
接著，例如如圖16所示，於絕緣層101之上表面、絕緣層101之X方向及Y方向之側面(包含接觸孔之內周面)、以及絕緣層103之上表面，形成金屬層M E。該步驟例如藉由CVD等方法進行。
接著，例如如圖17所示，去除金屬層M E之一部分，形成焊墊電極P X。該步驟例如藉由RIE等方法進行。另，於該步驟，如圖所示於絕緣層101之X方向及Y方向之側面，亦可不去除金屬層M E而使其殘存。
接著，例如如圖18所示，於絕緣層101之上表面、金屬層M E之上表面、金屬層M E之X方向及Y方向之側面(包含接觸孔內部之內周面)、以及絕緣層103之上表面，形成絕緣層102。該步驟例如藉由CVD等方法進行。
接著，例如如圖19所示，去除絕緣層102之一部分，使焊墊電極P X之外部連接區域104之一部分露出。該步驟例如藉由RIE等方法進行。另，於該步驟，如圖所示於邊緣區域R E中，可去除絕緣層102，亦可不去除。
接著，例如如圖20及圖21所示，沿切割線DL切斷晶圓W M、W P。藉此，設置於各記憶體晶粒區域R MD之構成分別成為記憶體晶粒MD。另，圖20及圖21中例示藉由切割刀刃DB切斷晶圓W M、W P之狀況。
另，例如於藉由RIE等方法進行參照圖12及圖13說明之步驟之情形時，接觸孔之內周面及半導體基板100之X方向及Y方向之側面之粗糙度相對較小。另一方面，於使用切割刀刃DB等進行參照圖20及圖21說明之步驟之情形時，半導體基板200之X方向及Y方向之側面之粗糙度相對較大。於此種情形時，有半導體基板100之X方向及Y方向之側面之粗糙度小於半導體基板200之X方向及Y方向之側面之粗糙度之情形。
[比較例] 接著，參照圖22及圖23，對比較例之半導體記憶裝置之製造方法進行說明。圖22及圖23係用於對該製造方法進行說明之模式性剖視圖。
於第1實施形態之半導體記憶裝置之製造方法中，如參照圖12及圖13說明般，於製作與焊墊電極P X對應之接觸孔之步驟中，沿切割線DL去除半導體基板100之一部分。另一方面，於比較例之製造方法，於該步驟中不沿切割線DL去除半導體基板100之一部分。
又，如圖22及圖23所示，於沿切割線DL切斷晶圓W M、W P時，於切割線DL上殘存半導體基板100A、200A。
於此種方法，容易藉由切割刀刃DB對半導體基板100A、200A之間之構成施加應力，如圖23所例示般，有於晶圓W M、W P中之構成產生裂縫d1，或產生膜剝落d2之情形。
[效果] 於第1實施形態之半導體記憶裝置之製造方法中，如參照圖12及圖13說明般，於製作對應於焊墊電極P X之接觸孔之步驟中，沿切割線DL去除半導體基板100A之一部分。因此，如圖20及圖21所示，於沿切割線DL切斷晶圓W M、W P時，於切割線DL上未殘存半導體基板100A。因此，與比較例之製造方法比較，可較佳地抑制產生裂縫或膜剝落等。
又，於第1實施形態之半導體記憶裝置之製造方法中，參照圖12及圖13說明之步驟中，一併進行製作與焊墊電極P X對應之接觸孔、與沿切割線DL去除半導體基板100A之一部分。藉此，可抑制製造步驟數量之增加。
[第2實施形態] 接著，參照圖24，對第2實施形態之半導體記憶裝置之構成進行說明。圖24係顯示第2實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。
第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。其中，如參照圖7說明般，於第1實施形態中，半導體基板100之X方向及Y方向之側面由絕緣層101及金屬層M E覆蓋。另一方面，如圖24所示，於第2實施形態中，半導體基板100之X方向及Y方向之側面未由絕緣層101及金屬層M E覆蓋。
接著，參照圖25～圖29，對第2實施形態之半導體記憶裝置之製造方法進行說明。圖25～圖29係用於對該製造方法進行說明之模式性剖視圖。
於第2實施形態之半導體記憶裝置之製造方法中，執行第1實施形態之半導體記憶裝置之製造方法中至參照圖11說明之步驟為止。
接著，例如如圖25所示，去除半導體基板100A之一部分，形成與焊墊電極P X對應之接觸孔。藉此，絕緣層103於接觸孔之底面露出。該步驟例如藉由RIE等方法進行。
接著，例如如圖26所示，於圖25所示之構造之上表面，形成絕緣層101及焊墊電極P X。該步驟例如藉由CVD及RIE等方法進行。
接著，例如如圖27所示，於切割線DL及邊緣區域R E中，去除半導體基板100A之一部分。藉此，絕緣層103於切割線DL及邊緣區域R E中露出。又，形成半導體基板100。該步驟例如藉由RIE等方法進行。
接著，例如如圖28所示，於絕緣層101之上表面、焊墊電極P X之上表面、焊墊電極P X之X方向及Y方向之側面(包含接觸孔內部之內周面)、以及絕緣層103之上表面，形成絕緣層102。該步驟例如藉由CVD等方法進行。
接著，例如如圖29所示，去除絕緣層102之一部分，使焊墊電極P X之外部連接區域104之一部分露出。該步驟例如藉由RIE等方法進行。另，於該步驟，如圖所示，於邊緣區域R E中，可去除絕緣層102，亦可不去除。
接著，例如如參照圖20及圖21說明般，沿切割線DL切斷晶圓W M、W P。
根據第2實施形態之半導體記憶裝置之製造方法，與第1實施形態同樣，與比較例之製造方法比較，可較佳地抑制產生裂縫或膜剝落等。
又，於第2實施形態之半導體記憶裝置之製造方法中，於沿切割線DL切斷晶圓W M、W P時，於半導體基板100之X方向及Y方向之側面未殘存金屬層M E。因此，可使切割線DL及邊緣區域R E相對較小。藉此，可增加能夠自1張晶圓製造之記憶體晶粒MD之數量，並削減製造成本。
[第3實施形態] 接著，參照圖30，對第3實施形態之半導體記憶裝置之構成進行說明。圖30係顯示第3實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。
第3實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地構成。惟如參照圖24說明般，於第2實施形態中，半導體基板100之X方向及Y方向之側面藉由絕緣層102覆蓋。另一方面，如圖30所示，於第3實施形態中，半導體基板100之X方向及Y方向之側面未藉由絕緣層102覆蓋。
接著，參照圖31～圖33，對第3實施形態之半導體記憶裝置之製造方法進行說明。圖31～圖33係用於對該製造方法進行說明之模式性剖視圖。
於第3實施形態之半導體記憶裝置之製造方法中，執行第2實施形態之半導體記憶裝置之製造方法中至參照圖26說明之步驟為止。
接著，例如如圖31所示，於絕緣層101之上表面、焊墊電極P X之上表面、焊墊電極P X之X方向及Y方向之側面(包含接觸孔內部之內周面)、以及絕緣層103之上表面，形成絕緣層102。該步驟例如藉由CVD等方法進行。
接著，例如如圖32所示，去除絕緣層102之一部分，使焊墊電極P X之外部連接區域104之一部分露出。該步驟例如藉由RIE等方法進行。
接著，例如如圖33所示，於切割線DL及邊緣區域R E中去除半導體基板100A之一部分。藉此，絕緣層103於切割線DL及邊緣區域R E中露出。又，形成半導體基板100。該步驟例如藉由RIE等方法進行。
接著，例如參照圖20及圖21說明般，沿切割線DL切斷晶圓W M、W P。
根據第3實施形態之半導體記憶裝置之製造方法，與第1實施形態同樣，與比較例之製造方法比較，可較佳地抑制產生裂縫或膜剝落等。
又，根據第3實施形態之半導體記憶裝置之製造方法，與第2實施形態同樣，可削減製造成本。
[其他實施形態] 以上，對第1實施形態～第3實施形態之半導體記憶裝置及其製造方法進行說明。然而，該等實施形態之半導體記憶裝置僅為例示，具體之構成、方法等可適當調整。
例如，於第3實施形態之製造方法中，如參照圖32及圖33說明般，分別進行去除絕緣層102之一部分使焊墊電極P X露出之步驟、與於切割線DL及邊緣區域R E中去除半導體基板100A之一部分之步驟。然而，此種方法僅為例示，具體之方法可適當調整。例如，於第3實施形態之製造方法中，執行參照圖31說明之步驟後，例如如圖34所示，亦可於圖31所示之構造之上表面形成抗蝕劑301。於抗蝕劑301中例如與焊墊電極P X之外部連接區域104對應之位置設置開口。又，於抗蝕劑301中例如與切割線DL及邊緣區域R E對應之位置設置開口。於此種狀態下，亦可藉由RIE等方法，一併去除絕緣層102之一部分、及半導體基板100A之一部分，形成如參照圖33說明之構造。於此種情形時，例如於半導體基板100A較焊墊電極P X更容易去除之條件下執行RIE等方法。
另，於執行此種方法之情形時，例如如圖35所示，有去除絕緣層103中設置於切割線DL及邊緣區域R E之部分之至少一部分之情形。藉此，於絕緣層103之上表面形成位於較與半導體基板100之接觸面103a更下方之面103b。於此種情形時，例如如圖36所示，有於沿切割線DL切斷晶圓W M、W P之情形時，於絕緣層103之上表面未去除面103b而使其殘存之情形。於藉由此種方法製造記憶體系統10(圖2、圖3)之情形時，例如如圖37所示，面103a與半導體基板100相接，面103b與鑄模樹脂302相接。
另，有絕緣層103之面103a、103b之粗糙度小於絕緣層103之X方向及Y方向之側面103c(例如切割刀刃DB之切斷面)之粗糙度之情形。
又，鑄模樹脂302可為例如聚醯亞胺、環氧樹脂等絕緣層。又，可於鑄模樹脂302中包含填充物。又，雖於圖7、圖24及圖30中省略圖示，但於該等圖所示之構造之焊墊電極P X中，亦可以與圖37同樣之態樣，連接焊接線B。又，該等圖所示之構造之上表面、以及X方向及Y方向之側面亦可與鑄模樹脂302相接。
又，例如於第1實施形態～第3實施形態之製造方法中，於晶圓W M、W P單片化時，例如參照圖20及圖21說明般，藉由切割刀刃DB切斷晶圓W M、W P。然而，此種方法僅為例示，具體之方法可適當調整。
例如，亦考慮於晶圓W M、W P單片化時，利用雷射。例如，考慮藉由雷射沿切割線DL去除晶圓W M、W P中之構成之一部分，之後藉由切割刀刃DB進行切斷。又，亦考慮藉由雷射沿切割線DL對晶圓W M、W P中之構成造成損傷，藉由機械適應力而非切割刀刃將晶圓W M、W P單片化。
此處，於採用此種使用雷射之方法之情形時，需預先沿切割線DL去除半導體基板100A、200A中之一者之步驟。亦可藉由與第1實施形態～第3實施形態之製造方法同樣之方法執行該步驟。換言之，於第1實施形態～第3實施形態之製造方法中，亦可替代圖20及圖21所例示般之步驟，採用如上所述之使用雷射之方法。
又，於第1實施形態～第3實施形態之半導體記憶裝置中，例如如圖7所示，可於記憶胞陣列層L MCA之邊緣區域R E中僅設置絕緣層103。又，例如如圖38所示，亦可於記憶胞陣列層L MCA之邊緣區域R E中設置複數個絕緣層110A或複數個半導體層、與貫通該等之複數個構造體120´。
複數個絕緣層110A或複數個半導體層例如與複數個導電層110對應並排列於Z方向。又，該等複數個絕緣層110A可包含例如氮化矽(Si 3N 4)等。又，該等複數個半導體層可包含例如矽(Si)等。又，於該等複數個絕緣層110A或複數個半導體層之間設置有例如氧化矽(SiO 2)等絕緣層。
構造體120´具有例如大致圓柱狀之形狀。又，半導體層120之外周面分別藉由複數個絕緣層110A或複數個半導體層包圍，並與複數個絕緣層110A或複數個半導體層對向。構造體120´之上端部連接於半導體基板100。構造體120´可包含例如氧化矽(SiO 2)等，可包含矽(Si)等，亦可包含其他材料。
另，圖38所例示之構造體120´具備：部分123´，其與設置於上方之大約一半之絕緣層110A或半導體層對向；及部分124´，其與設置於下方之大約一半之絕緣層110A或半導體層對向。部分123´之上端部之X方向及Y方向之寬度小於部分123´之下端部之X方向及Y方向之寬度。又，部分124´之上端部之X方向及Y方向之寬度小於部分124´之下端部之X方向及Y方向之寬度。又，部分124´之上端部之X方向及Y方向之寬度小於部分123´之下端部之X方向及Y方向之寬度。
又，於第1實施形態～第3實施形態中，作為半導體裝置之一態樣，例示半導體記憶裝置。然而，於如第1實施形態～第3實施形態中例示般之構成及製造方法亦可針對半導體記憶裝置以外之半導體裝置進行應用。作為此種半導體裝置之一例，列舉例如如圖像感測器、聲音感測器或其他感測器、CPU(Central Processing Unit：中央處理單元)、GPU(Graphic Processing Unit：圖形處理單元)、FPGA(Field Programable Gate Array：場可程式化閘陣列)或其他運算裝置、或通信電路等。
又，於第1實施形態～第3實施形態中，作為2張晶片C M、C P所包含之基板，例示半導體基板。然而，貼合之2張晶片所包含之基板亦可為半導體基板以外之基板。
[其他] 雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明與其均等之範圍內。 相關申請案之引用 本申請案以2021年02月26日申請之在先日本專利申請案第2021-030397號之優先權之利益為基礎，且謀求其利益，其全部內容以引用之方式包含於此。
10:記憶體系統 20:主機 100:半導體基板 100A:半導體基板 101:絕緣層 102:絕緣層 103:絕緣層 103a:面 103b:面 103c:側面 104:外部連接區域 105:內部連接區域 106:區塊間絕緣層 110:導電層 110A:絕緣層 112:接點 120:半導體層 120´:構造體 121:接點 122:接點 123:部分 123´:部分 124:部分 124´:部分 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:區塊絕緣膜 140:配線層 141:配線 150:配線層 151:配線 160:配線層 200:半導體基板 200A:半導體基板 200G:絕緣層 200I:絕緣區域 200S:半導體基板區域 201:接點 203:絕緣層 210:電極層 211:電極 220:配線層 221:配線 230:配線層 231:配線 240:配線層 241:配線 250:配線層 301:抗蝕劑 302:鑄模樹脂 a1:角部 a2:角部 a3:角部 a4:角部 b1:角部 b2:角部 b3:角部 b4:角部 B:焊接線 BL:位元線 BLK:記憶體區塊 CD:控制器晶粒 C M:晶片 C P:晶片 d1:裂縫 d2:膜剝落 DB:切割刀刃 DL:切割線 L MCA:記憶胞陣列層 L SB:基體層 L TR:電晶體層 MCA:記憶胞陣列 MD:記憶體晶粒 M E:金屬層 MSB:安裝基板 P I1:貼合電極 P I2:貼合電極 P X:焊墊電極 R 1:區域 R 2:區域 R E:邊緣區域 R IO:輸入輸出電路區域 R MCA:記憶胞陣列區域 R MD:記憶體晶粒區域 R P:周邊區域 Tr:電晶體 W M:晶圓 W P:晶圓
圖1係顯示第1實施形態之半導體記憶裝置之構成之模式性方塊圖。 圖2係顯示該半導體記憶裝置之構成之模式性側視圖。 圖3係顯示該半導體記憶裝置之構成之模式性俯視圖。 圖4係顯示該半導體記憶裝置之構成之模式性分解立體圖。 圖5係顯示該半導體記憶裝置之構成之模式性仰視圖。 圖6係顯示該半導體記憶裝置之構成之模式性仰視圖。 圖7係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖8係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖9係用於對第1實施形態之半導體記憶裝置之製造方法進行說明之模式性仰視圖。 圖10係用於對該製造方法進行說明之模式性剖視圖。 圖11係用於對該製造方法進行說明之模式性剖視圖。 圖12係用於對該製造方法進行說明之模式性剖視圖。 圖13係用於對該製造方法進行說明之模式性俯視圖。 圖14係用於對該製造方法進行說明之模式性剖視圖。 圖15係用於對該製造方法進行說明之模式性剖視圖。 圖16係用於對該製造方法進行說明之模式性剖視圖。 圖17係用於對該製造方法進行說明之模式性剖視圖。 圖18係用於對該製造方法進行說明之模式性剖視圖。 圖19係用於對該製造方法進行說明之模式性剖視圖。 圖20係用於對該製造方法進行說明之模式性剖視圖。 圖21係用於對該製造方法進行說明之模式性剖視圖。 圖22係用於對比較例之半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖23係用於對比較例之半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖24係顯示第2實施形態之半導體記憶裝置之構成之模式性剖視圖。 圖25係用於對第2實施形態之半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖26係用於對該製造方法進行說明之模式性剖視圖。 圖27係用於對該製造方法進行說明之模式性剖視圖。 圖28係用於對該製造方法進行說明之模式性剖視圖。 圖29係用於對該製造方法進行說明之模式性剖視圖。 圖30係顯示第3實施形態之半導體記憶裝置之構成之模式性剖視圖。 圖31係用於對第3實施形態之半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖32係用於對該製造方法進行說明之模式性剖視圖。 圖33係用於對該製造方法進行說明之模式性剖視圖。 圖34係用於對第3實施形態之半導體記憶裝置之其他製造方法進行說明之模式性剖視圖。 圖35係用於對該製造方法進行說明之模式性剖視圖。 圖36係用於對該製造方法進行說明之模式性剖視圖。 圖37係用於對第3實施形態之半導體記憶裝置之變化例進行說明之模式性剖視圖。 圖38係顯示第1實施形態之半導體記憶裝置之變化例之構成之模式性剖視圖。
100:半導體基板
101:絕緣層
102:絕緣層
103:絕緣層
104:外部連接區域
105:內部連接區域
106:區塊間絕緣層
110:導電層
112:接點
120:半導體層
121:接點
122:接點
123:部分
124:部分
140:配線層
141:配線
150:配線層
151:配線
160:配線層
200:半導體基板
200G:絕緣層
200I:絕緣區域
200S:半導體基板區域
201:接點
203:絕緣層
210:電極層
211:電極
220:配線層
221:配線
230:配線層
231:配線
240:配線層
241:配線
250:配線層
BL:位元線
BLK:記憶體區塊
CM:晶片
CP:晶片
LMCA:記憶胞陣列層
LSB:基體層
LTR:電晶體層
MCA:記憶胞陣列
ME:金屬層
PI1:貼合電極
PI2:貼合電極
PX:焊墊電極
RE:邊緣區域
RIO:輸入輸出電路區域
RMCA:記憶胞陣列區域
Tr:電晶體

Claims (5)

  1. 一種半導體裝置，其具備：經由複數個貼合電極而貼合之第1晶片及第2晶片；且上述第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第1半導體元件；且上述第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第2半導體元件；且若將上述第1基板之第1方向、及與上述第1方向交叉之第2方向中之至少一者之至少一端部之粗糙度設為第1粗糙度，將上述第2基板之上述第1方向及上述第2方向中之至少一者之至少一端部之粗糙度設為第2粗糙度，則上述第1粗糙度小於上述第2粗糙度；上述第1半導體元件具備：複數個第1導電層，其等排列於與上述第1方向及上述第2方向交叉之第3方向；第1半導體層，其沿上述第3方向延伸並與上述複數個第1導電層對 向；及第1閘極絕緣層，其設置於上述複數個第1導電層及上述第1半導體層之間；且上述第1半導體層具備：上述第3方向之第1端部；及第2端部，其於上述第3方向上較上述第1端部距上述第1貼合電極更遠；且上述第1端部之上述第1方向及上述第2方向之寬度大於上述第2端部之上述第1方向及上述第2方向之寬度。
  2. 如請求項1之半導體裝置，其中上述第1半導體元件具備：複數個第2導電層，其等於上述第3方向上與上述第1導電層分隔，排列於上述第3方向；第2半導體層，其沿上述第3方向延伸並與上述複數個第2導電層對向；及第2閘極絕緣層，其設置於上述複數個第2導電層及上述第2半導體層之間；且上述第2半導體層具備：上述第3方向之第3端部；及第4端部，其於上述第3方向上較上述第3端部距上述第1貼合電極更遠；且上述第3端部之上述第1方向及上述第2方向之寬度大於上述第4端部 之上述第1方向及上述第2方向之寬度。
  3. 一種半導體裝置，其具備：經由複數個貼合電極而貼合之第1晶片及第2晶片；且上述第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第1半導體元件；且上述第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第2半導體元件；且若將上述第1基板之第1方向、及與上述第1方向交叉之第2方向中之至少一者之至少一端部之粗糙度設為第1粗糙度，將上述第2基板之上述第1方向及上述第2方向中之至少一者之至少一端部之粗糙度設為第2粗糙度，則上述第1粗糙度小於上述第2粗糙度；上述第1晶片之與上述第1方向及上述第2方向交叉之第3方向之寬度小於上述第2晶片之上述第3方向之寬度。
  4. 一種半導體裝置，其具備： 經由複數個貼合電極而貼合之第1晶片及第2晶片；且上述第1晶片具備：第1基板；第1半導體元件；及第1貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第1半導體元件；且上述第2晶片具備：第2基板；第2半導體元件；及第2貼合電極，其為上述複數個貼合電極中之一者，並電性連接於上述第2半導體元件；且若將上述第1基板之第1方向、及與上述第1方向交叉之第2方向中之至少一者之至少一端部之粗糙度設為第1粗糙度，將上述第2基板之上述第1方向及上述第2方向中之至少一者之至少一端部之粗糙度設為第2粗糙度，則上述第1粗糙度小於上述第2粗糙度；於上述第1基板之上述第1方向及上述第2方向之至少一端部，設置有包含至少1個絕緣層及至少1個金屬層之積層構造。
  5. 如請求項1至4中任一項之半導體裝置，其中上述第1半導體元件係可記憶資料之記憶胞。
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