JP2023043671A - 半導体記憶装置及びその設計方法 - Google Patents

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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える。第１チップ及び第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第１ボンディングパッド電極を備える。複数の第１貼合電極は、第１ボンディングパッド電極に電気的に接続された第３貼合電極を含む。第１チップの第２チップとの貼合面は、第３貼合電極の一部と、貼合面において第３貼合電極の外縁を全周にわたって覆う第１絶縁層と、第１絶縁層と比較して、第３貼合電極から遠い領域に設けられた第２絶縁層と、を備える。【選択図】図１０

Description

本実施形態は、半導体記憶装置及びその設計方法に関する。
半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、メモリセルアレイ、及び、複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと、を備える。第１チップ及び第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第１ボンディングパッド電極を備える。複数の第１貼合電極は、第１ボンディングパッド電極に電気的に接続された第３貼合電極を含む。第１チップの第２チップとの貼合面は、第３貼合電極の一部と、貼合面において第３貼合電極の外縁を全周にわたって覆う第１絶縁層と、第１絶縁層と比較して、第３貼合電極から遠い領域に設けられた第２絶縁層と、を備える。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＰの構成例を示す模式的な平面図である。 図７のＡ－Ａ´線に対応する模式的な断面図である。 図７のＢ－Ｂ´線に対応する模式的な断面図である。 図１０の一部の構成の模式的な拡大図である。 チップＣＭの一部の構成を示す模式的な斜視図である。 チップＣＰの一部の構成を示す模式的な斜視図である。 チップＣＰの一部の構成を示す模式的な斜視図である。 同半導体記憶装置の製造方法の一部について説明するための模式的な断面図である。 同半導体記憶装置の製造方法の一部について説明するための模式的な断面図である。 第１比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第２比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成例の一部について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成例の一部について説明するための模式的な平面図である。 第３実施形態に係る半導体記憶装置の構成例の一部について説明するための模式的な底面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 その他の実施形態に係る半導体記憶装置の構成例の一部について説明するための模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を実行する。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極ＰＸを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のボンディングパッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
メモリセルアレイＭＣＡは、複数のビット線、複数のワード線、及び、複数のメモリセルを含む。複数のビット線及び複数のワード線は、複数のメモリセルに接続される。これら複数のメモリセルは、１ビット又は複数ビットのデータを記憶する。メモリセルアレイＭＣＡは、例えば、メモリセルとして、メモリトランジスタを含んでいても良い。メモリトランジスタは、ゲート絶縁膜が、電荷蓄積膜又はその他のメモリ膜を含むものでも良い。
電圧生成回路ＶＧは、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電源電圧供給線には、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電源電圧供給線は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸに接続される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線、ワード線等に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
ロウデコーダＲＤは、アドレスレジスタＡＤＲ中のアドレスデータＤＡＤＤに含まれるロウアドレスＲＡに応じてワード線を選択し、電圧生成回路ＶＧと導通させる。
センスアンプモジュールＳＡＭは、例えば、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線に対応する。センスアンプユニットは、それぞれ、ビット線に接続されたセンスアンプを備える。センスアンプは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線に接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線の電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線を２つの電圧供給線のいずれかと導通させる。
キャッシュメモリＣＭは、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲ中のアドレスデータＤＡＤＤに含まれるカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させる。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／(／ＢＹ)に出力する。端子ＲＹ／(／ＢＹ)が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／(／ＢＹ)が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／(／ＢＹ)は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
入出力制御回路Ｉ／Ｏは、図示しない高速Ｉ／Ｆ（Interface）回路の一部である。高速Ｉ／Ｆ回路は、入出力制御回路Ｉ／Ｏを介して、データの入出力を行う。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路は、例えば、コンパレータ等を備える。複数の出力回路は、例えば、ＯＣＤ（Off Chip Driver）回路等を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
［メモリダイＭＤの構造］
図５は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図５に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭと、周辺回路を含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。ボンディングパッド電極ＰＸは、図２及び図３を参照して説明したボンディングパッド電極ＰＸとして機能する。
尚、図５の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図６は、チップＣＭの構成例を示す模式的な底面図である。図７は、チップＣＭの構成例を示す模式的な底面図であり、複数の貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示している。図８は、チップＣＰの構成例を示す模式的な平面図である。図９は、図７のＡ－Ａ´線に対応する模式的な断面図である。図１０は、図７のＢ－Ｂ´線に対応する模式的な断面図である。図１１は、図１０の一部の構成の模式的な拡大図である。図１２は、チップＣＭの一部の構成を示す模式的な斜視図である。図１３及び図１４は、チップＣＰの一部の構成を示す模式的な斜視図である。
［チップＣＭの構造］
チップＣＭは、例えば図７に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡを備える。メモリセルアレイ領域ＲＭＣＡは、メモリトランジスタが設けられるメモリホール領域ＲＭＨと、メモリホール領域ＲＭＨに対してＸ方向の一方側（例えば、図７におけるＸ方向正側）及び他方側（例えば、図７におけるＸ方向負側）に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、４つのメモリセルアレイ領域ＲＭＣＡの外側の領域（図示の例では、Ｙ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡの間の領域、メモリセルアレイ領域ＲＭＣＡとチップＣＭのＹ方向の端部との間の領域、及び、メモリセルアレイ領域ＲＭＣＡとチップＣＭのＸ方向の端部との間の領域）に設けられた周辺領域ＲＰを備える。また、周辺領域ＲＰの一部には、複数のボンディングパッド電極ＰＸ（図２、図３及び図５）に対応して設けられた複数の入出力回路領域ＲＩＯが設けられている。
尚、図示の例では、フックアップ領域ＲＨＵがメモリホール領域ＲＭＨに対してＸ方向の一方側及び他方側に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
チップＣＭは、例えば図９及び図１０に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層１４０，１５０，１６０と、を備える。
［チップＣＭの基体層ＬＳＢの構造］
例えば図９に示す様に、基体層ＬＳＢは、半導体層１００と、半導体層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた絶縁層１０２と、を備える。また、例えば図１０に示す様に、入出力回路領域ＲＩＯには、絶縁層１０１と絶縁層１０２との間に設けられたボンディングパッド電極ＰＸが設けられている。
半導体層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層である。尚、半導体層１００と絶縁層１０１との間には、例えば、タングステン（Ｗ）等の金属又はタングステンシリサイド（ＷＳｉ）等のシリサイドが設けられていても良い。尚、半導体層１００は、Ｘ方向又はＹ方向においてお互いに離間する複数の領域に設けられている。例えば、半導体層１００は、図７を参照して説明した４つのメモリセルアレイ領域ＲＭＣＡに対応する４つの領域に、それぞれ設けられている。
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる絶縁層である。絶縁層１０１は、例えば図９及び図１０に示す様に、半導体層１００の上面及び側面、並びに、メモリセルアレイ層ＬＭＣＡに含まれる酸化シリコン（ＳｉＯ２）等の絶縁層１０３の上面を、全面にわたって覆っている。
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
ボンディングパッド電極ＰＸは、例えばアルミニウム（Ａｌ）等の導電性材料を含む。ボンディングパッド電極ＰＸは、例えば図１０に示す様に、絶縁層１０１を介して半導体層１００の上面に設けられた外部接続領域１０４と、メモリセルアレイ層ＬＭＣＡに含まれる絶縁層１０３の上面に設けられた内部接続領域１０５と、を備える。
外部接続領域１０４は、ボンディングワイヤＢ（図２、図３）に接続される領域である。絶縁層１０２のうち、外部接続領域１０４に対応する部分の少なくとも一部には、開口が設けられている。外部接続領域１０４は、この開口を介してメモリダイＭＤの外側の領域に露出している。
内部接続領域１０５は、メモリセルアレイ層ＬＭＣＡに含まれるコンタクト１１２に接続される領域である。尚、内部接続領域１０５は、外部接続領域１０４よりも下方に設けられている。
［チップＣＭのメモリセルアレイ層ＬＭＣＡの構造］
例えば図１０に示す様に、メモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡ（図７）には、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、これら複数のメモリブロックＢＬＫの間にそれぞれ設けられた酸化シリコン（ＳｉＯ２）等のブロック間絶縁層１０６と、を備える。
メモリブロックＢＬＫのメモリホール領域ＲＭＨに含まれる部分は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０（図１１）と、を備える。
導電層１１０は、例えば図９に示す様に、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。これら複数の導電層１１０は、例えば、ワード線及びこれに接続された複数のメモリトランジスタのゲート電極等として機能する。
半導体層１２０は、例えば、複数のメモリトランジスタのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略円柱状の形状を有する。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、コンタクト１２１及びコンタクト１２２を介してビット線ＢＬに接続される。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、半導体層１００に接続されている。
ゲート絶縁膜１３０（図１１）は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１１には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
メモリブロックＢＬＫのフックアップ領域ＲＨＵに含まれる部分は、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０のＸ方向における端部と、Ｚ方向に延伸する複数のコンタクト１１２と、を備える。
導電層１１０は、フックアップ領域ＲＨＵにおいて、略階段状の構造を形成している。即ち、下方に設けられた導電層１１０ほどＸ方向の端部における位置がメモリホール領域ＲＭＨに近く、上方に設けられた導電層１１０ほどＸ方向の端部における位置がメモリホール領域ＲＭＨから遠い。
コンタクト１１２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む。コンタクト１１２は、例えば、略円柱状の形状を有する。複数のコンタクト１１２は、上端において、それぞれ異なる導電層１１０に接続されている。また、複数のコンタクト１１２は、下端において、それぞれ異なる配線１４１に接続されている。
また、メモリセルアレイ層ＬＭＣＡの入出力回路領域ＲＩＯは、例えば図１０に示す様に、Ｚ方向に延伸する複数のコンタクト１１２を備える。これら複数のコンタクト１１２の上端は、上述の通り、それぞれボンディングパッド電極ＰＸの内部接続領域１０５の下面に接続されている。また、複数のコンタクト１１２は、下端において、それぞれ配線１４１に接続されている。
［チップＣＭの配線層１４０，１５０，１６０の構造］
配線層１４０，１５０，１６０に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に電気的に接続される。
配線層１４０は、複数の配線１４１を含む。これら複数の配線１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。これら複数の配線１４１は、主としてＸ方向に並び、Ｙ方向に延伸する。尚、複数の配線１４１のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば、図９に示す様にＸ方向に並び、図１０に示す様にＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、複数の半導体層１２０に接続されている。
配線層１５０は、複数の配線１５１を含む。これら複数の配線１５１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。これら複数の配線１５１は、主としてＹ方向に並び、Ｘ方向に延伸する。ただし、配線１５１の一部は、Ｘ方向に並び、Ｙ方向に延伸していても良い。また、配線１５１の一部は、Ｘ方向に延伸する部分と、Ｙ方向に延伸する部分と、を含んでいても良い。
配線層１６０は、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
ここで、図６に示す様に、入出力回路領域ＲＩＯには、複数の貼合電極ＰＩ１が設けられている。これら複数の貼合電極ＰＩ１は、図１０を参照して説明したコンタクト１１２を介して、ボンディングパッド電極ＰＸに電気的に接続されている。
尚、以下の説明では、複数のボンディングパッド電極ＰＸのうち、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳとして機能するものを、ボンディングパッド電極ＰＸ（ＤＱ）と呼ぶ場合がある。また、複数のボンディングパッド電極ＰＸのうち、接地電圧ＶＳＳが供給されるものを、ボンディングパッド電極ＰＸ（ＶＳＳ）と呼ぶ場合がある。また、複数のボンディングパッド電極ＰＸのうち、電源電圧ＶＣＣＱが供給されるものを、ボンディングパッド電極ＰＸ（ＶＣＣＱ）と呼ぶ場合がある。また、以下の説明では、複数の貼合電極ＰＩ１のうち、ボンディングパッド電極ＰＸ（ＤＱ）に電気的に接続されたものを、貼合電極ＰＩ１（ＤＱ）と呼ぶ場合がある。
図１０の例では、チップＣＭの下面が、複数の貼合電極ＰＩ１の下面と、絶縁層１０７の下面と、絶縁層１０８の下面と、によって構成されている。尚、チップＣＭの下面における絶縁層１０７の面積は、チップＣＭの下面における絶縁層１０８の面積よりも小さい。
絶縁層１０７は、例えば、チップＣＭの下面のうち、複数の貼合電極ＰＩ１（ＤＱ）の下面が設けられた領域の近傍の領域に設けられている。チップＣＭの下面においては、例えば図６に例示する様に、複数の貼合電極ＰＩ１（ＤＱ）の外縁が、絶縁層１０７によって、全周にわたって覆われている。絶縁層１０７は、低誘電率絶縁層から形成されている。低誘電率絶縁層は、例えば、比誘電率が４．０以下の絶縁層である。絶縁層１０７は、例えば、炭素含有酸化シリコン（ＳｉＯＣ）でも良いし、フッ素含有酸化シリコン（ＳｉＯＦ）でも良いし、その他の低誘電率絶縁層であっても良い。
絶縁層１０８は、例えば、チップＣＭの下面のうち、複数の貼合電極ＰＩ１の下面が設けられた領域、及び、絶縁層１０７の下面が設けられた領域以外の領域に設けられている。絶縁層１０８は、絶縁層１０７と比較して、複数の貼合電極ＰＩ１（ＤＱ）から遠い領域に設けられている。チップＣＭの下面においては、複数の貼合電極ＰＩ１（ＤＱ）以外の複数の貼合電極ＰＩ１の外縁が、絶縁層１０８によって、全周にわたって覆われている。絶縁層１０８は、例えば、酸化シリコン（ＳｉＯ２）から形成されていても良いし、窒化シリコン（ＳｉＮ）から形成されていても良いし、その他の絶縁層から形成されていても良い。絶縁層１０８は、例えば、絶縁層１０３の一部であっても良いし、省略しても良い。絶縁層１０８の比誘電率は、絶縁層１０７の比誘電率より大きい。絶縁層１０８の比誘電率は、例えば、４．０より大きい。
尚、図１２の例では、複数のボンディングパッド電極ＰＸ（ＤＱ）が、所定の間隔でＸ方向に並んでいる。また、これらに接続された複数の貼合電極ＰＩ１（ＤＱ）が、所定の間隔でＸ方向に並んでいる。
また、図１２には、複数の配線１４１，１５１のうち、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の電流経路に設けられたものを例示している。本実施形態において、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、ＬＳＩ（Large-Scale Integrated Circuit）配線構造の３次元的な配線になるが、可能な限り等長となるように配線することが、後述するＩ／Ｏ０～Ｉ／Ｏ７の高速な信号動作上、望ましい。
尚、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、例えば、これらの間の電流経路に設けられた複数の配線１４１，１５１のうち、Ｘ方向に延伸するもののＸ方向における長さと、Ｙ方向に延伸するもののＹ方向における長さと、の総和であっても良い。
［チップＣＰの構造］
チップＣＰは、例えば図８に示す様に、４つのメモリセルアレイ領域ＲＭＣＡ（図７）に対応する位置に設けられた４つの回路領域ＲＰＣを備える。回路領域ＲＰＣは、２つのフックアップ領域ＲＨＵに対応する位置に設けられたロウデコーダ領域ＲＲＤを備える。また、チップＣＰは、チップＣＭの周辺領域ＲＰ（図７）に対応して設けられた周辺領域ＲＰと、チップＣＭの複数の入出力回路領域ＲＩＯ（図７）に対応して設けられた複数の入出力回路領域ＲＩＯと、を備える。尚、チップＣＭの複数の入出力回路領域ＲＩＯ（図７）と、チップＣＰの複数の入出力回路領域ＲＩＯとは、Ｚ方向から見て、重なる位置に設けられていても良いし、重ならない位置に設けられていても良い。
また、チップＣＰは、例えば図９及び図１０に示す様に、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層２２０，２３０，２４０，２５０と、を備える。
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板２００の表面には、半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。
［チップＣＰのトランジスタ層ＬＴＲの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層２１０が設けられている。電極層２１０は、半導体基板２００の表面と対向する複数の電極２１１を含む。また、半導体基板２００の各領域及び電極層２１０に含まれる複数の電極２１１は、それぞれ、コンタクト２０１に接続されている。
半導体基板２００の半導体基板領域２００Ｓは、周辺回路を構成する複数のトランジスタＴｒのチャネル領域等として機能する。
電極層２１０に含まれる複数の電極２１１は、それぞれ、周辺回路を構成する複数のトランジスタＴｒのゲート電極等として機能する。電極２１１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層と、この半導体層の上面に設けられたタングステン（Ｗ）等の金属層と、を備える。
コンタクト２０１は、Ｚ方向に延伸し、下端において半導体基板２００又は電極２１１の上面に接続されている。コンタクト２０１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
尚、半導体基板２００に設けられた複数のトランジスタＴｒは、それぞれ、周辺回路の一部を構成する。例えば、ロウデコーダ領域ＲＲＤ（図８）に設けられた複数のトランジスタＴｒは、ロウデコーダＲＤ（図４）の一部を構成する。また、例えば、メモリホール領域ＲＭＨに対応する領域に設けられた複数のトランジスタＴｒのうちの一部は、センスアンプモジュールＳＡＭ（図４）及びキャッシュメモリＣＭの一部を構成する。また、例えば、入出力回路領域ＲＩＯ（図８）に設けられた複数のトランジスタＴｒは、入出力制御回路Ｉ／Ｏ（図４）の一部を構成する。
［チップＣＰの配線層２２０，２３０，２４０，２５０の構造］
配線層２２０，２３０，２４０，２５０に含まれる複数の配線は、例えば、トランジスタ層ＬＴＲ中の構成及びチップＣＭ中の構成の少なくとも一方に電気的に接続される。
配線層２２０は、複数の配線２２１を含む。これら複数の配線２２１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２３０は、複数の配線２３１を含む。これら複数の配線２３１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２４０は、複数の配線２４１を含む。これら複数の配線２４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２５０は、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
ここで、図８に示す様に、入出力回路領域ＲＩＯには、複数の貼合電極ＰＩ２が設けられている。これら複数の貼合電極ＰＩ２は、図１０を参照して説明したコンタクト２０１を介して、入出力回路を構成するトランジスタＴｒに電気的に接続されている。また、貼合電極ＰＩ１を介してボンディングパッド電極ＰＸに電気的に接続されている。
尚、以下の説明では、複数の貼合電極ＰＩ２のうち、ボンディングパッド電極ＰＸ（ＤＱ）に電気的に接続されたものを、貼合電極ＰＩ２（ＤＱ）と呼ぶ場合がある。
図１０の例では、チップＣＰの上面が、複数の貼合電極ＰＩ２の上面と、絶縁層１０７の上面と、絶縁層１０８の上面と、によって構成されている。尚、チップＣＰの上面における絶縁層１０７の面積は、チップＣＰの上面における絶縁層１０８の面積よりも小さい。
絶縁層１０７は、例えば、チップＣＰの上面のうち、複数の貼合電極ＰＩ２（ＤＱ）の上面が設けられた領域の近傍の領域に設けられている。チップＣＰの上面においては、例えば図８に例示する様に、複数の貼合電極ＰＩ２（ＤＱ）の外縁が、絶縁層１０７によって、全周にわたって覆われている。
絶縁層１０８は、例えば、チップＣＰの上面のうち、複数の貼合電極ＰＩ２の上面が設けられた領域、及び、絶縁層１０７の上面が設けられた領域以外の領域に設けられている。絶縁層１０８は、絶縁層１０７と比較して、複数の貼合電極ＰＩ２（ＤＱ）から遠い領域に設けられている。チップＣＰの上面においては、複数の貼合電極ＰＩ２（ＤＱ）以外の複数の貼合電極ＰＩ２の外縁が、絶縁層１０８によって、全周にわたって覆われている。
尚、図１３の例では、入出力制御回路Ｉ／Ｏの構成要素のうち、データ信号入出力端子ＤＱ０～ＤＱ７に対応する一部の構成Ｉ／Ｏ０～Ｉ／Ｏ７が、所定の間隔でＸ方向に並んでいる。これらの構成Ｉ／Ｏ０～Ｉ／Ｏ７は、それぞれ、コンパレータ等の入力回路と、ＯＣＤ回路等の出力回路と、を含む。また、これらに接続された複数の貼合電極ＰＩ２（ＤＱ）が、これと同程度の間隔でＸ方向に並んでいる。
また、図示は省略するものの、本実施形態において、貼合電極ＰＩ２（ＤＱ）と、これらに対応する上記構成Ｉ／Ｏ０～Ｉ／Ｏ７と、の間の配線長は、ＬＳＩ配線構造の３次元的な配線になるが、可能な限り等長となるように配線することが、Ｉ／Ｏ０～Ｉ／Ｏ７の高速な信号動作上、望ましい。
尚、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長は、例えば、これらの間の電流経路に設けられた複数の配線２２１，２３１，２４１のうち、Ｘ方向に延伸するもののＸ方向における長さと、Ｙ方向に延伸するもののＹ方向における長さと、の総和であっても良い。
また、例えば図１４に例示する様に、複数の配線２２１，２３１のうち、ボンディングパッド電極ＰＸ（ＶＳＳ）に電気的に接続されたものは、高速Ｉ／Ｆ回路の近傍の領域内（例えば、Ｚ方向から見て高速Ｉ／Ｆ回路と重なる領域内）において、他の領域（例えば、Ｚ方向から見て上記高速Ｉ／Ｆ回路と重ならない領域内）よりも密に配置されている。同様に、複数の配線２２１，２３１のうち、ボンディングパッド電極ＰＸ（ＶＣＣＱ）に電気的に接続されたものは、上記高速Ｉ／Ｆ回路の近傍の領域内（例えば、Ｚ方向から見て上記高速Ｉ／Ｆ回路と重なる領域内）において、他の領域（例えば、Ｚ方向から見て上記高速Ｉ／Ｆ回路と重ならない領域内）よりも密に配置されている。
例えば、図１４の例では、上記高速Ｉ／Ｆ回路の近傍の領域内において、複数の配線２２１が、Ｙ方向にピッチＰＹ１で配置されている。一方、他の領域において、複数の配線２２１が、Ｙ方向にピッチＰＹ２で配置されている。ピッチＰＹ１は、ピッチＰＹ２よりも小さい。また、上記高速Ｉ／Ｆ回路の近傍の領域内において、複数の配線２３１が、Ｘ方向にピッチＰＸ１で配置されている。一方、他の領域において、複数の配線２３１が、Ｘ方向にピッチＰＸ２で配置されている。ピッチＰＸ１は、ピッチＰＸ２よりも小さい。
尚、説明の都合上、図１４には、配線２４１を図示していない。しかしながら、配線２４１も、配線２２１，２３１と同様に構成されていても良い。即ち、複数の配線２４１のうち、ボンディングパッド電極ＰＸ（ＶＳＳ）に電気的に接続されたものは、上記高速Ｉ／Ｆ回路の近傍の領域内において、他の領域よりも密に配置されていても良い。同様に、複数の配線２４１のうち、ボンディングパッド電極ＰＸ（ＶＣＣＱ）に電気的に接続されたものは、上記高速Ｉ／Ｆ回路の近傍の領域内において、他の領域よりも密に配置されていても良い。
［製造方法］
次に、図１５及び図１６を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図１５及び図１６は、同製造方法の一部について説明するための模式的な断面図である。尚、図１５は、チップＣＭを構成するウェハＷＭと、チップＣＰを構成するウェハＷＰと、を貼合する前の状態を示している。また、図１６は、ウェハＷＭとウェハＷＰとを貼合した後の状態を示している。
同製造方法においては、チップＣＭを構成するウェハＷＭと、チップＣＰを構成するウェハＷＰと、をそれぞれ形成する。次に、図１５及び図１６に示す様に、ウェハＷＭとウェハＷＰとを貼合する。次に、ボンディングパッド電極ＰＸ等を形成し、ダイシングによってウェハＷＭ及びウェハＷＰを切断することにより、メモリダイＭＤが形成される。
［第１比較例］
図１７は、第１比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第１比較例に係る半導体記憶装置は、チップＣＭ，ＣＰのかわりに、チップＣＭ´，ＣＰ´を備える。チップＣＭ´，ＣＰ´は、チップＣＭ，ＣＰと異なり、絶縁層１０７，１０８を備えていない。
［第２比較例］
図１８は、第２比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第２比較例に係る半導体記憶装置は、チップＣＭ，ＣＰのかわりに、チップＣＭ´´，ＣＰ´´を備える。チップＣＭ´´，ＣＰ´´は、チップＣＭ，ＣＰと異なり、絶縁層１０７，１０８を備えていない。また、チップＣＭ´´の下面の貼合電極ＰＩ１が設けられた領域以外の領域、及び、チップＣＰ´´の上面の貼合電極ＰＩ２が設けられた領域以外の領域には、絶縁層１０９が設けられている。絶縁層１０９は、例えば、低誘電率絶縁層であっても良い。
［効果］
半導体記憶装置の動作の高速化が求められている。ここで、入出力制御回路Ｉ／Ｏは、半導体記憶装置の中で、最も高速に動作する回路のうちの一つである。
第１比較例に係る半導体記憶装置においては、複数の貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）同士が、お互いに近接して配置される場合がある。この様な場合、これら複数の貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）の間の寄生容量の影響により、動作速度の低下を招いてしまう場合がある。
そこで、第２比較例に係る半導体記憶装置においては、チップＣＭ´´の下面の貼合電極ＰＩ１が設けられた領域以外の領域、及び、チップＣＰ´´の上面の貼合電極ＰＩ２が設けられた領域以外の領域に、低誘電率絶縁層を含む絶縁層１０９が設けられている。この様な構成によれば、貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）間の寄生容量を削減して、上述の様な動作速度の低下を抑制可能である。しかしながら、低誘電率絶縁層は、一般的に機械的強度が低い。この様な場合、例えば、図１５及び図１６に対応する工程において、絶縁層１０９が破壊されてしまう場合がある。
そこで、第１実施形態に係る半導体記憶装置においては、チップＣＭの下面のうち、複数の貼合電極ＰＩ１（ＤＱ）が設けられた領域の近傍の領域に、絶縁層１０７が設けられている。また、チップＣＭの下面のうち、複数の貼合電極ＰＩ１が設けられた領域、及び、絶縁層１０７が設けられた領域以外の領域に、絶縁層１０８が設けられている。
また、第１実施形態に係る半導体記憶装置においては、チップＣＰの上面のうち、複数の貼合電極ＰＩ２（ＤＱ）が設けられた領域の近傍の領域に、絶縁層１０７が設けられている。また、チップＣＰの上面のうち、複数の貼合電極ＰＩ２が設けられた領域、及び、絶縁層１０７が設けられた領域以外の領域に、絶縁層１０８が設けられている。
この様な構成によれば、チップＣＭの下面及びチップＣＰの上面の機械的強度を確保しつつ、複数の貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）の間の寄生容量を抑制して、半導体記憶装置の動作の高速化を図ることが可能である。
また、第１実施形態に係る半導体記憶装置においては、例えば図１２を参照して説明した様に、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長が、全て等しい。同様に、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長が、全て等しい。
この様な構成によれば、データ信号入出力端子ＤＱ０～ＤＱ７、及び、トグル信号入出力端子ＤＱＳ，／ＤＱＳにおいて生じる信号遅延等の特性を一定の範囲内に揃えて、入出力制御回路Ｉ／Ｏを好適に動作させることが可能である。
また、第１実施形態に係る半導体記憶装置においては、例えば図１４を参照して説明した様に、チップＣＰにおいて、ボンディングパッド電極ＰＸ（ＶＳＳ），ＰＸ（ＶＣＣＱ）に電気的に接続された複数の配線２２１，２３１，２４１が、高速Ｉ／Ｆ回路の上層において、他の領域よりも密に配置されている。
この様な構成によれば、配線層１４０，１５０，２２０，２３０，２４０における設計の自由度を確保しつつ、入出力制御回路Ｉ／Ｏを好適に動作させることが可能である。
［第２実施形態］
次に、図１９を参照して、第２実施形態に係る半導体記憶装置について説明する。図１９は、第２実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、絶縁層２０７を備えている。絶縁層２０７は、基本的には、絶縁層１０７と同様に構成されている。
ただし、チップＣＭ中の絶縁層２０７は、半導体層１００の下面から、チップＣＭの下面近傍にかけて設けられている。また、貼合電極ＰＩ１（ＤＱ）のＸ方向及びＹ方向の側面だけでなく、これに接続された複数の配線１４１，１５１のＸ方向及びＹ方向の側面、並びに、これに接続されたコンタクト１１２の外周面を覆っている。図示の例では、入出力回路領域ＲＩＯに設けられた絶縁層１０３の一部が除去されており、この領域に、絶縁層２０７が設けられている。また、配線１４１の下面より下方では、全ての領域で、配線間に絶縁層２０７が設けられている。
また、チップＣＰ中の絶縁層２０７は、半導体基板２００の上面から、チップＣＰの上面近傍にかけて設けられている。また、貼合電極ＰＩ２（ＤＱ）のＸ方向及びＹ方向の側面だけでなく、これに接続された複数の配線２２１，２３１，２４１のＸ方向及びＹ方向の側面、並びに、これに接続されたコンタクト２０１の外周面を覆っている。図示の例では、半導体基板２００の上面から、チップＣＰの上面にかけて、全ての領域で、配線間に絶縁層２０７が設けられている。
この様な構成によれば、複数の貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）の間の寄生容量だけでなく、これらに接続されたその他の配線における寄生容量も抑制して、半導体記憶装置の動作の更なる高速化を図ることが可能である。
尚、図１９に例示した様な構成はあくまでも例示に過ぎず、具体的な構成は、適宜調整可能である。図２０は、第２実施形態に係る半導体記憶装置の他の構成例の一部について説明するための模式的な断面図である。
図２０に例示する構成は、基本的には、図１９に例示する構成と同様である。しかしながら、図２０に例示する構成では、半導体層１００の下面から、最も下方に位置する導電層１１０の下面に対応する高さ位置にかけて、周辺領域ＲＰ（図７）全体で、配線間に絶縁層２０７が設けられている。また、最も下方に位置する導電層１１０の下面に対応する高さ位置から、配線１４１の下面にかけて、全ての領域で、配線間に絶縁層１０３が設けられている。
［第３実施形態］
次に、図２１及び図２２を参照して、第３実施形態に係る半導体記憶装置について説明する。図２１は、第３実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。図２２は、第３実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な底面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図８に示す様に、第１実施形態に係る半導体記憶装置においては、絶縁層１０７が、Ｚ方向から見て、入出力回路領域ＲＩＯと重なる位置に設けられている。
一方、図２１に示す様に、第３実施形態に係る半導体記憶装置においては、絶縁層１０７が、Ｚ方向から見て、回路領域ＲＰＣと重なる位置に設けられている。
尚、図２２には、複数の配線１４１，１５１のうち、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の電流経路に設けられたものを例示している。本実施形態において、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、ＬＳＩ配線構造の３次元的な配線になるが、可能な限り等長となるように配線することが、高速動作上、望ましい。
［第４実施形態］
次に、図２３～図２５を参照して、第４実施形態に係る半導体記憶装置について説明する。図２３は、第４実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な底面図である。図２４及び図２５は、第４実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図２２を参照して説明した様に、第３実施形態に係る半導体記憶装置においては、チップＣＭの下面に配置された全ての貼合電極ＰＩ１（ＤＱ）が一ヶ所にまとめて配置されていた。また、チップＣＭの下面には、連続的に形成された一つの絶縁層１０７が設けられており、全ての貼合電極ＰＩ１（ＤＱ）の外周面が、この絶縁層１０７によって覆われていた。
一方、図２３に例示する様に、第４実施形態に係る半導体記憶装置においては、チップＣＭの下面に配置された全ての貼合電極ＰＩ１（ＤＱ）のうちの一部と、他の一部とが、異なる領域に配置されている。また、チップＣＭの下面には、これらの領域に対応して設けられ、お互いに離間する二つの絶縁層１０７が設けられている。また、一方の領域に設けられた複数の貼合電極ＰＩ１（ＤＱ）の外周面が一方の絶縁層１０７によって覆われている。また、他方の領域に設けられた複数の貼合電極ＰＩ１（ＤＱ）の外周面が他方の絶縁層１０７によって覆われている。
また、図２４及び図２５に例示する様に、第４実施形態に係る半導体記憶装置においては、チップＣＰの上面に配置された全ての貼合電極ＰＩ２（ＤＱ）のうちの一部と、他の一部とが、異なる領域に配置されている。また、チップＣＰの上面には、これらの領域に対応して設けられた二つの絶縁層１０７が設けられている。また、一方の領域に設けられた複数の貼合電極ＰＩ２（ＤＱ）の外周面が一方の絶縁層１０７によって覆われている。また、他方の領域に設けられた複数の貼合電極ＰＩ２（ＤＱ）の外周面が他方の絶縁層１０７によって覆われている。
尚、図２３に示す様に、第４実施形態に係る半導体記憶装置においても、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、全て等しい。
また、図示は省略するものの、第４実施形態に係る半導体記憶装置においても、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏ中の構成Ｉ／Ｏ０～Ｉ／Ｏ７と、の間の配線長は、全て等しい。また、図２５に示す様に、複数の配線２２１，２３１，２４１のうち、ボンディングパッド電極ＰＸ（ＶＳＳ）に電気的に接続されたものが、絶縁層１０７の近傍の領域内において、他の領域よりも密に配置されている。また、複数の配線２２１，２３１，２４１のうち、ボンディングパッド電極ＰＸ（ＶＣＣＱ）に電気的に接続されたものが、絶縁層１０７の近傍の領域内において、他の領域よりも密に配置されている。
ここで、半導体記憶装置の製造工程においては、貼合電極ＰＩ１及び絶縁層１０７の少なくとも一方の形成に際して、ＣＭＰ（Chemical Mechanical Polishing）を実行する場合がある。ここで、絶縁層１０７が一ヶ所に固まって配置されていると、ＣＭＰの実行に際してディッシングが発生し、これによってチップＣＭとチップＣＰとを好適に貼合出来なくなってしまう場合がある。
そこで、第４実施形態においては、チップＣＭの下面において、絶縁層１０７を分散して配置している。これにより、上述のディッシングの影響を抑制可能である。
［その他の実施形態に係る半導体記憶装置］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第１実施形態に係る半導体記憶装置においては、低誘電率の絶縁層１０７が、チップＣＭ，ＣＰの表面近傍に設けられていた。一方、図１９に例示した半導体記憶装置においては、チップＣＭの半導体層１００の下面からチップＣＭの下面近傍にかけて、低誘電率の絶縁層１０７，２０７が設けられていた。また、チップＣＰの半導体基板２００の上面からチップＣＰの上面にかけて、低誘電率の絶縁層１０７，２０７が設けられていた。しかしながら、Ｚ方向において、どの領域に絶縁層１０７，２０７又はこれらに対応する低誘電率絶縁層を設けるかは、適宜調整可能である。
また、例えば、第１実施形態に係る半導体記憶装置においては、チップＣＭの下面に配置された全ての貼合電極ＰＩ１（ＤＱ）が一ヶ所にまとめて配置されており、これら複数の貼合電極ＰＩ１（ＤＱ）の外周面が、連続的に形成された一つの絶縁層１０７によって覆われていた。一方、第４実施形態に係る半導体記憶装置においては、チップＣＭの下面に配置された全ての貼合電極ＰＩ１（ＤＱ）のうちの一部と、他の一部とが、異なる領域に配置されており、一方の領域に設けられた複数の貼合電極ＰＩ１（ＤＱ）の外周面と、他方の領域に設けられた複数の貼合電極ＰＩ１（ＤＱ）の外周面とが、それぞれ、お互いに離間する二つの絶縁層１０７によって覆われていた。しかしながら、複数の貼合電極ＰＩ１（ＤＱ）をいくつの領域に配置するかは適宜調整可能である。また、チップＣＭの下面及びチップＣＰの上面にいくつの絶縁層１０７，２０７を設けるかも、適宜調整可能である。
また、例えば、第１実施形態～第４実施形態に係る半導体記憶装置においては、チップＣＭにボンディングパッド電極ＰＸが設けられる例について説明した。しかしながら、ボンディングパッド電極ＰＸは、チップＣＭではなく、チップＣＰに設けられていても良い。
また、例えば図８に示す様に、第１実施形態に係る半導体記憶装置においては、絶縁層１０７が、Ｚ方向から見て、入出力回路領域ＲＩＯと重なる位置に設けられている。また、例えば図２１に示す様に、第３実施形態に係る半導体記憶装置においては、絶縁層１０７が、Ｚ方向から見て、回路領域ＲＰＣと重なる位置に設けられている。しかしながら、絶縁層１０７が設けられる領域は、適宜調整可能である。例えば、図２６の例では、絶縁層１０７の一部が、Ｚ方向から見て、入出力回路領域ＲＩＯと重なる位置に設けられている。また、絶縁層１０７の一部が、Ｚ方向から見て、回路領域ＲＰＣと重なる位置に設けられている。
また、例えば、第１実施形態～第４実施形態に係る半導体記憶装置においては、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長が、全て等しい。しかしながら、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、お互いに異なっていても良い。ただし、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長は、可能な限り等しくなることが望ましい。
同様に、第１実施形態～第４実施形態に係る半導体記憶装置においては、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長が、全て等しい。しかしながら、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長は、お互いに異なっていても良い。ただし、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長は、可能な限り等しくなることが望ましい。
［半導体記憶装置の設計方法］
以上の説明においては、複数のボンディングパッド電極ＰＸ（ＤＱ）と、これらに接続された複数の貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）とが、異なる間隔でＸ方向に並んでいた。また、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）と、の間の配線長が、全て等しかった。また、貼合電極ＰＩ１（ＤＱ），ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長は、全て等しかった。
また、以上の説明においては、複数の配線２２１，２３１，２４１のうち、ボンディングパッド電極ＰＸ（ＶＳＳ），ＰＸ（ＶＣＣＱ）に電気的に接続されたものが、絶縁層１０７の近傍の領域内において、他の領域よりも密に配置されていた。
半導体記憶装置の設計においては、この様な条件が満たされるような条件で、配線パターンの設計を行っても良い。
また、半導体記憶装置の設計においては、例えば、ボンディングパッド電極ＰＸ（ＤＱ）と、貼合電極ＰＩ１（ＤＱ）と、の間の配線長が、全て等しくならなくても良い。また、貼合電極ＰＩ２（ＤＱ）と、入出力制御回路Ｉ／Ｏと、の間の配線長が、全て等しくならなくても良い。この様な場合には、例えば、ボンディングパッド電極ＰＸ（ＤＱ）と、入出力制御回路Ｉ／Ｏ中の構成Ｉ／Ｏ０～Ｉ／Ｏ７と、の間の配線長が、全て等しくなる様な条件で、配線パターンの設計を行っても良い。
尚、図１２～図１４、及び、図２２～図２５に例示された様な配線パターンは、説明のための模式的なものであり、具体的な配線パターンは適宜調整可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＣＭ，ＣＰ…チップ、ＭＣＡ…メモリセルアレイ、ＰＸ…ボンディングパッド電極、１０７，１０８…絶縁層。

Claims (12)

  1. 半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第１ボンディングパッド電極を備え、
    前記複数の第１貼合電極は、前記第１ボンディングパッド電極に電気的に接続された第３貼合電極を含み、
    前記第１チップの前記第２チップとの貼合面は、
    前記第３貼合電極の一部と、
    前記貼合面において前記第３貼合電極の外縁を全周にわたって覆う第１絶縁層と、
    前記第１絶縁層と比較して、前記第３貼合電極から遠い領域に設けられた第２絶縁層と
    を備える半導体記憶装置。
  2. 前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第２ボンディングパッド電極を備え、
    前記複数の第１貼合電極は、前記第２ボンディングパッド電極に電気的に接続された第４貼合電極を含み、
    前記第１チップの前記第２チップとの貼合面は、前記第４貼合電極の一部を備え、
    前記第１絶縁層は、前記貼合面において、前記第４貼合電極の外縁を全周にわたって覆う
    請求項１記載の半導体記憶装置。
  3. 前記第１ボンディングパッド電極及び前記第２ボンディングパッド電極に電気的に接続された入出力回路を備え、
    前記第１ボンディングパッド電極から前記入出力回路までの配線長は、前記第２ボンディングパッド電極から前記入出力回路までの配線長と等しい
    請求項２記載の半導体記憶装置。
  4. 前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、電力の供給に使用可能な第３ボンディングパッド電極を備え、
    前記第１チップは、
    前記第１ボンディングパッド電極及び前記第３ボンディングパッド電極に電気的に接続された高速Ｉ／Ｆ回路と、
    前記第３ボンディングパッド電極に電気的に接続され、前記半導体基板の表面と交差する第１方向から見て、前記高速Ｉ／Ｆ回路と重なる位置に設けられ、前記第１方向と交差する第２方向に第１のピッチで設けられた複数の第１配線と、
    前記第３ボンディングパッド電極に電気的に接続され、前記第１方向から見て、前記高速Ｉ／Ｆ回路と重ならない位置に設けられ、前記第２方向に第２のピッチで設けられた複数の第２配線と
    を備え、
    前記第１のピッチは、前記第２のピッチよりも小さい
    請求項１又は２記載の半導体記憶装置。
  5. 半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第１ボンディングパッド電極を備え、
    前記複数の第２貼合電極は、前記第１ボンディングパッド電極に電気的に接続された第５貼合電極を含み、
    前記第２チップの前記第１チップとの貼合面は、
    前記第５貼合電極の一部と、
    前記貼合面において前記第５貼合電極の外縁を全周にわたって覆う第１絶縁層と、
    前記第１絶縁層と比較して、前記第５貼合電極から遠い領域に設けられた第２絶縁層と
    を備える半導体記憶装置。
  6. 前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第２ボンディングパッド電極を備え、
    前記複数の第２貼合電極は、前記第２ボンディングパッド電極に電気的に接続された第６貼合電極を含み、
    前記第２チップの前記第１チップとの貼合面は、前記第６貼合電極の一部を備え、
    前記第１絶縁層は、前記貼合面において、前記第６貼合電極の外縁を全周にわたって覆う
    請求項５記載の半導体記憶装置。
  7. 前記第１ボンディングパッド電極及び前記第２ボンディングパッド電極に電気的に接続された入出力回路を備え、
    前記第１ボンディングパッド電極から前記入出力回路までの配線長は、前記第２ボンディングパッド電極から前記入出力回路までの配線長と等しい
    請求項６記載の半導体記憶装置。
  8. 前記第１絶縁層の比誘電率は、前記第２絶縁層の比誘電率よりも小さい
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 前記第１絶縁層の比誘電率は４．０以下であり、
    前記第２絶縁層の比誘電率は４．０よりも大きい
    請求項１～８のいずれか１項記載の半導体記憶装置。
  10. 前記第１絶縁層は、シリコン（Ｓｉ）、酸素（Ｏ）、並びに、炭素（Ｃ）及びフッ素（Ｆ）の少なくとも一方を含み、
    前記第２絶縁層は、シリコン（Ｓｉ）、並びに、酸素（Ｏ）及び窒素（Ｎ）の少なくとも一方を含む
    請求項１～９のいずれか１項記載の半導体記憶装置。
  11. 前記貼合面における前記第１絶縁層の面積は、前記貼合面における前記第２絶縁層の面積よりも小さい
    請求項１～１０のいずれか１項記載の半導体記憶装置。
  12. 半導体基板、複数のトランジスタ、及び、複数の第１貼合電極を備える第１チップと、
    メモリセルアレイ、及び、前記複数の第１貼合電極に貼合された複数の第２貼合電極を備える第２チップと
    を備え、
    前記第１チップ及び前記第２チップの一方は、ボンディングワイヤに接続可能に構成され、データの入出力に使用可能な第１ボンディングパッド電極及び第２ボンディングパッド電極を備え、
    前記第１チップは、前記第１ボンディングパッド電極及び前記第２ボンディングパッド電極に電気的に接続された入出力回路を備える
    半導体記憶装置の設計方法であって、
    前記第１ボンディングパッド電極から前記入出力回路までの配線長は、前記第２ボンディングパッド電極から前記入出力回路までの配線長と等しい
    半導体記憶装置の設計方法。
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