KR20220018785A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20220018785A
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이남재
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Abstract

본 기술은 기판; 상기 기판 상에 배치되고, 제1 연결 도전체를 포함하는 제1 연결 구조체; 상기 기판과 상기 제1 연결 구조체 사이에 배치되고, 상기 제1 연결 도전체와 연결되는 트랜지스터; 상기 제1 연결 도전체와 연결되는 제1 본딩 패드를 포함하고, 상기 제1 연결 구조체 상에 배치되는 제1 본딩 구조체; 상기 제1 본딩 패드와 연결되는 제2 본딩 패드를 포함하고, 상기 제1 본딩 구조체 상에 배치되는 제2 본딩 구조체; 상기 제2 본딩 패드와 연결되는 제2 연결 도전체를 포함하고, 상기 제2 본딩 구조체 상에 배치되는 제2 연결 구조체; 상기 제2 연결 구조체 상에 배치되고, 서로 교대로 적층된 적층 절연막들 및 도전 패턴들을 포함하는 적층체; 상기 적층체를 관통하고, 상기 제2 연결 도전체와 연결되는 채널 구조체; 상기 제2 연결 구조체, 상기 제2 본딩 구조체, 상기 제1 본딩 구조체 및 상기 제1 연결 구조체를 관통하고, 상기 적층체 및 상기 채널 구조체를 둘러싸는 칩 가드를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 배치되고, 제1 연결 도전체를 포함하는 제1 연결 구조체; 상기 기판과 상기 제1 연결 구조체 사이에 배치되고, 상기 제1 연결 도전체와 연결되는 트랜지스터; 상기 제1 연결 도전체와 연결되는 제1 본딩 패드를 포함하고, 상기 제1 연결 구조체 상에 배치되는 제1 본딩 구조체; 상기 제1 본딩 패드와 연결되는 제2 본딩 패드를 포함하고, 상기 제1 본딩 구조체 상에 배치되는 제2 본딩 구조체; 상기 제2 본딩 패드와 연결되는 제2 연결 도전체를 포함하고, 상기 제2 본딩 구조체 상에 배치되는 제2 연결 구조체; 상기 제2 연결 구조체 상에 배치되고, 서로 교대로 적층된 적층 절연막들 및 도전 패턴들을 포함하는 적층체; 상기 적층체를 관통하고, 상기 제2 연결 도전체와 연결되는 채널 구조체; 상기 제2 연결 구조체, 상기 제2 본딩 구조체, 상기 제1 본딩 구조체 및 상기 제1 연결 구조체를 관통하고, 상기 적층체 및 상기 채널 구조체를 둘러싸는 칩 가드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 트랜지스터; 상기 트랜지스터에 연결되는 제1 연결 도전체; 상기 제1 연결 도전체에 연결되는 제1 본딩 패드; 상기 제1 본딩 패드에 연결되는 제2 본딩 패드; 상기 제2 본딩 패드에 연결되는 제2 연결 도전체; 상기 제2 연결 도전체에 연결되는 채널 구조체; 및 제1 가드부 및 상기 제1 가드부 상의 제2 가드부를 포함하는 칩 가드를 포함하고, 상기 제2 가드부는 상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체 및 상기 채널 구조체를 둘러쌀 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 트랜지스터; 상기 트랜지스터에 연결되는 제1 연결 도전체; 상기 제1 연결 도전체에 연결되는 제1 본딩 패드; 상기 제1 본딩 패드에 연결되는 제2 본딩 패드; 상기 제2 본딩 패드에 연결되는 제2 연결 도전체; 상기 제2 연결 도전체에 연결되는 채널 구조체; 상기 채널 구조체를 둘러싸는 적층체; 및 상기 제1 연결 도전체, 상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체, 상기 채널 구조체 및 상기 적층체를 둘러싸는 칩 가드를 포함하고, 상기 칩 가드는 제1 가드부 및 상기 제1 가드부 상의 제2 가드부를 포함하고, 상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체, 상기 채널 구조체 및 상기 적층체는 상기 제2 가드부의 하면보다 높은 레벨에 배치되고, 상기 제2 가드부의 상면보다 낮은 레벨에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터와 전기적으로 연결되는 제1 본딩 패드를 포함하는 제1 반도체 구조체를 형성하는 단계; 적층체, 상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체와 전기적으로 연결되는 제2 본딩 패드 및 컨택 희생 구조체를 포함하는 제2 반도체 구조체를 형성하는 단계; 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 본딩하여, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 본딩하는 단계; 상기 컨택 희생 구조체를 제거하여, 상기 제1 반도체 구조체 내의 제1 홀을 형성하는 단계; 상기 제1 홀을 확장하여, 상기 제1 반도체 구조체에서 상기 제2 반도체 구조체 내로 연장하는 제2 홀을 형성하는 단계; 및 상기 제2 홀 내에 컨택을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 트랜지스터, 상기 제1 트랜지스터와 전기적으로 연결되는 제1 본딩 패드를 포함하는 제1 반도체 구조체를 형성하는 단계; 적층체, 상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체와 전기적으로 연결되는 제2 본딩 패드를 포함하는 제2 반도체 구조체를 형성하는 단계; 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 본딩하여, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 본딩하는 단계; 상기 제1 반도체 구조체 내에서 상기 제2 반도체 구조체 내로 연장하는 제1 관통 슬릿을 형성하는 단계; 및 상기 제1 관통 슬릿 내에 제1 가드부를 형성하는 단계를 포함하고, 상기 제1 가드부는 상기 적층체 및 상기 채널 구조체를 둘러쌀 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 반도체 구조체들 사이의 본딩 계면을 관통하는 컨택 및 칩 가드를 포함함에 따라, 반도체 장치의 배선 자유도가 확보될 수 있고, 반도체 장치의 크기가 최소화될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1a의 C-C'선에 따른 단면도이다.
도 1e는 도 1b의 C영역의 확대도이다.
도 1f는 도 1b의 D영역의 확대도이다.
도 2, 3a, 3b, 4a, 4b, 5, 6, 7a 및 7b는 도 1a 내지 1f에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1a의 C-C'선에 따른 단면도이다. 도 1e는 도 1b의 C영역의 확대도이다. 도 1f는 도 1b의 D영역의 확대도이다.
도 1a 내지 1d를 참조하면, 반도체 장치는 셀 영역(CER), 제1 영역(RG1), 제2 영역(RG2) 및 칩 가드 영역(CGR)을 포함할 수 있다. 셀 영역(CER), 제1 영역(RG1), 제2 영역(RG2) 및 칩 가드 영역(CGR)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 서로 구분되는 영역들일 수 있다. 칩 가드 영역(CGR)은 셀 영역(CER)을 둘러쌀 수 있다. 제1 영역(RG1) 및 제2 영역(RG2)은 셀 영역(CER) 및 칩 가드 영역(CGR) 사이에 배치될 수 있다.
반도체 장치는 제1 반도체 구조체(SEM1) 및 제2 반도체 구조체(SEM2)를 포함할 수 있다. 제1 반도체 구조체(SEM1) 및 제2 반도체 구조체(SEM2)는 웨이퍼 본딩 공정에 의해 본딩될 수 있다. 제1 반도체 구조체(SEM1)는 제1 기판(100), 제1 연결 구조체(CNS1) 및 제1 본딩 구조체(BDS1)를 포함할 수 있다. 제2 반도체 구조체(SEM2)는 제2 본딩 구조체(BDS2), 제2 연결 구조체(CNS2), 적층체(STA), 채널 구조체들(CS) 및 소스 구조체(SOS)를 포함할 수 있다.
제1 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 제1 기판(100)은 반도체 기판일 수 있다. 일 예로, 제1 기판(100)은 실리콘 기판일 수 있다.
제1 기판(100) 상에 제1 연결 구조체(CNS1)가 제공될 수 있다. 제1 연결 구조체(CNS1)는 제1 절연막(110) 및 제1 연결 도전체들(CB1)을 포함할 수 있다. 제1 절연막(110)은 제1 기판(100)을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
제1 연결 도전체들(CB1)은 제1 컨택들(CT1) 및 제1 배선들(ML1)을 포함할 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 서로 연결될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다.
제1 연결 구조체(CNS1)와 제1 기판(100) 사이에 제1 트랜지스터들(TR1), 제2 트랜지스터들(TR2) 및 제3 트랜지스터들(TR3)이 제공될 수 있다. 제1 트랜지스터들(TR1)은 셀 영역(CER) 내에 제공되는 트랜지스터들일 수 있다. 제2 트랜지스터들(TR2)은 제1 영역(RG1) 내에 제공되는 트랜지스터들일 수 있다. 제3 트랜지스터들(TR3)은 제2 영역(RG2) 내에 제공되는 트랜지스터들일 수 있다.
제1 트랜지스터들(TR1)은 반도체 장치의 페이지 버퍼를 구성하거나, 페이지 버퍼에 연결되는 트랜지스터들일 수 있다. 제2 트랜지스터들(TR2)은 반도체 장치의 X-디코더를 구성하거나, X-디코더에 연결되는 트랜지스터들일 수 있다. 제3 트랜지스터들(TR3)은 반도체 장치의 정전기 방전(electrostatic discharge: ESD) 회로를 구성하거나, 정전기 방전 회로에 연결되는 트랜지스터들일 수 있다.
각각의 제1 내지 제3 트랜지스터들(TR1, TR2, TR3) 각각은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GE)를 포함할 수 있다. 불순물 영역들(IR)은 제1 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 불순물 영역(IR)은 제1 연결 도전체(CB1)와 연결될 수 있다. 불순물 영역들(IR)은 제1 컨택(CT1)과 연결될 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 게이트 전극(GE)은 제1 연결 도전체(CB1)와 연결될 수 있다. 게이트 전극(GE)은 제1 컨택(CT1)과 연결될 수 있다.
제1 기판(100) 내에 소자 분리막들(IS)이 제공될 수 있다. 소자 분리막들(IS)은 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)을 전기적으로 분리할 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
제1 연결 구조체(CNS1) 상에 제1 본딩 구조체(BDS1)가 제공될 수 있다. 제1 본딩 구조체(BDS1)는 제2 절연막(120) 및 제1 본딩 패드들(BP1)을 포함할 수 있다. 제2 절연막(120)은 제1 절연막(110)을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 질화물 또는 산화물을 포함할 수 있다.
제1 본딩 패드(BP1)는 제1 연결 구조체(CNS1) 내의 제1 연결 도전체(CB1)와 연결될 수 있다. 제1 본딩 패드(BP1)는 제1 연결 구조체(CNS1) 내의 제1 컨택(CT1)과 연결될 수 있다. 제1 본딩 패드들(BP1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 본딩 패드들(BP1)은 구리를 포함할 수 있다.
제1 본딩 구조체(BDS1) 상에 제2 본딩 구조체(BDS2)가 제공될 수 있다. 제2 본딩 구조체(BDS2)는 제3 절연막(130) 및 제2 본딩 패드들(BP2)을 포함할 수 있다. 제3 절연막(130)은 제2 절연막(120)을 덮을 수 있다. 제3 절연막(130)과 제2 절연막(120)은 웨이퍼 본딩 공정에 의해 본딩될 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 질화물 또는 산화물을 포함할 수 있다. 제1 본딩 구조체(BDS1)와 제2 본딩 구조체(BDS2) 사이의 계면이 본딩 계면(BB)으로 정의될 수 있다.
제2 본딩 패드(BP2)는 제1 본딩 구조체(BDS1) 내의 제1 본딩 패드(BP1)와 연결될 수 있다. 제2 본딩 패드(BP2)와 제1 본딩 패드(BP1)는 웨이퍼 본딩 공정에 의해 본딩될 수 있다. 제2 본딩 패드들(BP2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 본딩 패드들(BP2)은 구리를 포함할 수 있다.
제2 본딩 구조체(BDS2) 상에 제2 연결 구조체(CNS2)가 제공될 수 있다. 제2 연결 구조체(CNS2)는 제4 절연막(140) 및 제2 연결 도전체들(CB2)을 포함할 수 있다. 제4 절연막(140)은 제3 절연막(130)을 덮을 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다.
제2 연결 도전체들(CB2)은 제2 배선들(ML2), 제2 컨택들(CT2) 및 비트라인 컨택들(BCT)을 포함할 수 있다. 제2 컨택(CT2)은 제2 배선(ML2)과 연결될 수 있다. 비트라인 컨택(CBT)은 제2 컨택(CT2)과 연결될 수 있다. 제2 본딩 패드(BP2)는 제2 연결 구조체(CNS2) 내의 제2 컨택(CT2)에 연결될 수 있다. 제2 본딩 패드(BP2)는 제2 연결 구조체(CNS2) 내의 제2 연결 도전체(CB2)에 연결될 수 있다. 제2 배선들(ML2), 제2 컨택들(CT2) 및 비트라인 컨택들(BCT)은 도전 물질을 포함할 수 있다.
제2 연결 구조체(CNS2) 상에 적층체(STA)가 제공될 수 있다. 적층체(STA)는 서로 교대로 적층된 도전 패턴들(CP) 및 적층 절연막들(IL)을 포함할 수 있다. 도전 패턴들(CP)은 반도체 장치의 워드라인 또는 선택 라인으로 사용될 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 적층 절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(IL)은 산화물을 포함할 수 있다. 적층체(STA)는 도전 패턴들(CP) 및 적층 절연막들(IL)에 의해 정의되는 계단형 구조를 포함할 수 있다.
적층체(STA)를 관통하는 채널 구조체(CS) 및 메모리막(MR)이 제공될 수 있다. 적층체(STA)는 채널 구조체들(CS) 및 메모리막들(MR)을 둘러쌀 수 있다. 채널 구조체(CS)는 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 필링막(FI) 및 필링막(FI)을 둘러싸는 채널막(CL)을 포함할 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널 구조체(CS)는 제2 연결 도전체(CB2)에 연결될 수 있다. 채널막(CL)은 비트라인 컨택(BCT), 제2 컨택(CT2)을 통해 제2 배선(ML2)과 연결될 수 있다. 반도체 장치는 도 1b에 도시된 비트라인 컨택들(BCT), 제2 컨택들(CT2) 및 제2 배선(ML2)을 포함할 수 있고, 도 1b에 도시되지 않은 비트라인 컨택들, 제2 컨택들 및 제2 배선을 포함할 수 있다. 도 1b에 도시된 비트라인 컨택들(BCT), 제2 컨택들(CT2) 및 제2 배선(ML2)과 연결되지 않는 채널막들(CL)은 도 1b에 도시되지 않은 비트라인 컨택들, 제2 컨택들 및 제2 배선과 연결될 수 있다.
채널막(CL)은 비트라인 컨택(BCT), 셀 영역(CER) 내의 제2 컨택(CT2), 셀 영역(CER) 내의 제2 배선(ML2), 셀 영역(CER) 내의 제2 본딩 패드(BP2), 셀 영역(CER) 내의 제1 본딩 패드(BP1), 셀 영역(CER) 내의 제1 컨택(CT1) 및 셀 영역(CER) 내의 제1 배선(ML1)을 통해 제1 주변 트랜지스터(TR1)에 전기적으로 연결될 수 있다. 채널막(CL)은 도전 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
메모리막(MR)은 제3 방향(D3)으로 연장할 수 있다. 메모리막(MR)은 채널 구조체(CS)를 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막은 산화물을 포함할 수 있다. 일 실시예에 있어서, 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다.
적층체(STA)를 관통하는 슬릿 구조체(SLS)가 제공될 수 있다. 슬릿 구조체(SLS)는 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체(SLS)에 의해 동일한 레벨에 배치되는 도전 패턴들(CP)이 제1 방향(D1)으로 분리될 수 있다. 슬릿 구조체(SLS)에 의해 동일한 레벨에 배치되는 적층 절연막들(IL)이 제1 방향(D1)으로 분리될 수 있다. 슬릿 구조체(SLS)는 절연 물질을 포함할 수 있다. 일 예로, 슬릿 구조체(SLS)는 산화물을 포함할 수 있다.
제2 반도체 구조체(SEM2)는 제5 절연막(150)을 더 포함할 수 있다. 제2 연결 구조체(CNS2) 상에 제5 절연막(150)이 제공될 수 있다. 제5 절연막(150)은 적층체(STA)의 계단형 구조를 덮을 수 있다. 제5 절연막(150)은 적층체(STA)를 둘러쌀 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 제5 절연막(150)은 산화물을 포함할 수 있다.
제2 반도체 구조체(SEM2)는 워드라인 컨택들(WCT)을 더 포함할 수 있다. 워드라인 컨택들(WCT)은 제2 연결 구조체(CNS2)의 제2 연결 도전체들(CB2)과 적층체(STA)의 도전 패턴들(CP)을 연결할 수 있다. 워드라인 컨택들(WCT)은 제2 연결 구조체(CNS2)의 제2 컨택들(CT2)과 적층체(STA)의 도전 패턴들(CP)을 연결할 수 있다. 적층체(STA)의 도전 패턴(CP)은 워드라인 컨택(WCT), 제1 영역(RG1) 내의 제2 컨택(CT2), 제1 영역(RG1) 내의 제2 배선(ML2), 제1 영역(RG1) 내의 제2 본딩 패드(BP2), 제1 영역(RG1) 내의 제1 본딩 패드(BP1), 제1 영역(RG1) 내의 제1 컨택(CT1) 및 제1 영역(RG1) 내의 제1 배선(ML1)을 통해 제2 트랜지스터(TR2)에 전기적으로 연결될 수 있다.
적층체(STA) 및 제5 절연막(150) 상에 소스 구조체(SOS)가 제공될 수 있다. 소스 구조체(SOS)는 소스막(SA), 제6 절연막(160) 및 소스 컨택들(SC)을 포함할 수 있다. 소스막(SA)은 적층체(STA) 상에 제공될 수 있다. 소스막(SA)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 소스막(SA)은 채널막들(CL)과 연결될 수 있다. 소스막(SA)은 도전 물질을 포함할 수 있다. 일 예로, 소스막(SA)은 폴리 실리콘을 포함할 수 있다.
제6 절연막(160)은 소스막(SA)을 덮을 수 있다. 제6 절연막(160)은 적층체(STA) 및 제5 절연막(150)을 덮을 수 있다. 제6 절연막(160)은 절연 물질을 포함할 수 있다. 일 예로, 제6 절연막(160)은 산화물 또는 질화물을 포함할 수 있다.
소스 컨택들(SC)은 제6 절연막(160) 내에 제공될 수 있다. 소스 컨택들(SC)은 소스막(SA)과 연결될 수 있다. 소스 컨택들(SC)은 도전 물질을 포함할 수 있다.
소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통하는 제3 컨택들(CT3)이 제공될 수 있다. 제3 컨택들(CT3)은 제2 영역(RG2)에 제공될 수 있다. 제3 컨택(CT3)은 제2 영역(RG2) 내의 제1 배선(ML1)에 접할 수 있다. 제3 컨택(CT3)은 제2 영역(RG2) 내의 제1 배선(ML1), 제2 영역(RG2) 내의 제1 컨택(CT1)을 통해 제3 트랜지스터(TR3)에 전기적으로 연결될 수 있다.
소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120) 및 제1 연결 구조체(CNS1)의 제1 절연막(110)을 제3 방향(D3)으로 관통하는 칩 가드들(CG1, CG2, CG3)이 제공될 수 있다. 반도체 장치는 3개의 칩 가드들(CG1, CG2, CG3)을 포함하는 것으로 도시 되었지만, 칩 가드들(CG1, CG2, CG3)의 개수는 이에 제한되지 않을 수 있다. 일 예로, 칩 가드들(CG1, CG2, CG3)의 개수는 4개 이상일 수도 있고, 2개 이하일 수도 있다. 이하에서는, 칩 가드들(CG1, CG2, CG3)의 개수가 3개인 것으로 예를 들어 설명한다.
반도체 장치는 제1 칩 가드(CG1), 제2 칩 가드(CG2) 및 제3 칩 가드(CG3)를 포함할 수 있다. 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 칩 가드 영역(CGR)에 제공될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 셀 영역(CER)을 둘러쌀 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서(도 1a 참조), 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 셀 영역(CER)을 둘러쌀 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제1 연결 도전체들(CB1), 제1 및 제2 본딩 패드들(BP1, BP2), 제2 연결 도전체들(CB2), 워드라인 컨택들(WCT), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)을 둘러쌀 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제3 컨택들(CT3)을 둘러쌀 수 있다. 제2 칩 가드(CG2)는 제1 칩 가드(CG1)를 둘러쌀 수 있다. 제3 칩 가드(CG3)는 제1 및 제2 칩 가드들(CG1, CG2)을 둘러쌀 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제1 방향(D1)으로 연장하는 제1 부분들(CGa), 제2 방향(D2)으로 연장하는 제2 부분들(CGb) 및 제1 및 제2 부분들(CGa, CGb)을 연결하는 제3 부분들(CGc)을 포함할 수 있다(도 1a 참조). 제3 부분들(CGc)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향으로 연장할 수 있다. 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서, 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 링의 형태를 가질 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 부분들(CGa)은 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 부분들(CGa) 사이에 셀 영역(CER)이 배치될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 부분들(CGa) 사이에 제1 및 제2 연결 도전체들(CB1, CB2), 제1 및 제2 본딩 패드들(BP1, BP2), 워드라인 컨택들(WCT), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)이 배치될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 부분(CGa)의 제1 방향(D1)으로의 길이는 적층체(STA)의 제1 방향(D1)으로의 길이보다 클 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 부분들(CGb)은 제1 방향(D1)으로 서로 이격될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 부분들(CGb) 사이에 셀 영역(CER)이 배치될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 부분들(CGb) 사이에 제1 및 제2 연결 도전체들(CB1, CB2), 제1 및 제2 본딩 패드들(BP1, BP2), 워드라인 컨택들(WCT), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)이 배치될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 부분(CGb)의 제2 방향(D2)으로의 길이는 적층체(STA)의 제2 방향(D2)으로의 길이보다 클 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 내지 제3 부분들(CGa, CGb, CGc)에 의해 셀 영역(CER)이 둘러싸일 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 내지 제3 부분들(CGa, CGb, CGc)에 의해 제1 및 제2 연결 도전체들(CB1, CB2), 제1 및 제2 본딩 패드들(BP1, BP2), 워드라인 컨택들(WCT), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)이 둘러싸일 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제3 방향(D3)으로 적층된 복수개의 제1 가드부들(GP1) 및 제2 가드부(GP2)를 포함할 수 있다. 각각의 제1 및 제2 가드부들(GP1, GP2)의 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 형태는, 도 1a에 도시된 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 형태와 유사할 수 있다. 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서, 각각의 제1 및 제2 가드부들(GP1, GP2)은 링의 형태를 가질 수 있다.
각각의 제1 가드부들(GP1)은 제1 방향(D1)으로 연장하는 제1 부분들(GP1a, 도 1d 참조), 제2 방향(D2)으로 연장하는 제2 부분들(GP1b, 도 1c 참조), 및 각각의 제1 부분들(GP1a) 및 각각의 제2 부분들(GP1b)을 연결하는 제3 부분들을 포함할 수 있다. 제1 가드부(GP1)의 제1 부분(GP1a)의 제1 방향(D1)으로의 길이는 적층체(STA)의 제1 방향(D1)으로의 길이보다 클 수 있다. 제1 가드부(GP1)의 제2 부분(GP1b)의 제2 방향(D2)으로의 길이는 적층체(STA)의 제2 방향(D2)으로의 길이보다 클 수 있다.
각각의 제2 가드부들(GP2)은 제1 방향(D1)으로 연장하는 제1 부분들(GP2a, 도 1d 참조), 제2 방향(D2)으로 연장하는 제2 부분들(GP2b, 도 1c 참조), 및 각각의 제1 부분들(GP2a) 및 각각의 제2 부분들(GP2b)을 연결하는 제3 부분들을 포함할 수 있다. 제2 가드부(GP2)의 제1 부분(GP2a)의 제1 방향(D1)으로의 길이는 적층체(STA)의 제1 방향(D1)으로의 길이보다 클 수 있다. 제2 가드부(GP2)의 제2 부분(GP2b)의 제2 방향(D2)으로의 길이는 적층체(STA)의 제2 방향(D2)으로의 길이보다 클 수 있다. 제2 가드부(GP2)의 제1 부분들(GP2a)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 가드부(GP2)의 제1 부분들(GP2a) 사이에 적층체(STA), 채널 구조체(CS), 메모리막(MR) 및 소스막(SA)이 배치될 수 있다. 제2 가드부(GP2)의 제2 부분들(GP2b)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 가드부(GP2)의 제2 부분들(GP2b) 사이에 적층체(STA), 채널 구조체(CS), 메모리막(MR) 및 소스막(SA)이 배치될 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 제1 연결 구조체(CNS1)의 제1 절연막(110) 내에 제공될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 제3 방향(D3)으로 적층될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 서로 중첩될 수 있다. 일 예로, 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 수직적으로 서로 중첩될 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드부(GP2)는 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 제3 방향(D3)으로 관통하여 제1 가드부들(GP1) 중 가장 높은 레벨에 배치되는 제1 가드부(GP1)에 접할 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드부(GP2)는 제1 가드부들(GP1) 중 가장 높은 레벨에 배치되는 제1 가드부(GP1) 상에 배치될 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 제1 연결 구조체(CNS1)의 제1 연결 도전체들(CB1)과 동일한 레벨에 배치될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)은 제1 연결 구조체(CNS1)의 제1 연결 도전체들(CB1)을 둘러쌀 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG1, CG3)의 제2 가드부(GP2)는 제1 및 제2 본딩 패드들(BP1, BP2), 제2 연결 도전체들(CB2), 워드라인 컨택들(WCT), 제3 컨택들(CT3), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)을 둘러쌀 수 있다.
제1 및 제2 본딩 패드들(BP1, BP2), 제2 연결 도전체들(CB2), 워드라인 컨택들(WCT), 제3 컨택들(CT3), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)은 제2 가드부들(GP2)과 동일한 레벨에 배치될 수 있다. 제1 및 제2 본딩 패드들(BP1, BP2), 제2 연결 도전체들(CB2), 워드라인 컨택들(WCT), 제3 컨택들(CT3), 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)은 제2 가드부(GP2)의 하면보다 높은 레벨에 배치될 수 있고, 제2 가드부(GP2)의 상면보다 낮은 레벨에 배치될 수 있다.
소스 구조체(SOS) 상에 제7 절연막(170)이 제공될 수 있다. 제7 절연막(170)은 제6 절연막(160)을 덮을 수 있다. 제7 절연막(170)은 절연 물질을 포함할 수 있다. 일 예로, 제7 절연막(170)은 산화물 또는 질화물을 포함할 수 있다.
제7 절연막(170) 내에 제3 배선(ML3)이 제공될 수 있다. 제3 배선(ML3)은 소스 컨택들(SC)과 연결될 수 있다. 제3 배선(ML3)은 도전 물질을 포함할 수 있다. 제7 절연막(170) 내에 제4 배선(ML4)이 제공될 수 있다. 제4 배선(ML4)은 제3 컨택(CT3)과 연결될 수 있다. 제4 배선(ML4)은 도전 물질을 포함할 수 있다.
도 1e를 참조하면, 제3 컨택(CT3)은 제1 배리어부(BO1) 및 제1 도전부(CO1)를 포함할 수 있다. 제1 도전부(CO1)는 제3 방향(D3)으로 연장할 수 있다. 제1 도전부(CO1)는 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제1 도전부(CO1)는 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제1 도전부(CO1)의 외측벽(CO1_S)은 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제1 도전부(CO1)의 외측벽(CO1_S)은 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제1 도전부(CO1)의 하면(CO1_B)은 제1 연결 구조체(CNS1)의 제1 절연막(110) 내에 제공될 수 있다. 제1 도전부(CO1)는 도전 물질을 포함할 수 있다. 일 예로, 제1 도전부(CO1)는 텅스텐 또는 알루미늄을 포함할 수 있다.
제1 배리어부(BO1)는 제3 방향(D3)으로 연장할 수 있다. 제1 배리어부(BO1)는 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제1 배리어부(BO1)는 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제1 배리어부(BO1)의 외측벽(BO1_S)은 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제1 배리어부(BO1)의 외측벽(BO1_S)은 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제1 배리어부(BO1)는 제1 도전부(CO1)를 둘러쌀 수 있다. 제1 배리어부(BO1)는 제1 도전부(CO1)의 외측벽(CO1_S) 및 하면(CO1_B)을 덮을 수 있다. 제1 배리어부(BO1) 내에 제1 도전부(CO1)가 제공될 수 있다. 제1 배리어부(BO1)의 하면(BO1_B)은 제1 연결 구조체(CNS1)의 제1 절연막(110) 내에 제공될 수 있다. 제1 배리어부(BO1)의 하면(BO1_B)은 제1 연결 구조체(CNS1) 내의 제1 연결 도전체(CB1)에 접할 수 있다. 제1 배리어부(BO1)는 제1 도전부(CO1)와 다른 도전 물질을 포함할 수 있다. 일 예로, 제1 배리어부(BO1)는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물을 포함할 수 있다.
제1 도전부(CO1)의 하면(CO1_B)은 제1 배리어부(BO1)에 의해 제1 연결 도전체(CB1)와 이격될 수 있다. 제1 연결 도전체(CB1)는 제3 컨택(CT3)과 유사하게 제2 배리어부(BO2) 및 제2 도전부(CO2)를 포함할 수 있다.
도 1f를 참조하면, 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드부(GP2)는 제3 배리어부(BO3) 및 제3 도전부(CO3)를 포함할 수 있다. 제3 도전부(CO3)는 제3 방향(D3)으로 연장할 수 있다. 제3 도전부(CO3)는 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제3 도전부(CO3)는 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제3 도전부(CO3)의 외측벽(CO3_S)은 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제3 도전부(CO3)의 외측벽(CO3_S)은 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제3 도전부(CO3)의 하면(CO3_B)은 제1 연결 구조체(CNS1)의 제1 절연막(110) 내에 제공될 수 있다. 제3 도전부(CO3)는 도전 물질을 포함할 수 있다. 일 예로, 제3 도전부(CO3)는 텅스텐 또는 알루미늄을 포함할 수 있다.
제3 배리어부(BO3)는 제3 방향(D3)으로 연장할 수 있다. 제3 배리어부(BO3)는 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제3 배리어부(BO3)는 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제3 배리어부(BO3)의 외측벽(BO3_S)은 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제3 배리어부(BO3)의 외측벽(BO3_S)은 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다.
제3 배리어부(BO3)는 제3 도전부(CO3)를 둘러쌀 수 있다. 제3 배리어부(BO3)는 제3 도전부(CO3)의 외측벽(CO3_S) 및 하면(CO3_B)을 덮을 수 있다. 제3 배리어부(BO3) 내에 제3 도전부(CO3)가 제공될 수 있다. 제3 배리어부(BO3)의 하면(BO3_B)은 제1 연결 구조체(CNS1)의 제1 절연막(110) 내에 제공될 수 있다. 제3 배리어부(BO3)의 하면(BO3_B)은 제1 연결 구조체(CNS1) 내의 제1 가드부(GP1)에 접할 수 있다. 제3 배리어부(BO3)는 제3 도전부(CO3)와 다른 도전 물질을 포함할 수 있다. 일 예로, 제3 배리어부(BO3)는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물을 포함할 수 있다.
제3 도전부(CO3)의 하면(CO3_B)은 제3 배리어부(BO3)에 의해 제1 가드부(GP1)와 이격될 수 있다. 제1 가드부(GP1)는 제2 가드부(GP2)와 유사하게 제4 배리어부(BO4) 및 제4 도전부(CO4)를 포함할 수 있다.
제2 가드부(GP2)는 제1 관통 슬릿(SL1) 내에 제공될 수 있다. 제1 관통 슬릿(SL1)은 소스 구조체(SOS)의 제6 절연막(160)에서 제1 연결 구조체(CNS1)의 제1 절연막(110)까지 연장할 수 있다. 제1 관통 슬릿(SL1)은 소스 구조체(SOS)의 제6 절연막(160), 제5 절연막(150), 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130) 및 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통할 수 있다. 제2 가드부(GP2)는 제1 관통 슬릿(SL1)의 측벽(SL1_S) 및 하면(SL1_B)을 덮을 수 있다. 제2 가드부(GP2)의 제3 배리어부(BO3)가 제1 관통 슬릿(SL1)의 측벽(SL1_S) 및 하면(SL1_B)을 덮을 수 있다.
본 발명의 실시예에 따른 반도체 장치는 소스 구조체(SOS)에서 제1 연결 구조체(CNS1) 까지 연장되는 제3 컨택들(CT3) 및 제1 내지 제3 칩 가드들(CG1, CG2, CG3)을 포함함에 따라, 반도체 장치의 배선 자유도가 확보될 수 있고, 반도체 장치의 크기가 최소화될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 소스 구조체(SOS)에서 제1 연결 구조체(CNS1) 까지 연장되는 제1 내지 제3 칩 가드들(CG1, CG2, CG3)을 포함함에 따라, 본딩 계면과 인접하는 부분에서도 제1 내지 제3 칩 가드들(CG1, CG2, CG3)이 다른 구성요소들을 완전히 밀봉할 수 있어, 칩 크랙이 방지될 수 있고, 흡습이 차단될 수 있다.
도 2, 3a, 3b, 4a, 4b, 5, 6, 7a 및 7b는 도 1a 내지 1f에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
설명의 간결함을 위해, 도 1a 내지 도 1f를 참조하여 설명된 구성요소에 대한 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 1f에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 1f에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2를 참조하면, 제2 기판(200), 소스 구조체(SOS), 적층체(STA) 및 제5 절연막(150)을 포함하는 제2 반도체 구조체(SEM2)를 형성할 수 있다.
제2 기판(200)을 형성할 수 있다. 제2 기판(200)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 제2 기판(200)은 반도체 기판일 수 있다. 일 예로, 제2 기판(200)은 실리콘 기판일 수 있다.
제2 기판(200) 상에 소스 구조체(SOS)를 형성할 수 있다. 소스 구조체(SOS)를 형성하는 것은, 제2 기판(200) 상에 제6 절연막(160)을 형성하는 것, 및 제6 절연막(160) 내에 소스막(SA)을 형성하는 것을 포함할 수 있다.
소스 구조체(SOS) 상에 적층체(STA) 및 제5 절연막(150)을 형성할 수 있다. 적층체(STA) 및 제5 절연막(150)을 형성하는 것은, 소스 구조체(SOS) 상에 적층 적연막들(IL) 및 적층 희생막들(FL)을 교대로 형성하는 것, 적층 적연막들(IL) 및 적층 희생막들(FL)을 식각하여 계단형 구조를 형성하는 것, 및 제5 절연막(150)을 형성하는 것을 포함할 수 있다. 적층 희생막들(FL)은 적층 절연막들(IL)과 다른 물질을 포함할 수 있다. 일 예로, 적층 희생막들(FL)은 질화물을 포함할 수 있다.
적층체(STA)를 관통하는 채널 구조체들(CS) 및 메모리막들(MR)을 형성할 수 있다.
도 3a 및 3b를 참조하면, 도전 패턴들(CP) 및 슬릿 구조체(SLS)를 형성할 수 있다. 도전 패턴들(CP) 및 슬릿 구조체(SLS)를 형성하는 것은, 적층체(STA)를 관통하는 슬릿을 형성하는 것, 슬릿을 통해 적층 희생막들(FL)을 제거하는 것, 적층 희생막들(FL)이 제거된 빈 공간들에 도전 패턴들(CP)을 형성하는 것, 및 슬릿에 슬릿 구조체(SLS)를 형성하는 것을 포함할 수 있다.
적층체(STA) 및 제5 절연막(150) 상에 제2 연결 구조체(CNS2)를 형성할 수 있다. 제4 절연막(140) 및 제4 절연막(140) 내의 비트라인 컨택들(BCT), 제2 컨택들(CT2), 및 제2 배선들(ML2)을 형성할 수 있다.
도전 패턴들(CP)과 연결되는 워드라인 컨택들(WCT)을 형성할 수 있다. 워드라인 컨택들(WCT)은 제2 컨택들(CT2)보다 먼저 형성될 수 있다. 제4 절연막(140)의 일부를 형성하고, 제4 절연막(140)의 일부를 관통하는 워드라인 컨택들(WCT)을 형성하고, 워드라인 컨택들(WCT)을 덮는 제4 절연막(140)의 다른 일부를 형성할 수 있다.
제2 영역(RG2) 내에 컨택 희생 구조체들(CFS)을 형성할 수 있다. 제4 절연막(140)의 일부를 형성하고, 제4 절연막(140)의 일부를 관통하는 컨택 희생 구조조체들(CFS)을 형성하고, 컨택 희생 구조체들(CFS)을 덮는 제4 절연막(140)의 다른 일부를 형성할 수 있다.
컨택 희생 구조체들(CFS)은 제3 방향(D3)으로 연장할 수 있다. 컨택 희생 구조체들(CFS)은 제4 절연막(140)에서 제2 기판(200)까지 연장할 수 있다. 컨택 희생 구조체들(CFS)은 제5 절연막(150) 및 소스 구조체(SOS)의 제6 절연막(160)을 관통할 수 있다. 컨택 희생 구조체들(CFS)의 최하부들은 제2 기판(200) 내에 제공될 수 있다.
각각의 컨택 희생 구조체들(CFS)은 제1 부분(CFS1) 및 제2 부분(CFS2)을 포함할 수 있다. 컨택 희생 구조체(CFS)의 제1 부분(CFS1)위에 컨택 희생 구조체(CFS)의 제2 부분(CFS2)이 배치될 수 있다. 컨택 희생 구조체(CFS)의 제2 부분(CFS2)은 제2 연결 구조체(CNS2)의 제4 절연막(140) 내에 배치될 수 있다. 컨택 희생 구조체(CFS)의 제1 부분(CFS1)은 제4 절연막(140)에서 제2 기판(200)까지 연장하여, 제5 절연막(150) 및 소스 구조체(SOS)의 제6 절연막(160)을 관통할 수 있다. 컨택 희생 구조체들(CFS)은 도전 물질을 포함할 수 있다.
컨택 희생 구조체(CFS)의 제1 부분(CFS1)은 워드라인 컨택(WCT)과 동시에 형성될 수 있다. 컨택 희생 구조체(CFS)의 제2 부분(CFS2)은 워드라인 컨택(WCT)과 연결되는 제2 컨택(CT2)과 동시에 형성될 수 있다.
칩 가드 영역(CGR) 내에 제1 가드 희생 구조체(GFS1), 제2 가드 희생 구조체(GFS2) 및 제3 가드 희생 구조체(GFS3)를 형성할 수 있다. 제4 절연막(140)의 일부를 형성하고, 제4 절연막(140)의 일부를 관통하는 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GF3)을 형성하고, 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)을 덮는 제4 절연막(140)의 다른 일부를 형성할 수 있다.
제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 제3 방향(D3)으로 연장할 수 있다. 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 제4 절연막(140)에서 제2 기판(200)까지 연장할 수 있다. 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 제5 절연막(150) 및 소스 구조체(SOS)의 제6 절연막(160)을 관통할 수 있다. 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 최하부들은 제2 기판(200) 내에 제공될 수 있다.
각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 제1 부분(GFSa) 및 제2 부분(GFSb)을 포함할 수 있다. 각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 제1 부분(GFSa) 위에 제2 부분(GFSb)이 배치될 수 있다. 각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 제2 부분(GFSb)은 제2 연결 구조체(CNS2)의 제4 절연막(140) 내에 배치될 수 있다. 각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 제1 부분(CFSa)은 제4 절연막(140)에서 제2 기판(200)까지 연장하여, 제5 절연막(150) 및 소스 구조체(SOS)의 제6 절연막(160)을 관통할 수 있다. 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 도전 물질을 포함할 수 있다.
각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 제1 부분(GFSa)은 워드라인 컨택(WCT) 및 컨택 희생 구조체(CFS)의 제1 부분(CFS1)과 동시에 형성될 수 있다. 각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)의 제2 부분(GFSb)은 워드라인 컨택(WCT)과 연결되는 제2 컨택(CT2) 및 컨택 희생 구조체(CFS)의 제2 부분(CFS2)과 동시에 형성될 수 있다.
각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 셀 영역(CER)을 둘러쌀 수 있다. 각각의 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)은 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)을 둘러쌀 수 있다. 제2 가드 희생 구조체(GFS2)는 제1 가드 희생 구조체(GFS1)를 둘러쌀 수 있다. 제3 가드 희생 구조체(GFS3)는 제1 및 제2 가드 희생 구조체들(GFS1, GFS2)을 둘러쌀 수 있다.
제2 연결 구조체(CNS2) 상에 제2 본딩 구조체(BDS2)를 형성할 수 있다. 제3 절연막(130) 및 제3 절연막(130) 내의 제2 본딩 패드들(BP2)을 형성할 수 있다.
도 4a 및 4b를 참조하면, 제1 기판(100), 제1 내지 제3 트랜지스터들(TR1, TR2, TR3), 제1 연결 구조체(CNS1) 및 제1 본딩 구조체(BDS1)를 포함하는 제1 반도체 구조체(SEM1)를 형성할 수 있다.
제1 기판(100)을 형성할 수 있다. 제1 기판(100)의 셀 영역(CER) 상에 제1 주변 트랜지스터들(TR1)을 형성할 수 있고, 제1 기판(100)의 제1 영역(RG1) 상에 제2 트랜지스터들(TR2)을 형성할 수 있고, 제1 기판(100)의 제3 영역(RG3) 상에 제3 트랜지스터들(TR3)을 형성할 수 있다.
제1 기판(100) 및 제1 내지 제3 트랜지스터들(TR1, TR2, TR3) 상에 제1 연결 구조체(CNS1)를 형성할 수 있다. 제1 기판(100) 및 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)을 덮는 제1 절연막(110) 및 제1 절연막(110) 내의 제1 컨택들(CT1) 및 제1 배선들(ML1)을 형성할 수 있다.
제1 절연막(110) 내에 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드부들(GP1)을 형성할 수 있다. 제1 절연막(110)의 일부를 형성하고, 제1 절연막(110)읠 일부를 관통하는 제1 가드부들(GP1)을 형성하고, 제1 가드부들(GP1)을 덮는 제1 절연막(110)의 다른 일부를 형성할 수 있다.
제1 칩 가드(CG1)의 제1 가드부들(GP1)은 셀 영역(CER)을 둘러쌀 수 있다. 제1 칩 가드(CG1)의 제1 가드부들(GP1)은 제1 연결 도전체(CB1)의 제1 컨택들(CT1) 및 제1 배선들(ML1)을 둘러쌀 수 있다. 제2 칩 가드(CG2)의 제1 가드부들(GP1)은 제1 칩 가드(CG1)의 제1 가드부들(GP1)을 둘러쌀 수 있다. 제3 칩 가드(CG3)의 제1 가드부들(GP1)은 제2 칩 가드(CG2)의 제1 가드부들(GP1)을 둘러쌀 수 있다.
제1 연결 구조체(CNS1) 상에 제1 본딩 구조체(BDS1)를 형성할 수 있다. 제2 절연막(120) 및 제2 절연막(120) 내의 제1 본딩 패드들(BP1)을 형성할 수 있다.
도 5를 참조하면, 웨이퍼 본딩 공정을 통해 제1 반도체 구조체(SEM1) 및 제2 반도체 구조체(SEM2)를 본딩할 수 있다. 웨이퍼 본딩 공정을 통해 제1 본딩 구조체(BDS1) 및 제2 본딩 구조체(BDS2)를 본딩할 수 있다. 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BP1)와 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BP2)가 서로 본딩될 수 있다. 제1 본딩 구조체(BDS1)의 제2 절연막(120)과 제2 본딩 구조체(BDS2)의 제3 절연막(130)이 서로 본딩될 수 있다.
제2 반도체 구조체(SEM2)를 반전시킨 후, 제1 반도체 구조체(SEM1) 및 제2 반도체 구조체(SEM2)가 본딩될 수 있다. 이에 따라, 제2 기판(200)이 노출될 수 있다. 제1 본딩 구조체(BDS1) 및 제2 본딩 구조체(BDS2) 사이의 본딩 계면(BB)이 정의될 수 있다. 본딩 계면(BB)은 제1 본딩 패드(BP1) 및 제2 본딩 패드(BP2) 사이에 정의될 수 있다.
도 6을 참조하면, 노출된 제2 기판(200)을 제거할 수 있다. 제2 기판(200)이 제거됨에 따라, 컨택 희생 구조체들(CFS) 및 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)이 노출될 수 있다.
노출된 컨택 희생 구조체들(CFS) 및 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)을 제거할 수 있다. 컨택 희생 구조체들(CFS)이 제거되어, 제1 홀들(HO1)이 형성될 수 있다. 컨택 희생 구조체들(CFS)이 제거되어 형성된 빈 공간들이 제1 홀들(HO1)로 정의될 수 있다. 제1 홀들(HO1)은 소스 구조체(SOS)의 제6 절연막(160)에서 제2 연결 구조체(CNS2)의 제4 절연막(140)까지 제3 방향(D3)으로 연장하여, 제6 절연막(160) 및 제5 절연막(150)을 관통할 수 있다. 제1 홀들(HO1)의 하면들은 제2 연결 구조체(CNS2)의 제4 절연막(140) 내에 배치될 수 있다. 제1 홀들(HO1)의 하면들은 본딩 계면(BB)보다 높은 레벨에 위치할 수 있다.
노출된 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)이 제거되어, 제2 관통 슬릿들(SL2)이 형성될 수 있다. 제1 내지 제3 가드 희생 구조체들(GFS1, GFS2, GFS3)이 제거되어 형성된 빈 공간들이 제2 관통 슬릿들(SL2)로 정의될 수 있다. 제2 관통 슬릿들(SL2)은 소스 구조체(SOS)의 제6 절연막(160)에서 제2 연결 구조체(CNS2)의 제4 절연막(140)까지 제3 방향(D3)으로 연장하여, 제6 절연막(160) 및 제5 절연막(150)을 관통할 수 있다. 제2 관통 슬릿들(SL2)의 하면들은 제2 연결 구조체(CNS2)의 제4 절연막(140) 내에 배치될 수 있다. 제2 관통 슬릿들(SL2)의 하면들은 본딩 계면(BB)보다 높은 레벨에 위치할 수 있다. 제2 관통 슬릿들(SL2)은 셀 영역(CER)을 둘러쌀 수 있다. 제2 관통 슬릿들(SL2)은 적층체(STA), 채널 구조체들(CS), 메모리막들(MR) 및 소스막(SA)을 둘러쌀 수 있다.
도 7a 및 7b를 참조하면, 소스 구조체(SOS) 상에 마스크막(MA)을 형성할 수 있다. 마스크막(MA)은 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 포함할 수 있다. 마스크막(MA)을 형성하는 것은, 소스 구조체(SOS) 상에 포토 레지스트막을 형성하는 것, 및 포토 레지스트막을 패터닝하여 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 형성하는 것을 포함할 수 있다.
마스크막(MA)의 각각의 제1 개구부들(OP1)은 각각의 제1 홀들(HO1)과 중첩될 수 있다. 마스크막(MA)의 각각의 제2 개구부들(OP2)은 각각의 제2 관통 슬릿들(SL2)과 중첩될 수 있다.
마스크막(MA)을 식각 배리어로 이용하여 식각 공정을 진행할 수 있다. 식각 공정에 따라, 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130), 제1 본딩 구조체(BDS1)의 제2 절연막(120) 및 제1 연결 구조체(CNS1)의 제1 절연막(110)이 식각될 수 있다. 식각 공정에 따라, 제1 홀들(HO1) 및 제2 관통 슬릿들(SL2)이 확장될 수 있다.
확장된 제1 홀들(HO1)이 제2 홀들(HO2)로 정의될 수 있다. 제2 홀들(HO2)은 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130), 본딩 계면(BB), 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통하여 제1 연결 구조체(CNS1)의 제1 절연막(110) 까지 연장할 수 있다. 제2 홀들(HO2)에 의해, 제2 영역(RG2) 내의 제1 연결 도전체들(CB1)의 제1 배선들(ML1)이 노출될 수 있다.
확장된 제2 관통 슬릿들(SL2)이 제1 관통 슬릿들(SL1)로 정의될 수 있다. 제1 관통 슬릿들(SL1)은 제2 연결 구조체(CNS2)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130), 본딩 계면(BB), 제1 본딩 구조체(BDS1)의 제2 절연막(120)을 관통하여 제1 연결 구조체(CNS1)의 제1 절연막(110) 까지 연장할 수 있다. 제1 관통 슬릿들(SL1)에 의해, 칩 가드 영역(CGR) 내의 제1 가드부들(GP1)이 노출될 수 있다.
제2 홀들(HO2) 및 제1 관통 슬릿들(SL1)이 형성된 후, 잔류하는 마스크막(MA)이 제거될 수 있다. 이어서, 제2 홀들(HO2) 내에 제3 컨택들(CT3, 도 1b 참조)을 형성할 수 있고, 제1 관통 슬릿들(SL1) 내에 제2 가드부들(GP2, 도 1b 참조)을 형성할 수 있다. 이어서, 소스막(SA)과 연결되는 소스 컨택(SC, 도 1b 참조)을 형성할 수 있다.
소스 컨택(SC), 제3 컨택(CT3) 및 제2 가드부들(GP2)을 덮는 제7 절연막(170, 도 1b 참조)을 형성할 수 있다. 제7 절연막(170) 내에 제3 배선들(ML3) 및 제4 배선들(ML4)을 형성할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은 컨택 희생 구조체(CFS) 및 가드 희생 구조체(GFS1, GFS2, GFS3)를 동시에 형성하고, 웨이퍼 본딩 공정을 진행한 후, 컨택 희생 구조체(CFS) 및 가드 희생 구조체(GFS1, GFS2, GFS3)를 제거하여 제3 컨택들(CT3) 및 제2 가드부들(GP2)을 형성할 수 있다. 이에 따라, 제3 컨택들(CT3) 및 제2 가드부들(GP2)을 형성하는 공정이 단순화될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 8을 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
STA: 적층체
CS: 채널 구조체
MR: 메모리막
BP1: 제1 본딩 패드
BP2: 제2 본딩 패드

Claims (30)

  1. 기판;
    상기 기판 상에 배치되고, 제1 연결 도전체를 포함하는 제1 연결 구조체;
    상기 기판과 상기 제1 연결 구조체 사이에 배치되고, 상기 제1 연결 도전체와 연결되는 트랜지스터;
    상기 제1 연결 도전체와 연결되는 제1 본딩 패드를 포함하고, 상기 제1 연결 구조체 상에 배치되는 제1 본딩 구조체;
    상기 제1 본딩 패드와 연결되는 제2 본딩 패드를 포함하고, 상기 제1 본딩 구조체 상에 배치되는 제2 본딩 구조체;
    상기 제2 본딩 패드와 연결되는 제2 연결 도전체를 포함하고, 상기 제2 본딩 구조체 상에 배치되는 제2 연결 구조체;
    상기 제2 연결 구조체 상에 배치되고, 서로 교대로 적층된 적층 절연막들 및 도전 패턴들을 포함하는 적층체;
    상기 적층체를 관통하고, 상기 제2 연결 도전체와 연결되는 채널 구조체;
    상기 제2 연결 구조체, 상기 제2 본딩 구조체, 상기 제1 본딩 구조체 및 상기 제1 연결 구조체를 관통하고, 상기 적층체 및 상기 채널 구조체를 둘러싸는 칩 가드를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 본딩 패드 및 상기 제2 본딩 패드는 구리를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 칩가드는 제1 연결 구조체 내의 제1 가드부들 및 상기 제2 연결 구조체, 상기 제2 본딩 구조체 및 상기 제1 본딩 구조체를 관통하는 제2 가드부를 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 가드부들은 서로 중첩되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제2 가드부는 상기 제2 연결 구조체, 상기 제2 본딩 구조체 및 상기 제1 본딩 구조체를 관통하는 도전부 및 상기 도전부를 둘러싸는 배리어부를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 도전부 및 상기 배리어부는 서로 다른 물질을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 배리어부는 티타늄 또는 탄탈륨을 포함하는 반도체 장치.
  8. 제5 항에 있어서,
    상기 배리어부는 상기 도전부의 측벽 및 하면을 덮는 반도체 장치.
  9. 제1 항에 있어서,
    상기 채널 구조체와 연결되는 소스막을 포함하고, 상기 적층체 상에 배치되는 소스 구조체를 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 칩 가드는 상기 소스 구조체를 관통하는 반도체 장치.
  11. 제3 항에 있어서,
    상기 제2 가드부는 상기 제2 연결 구조체, 상기 제2 본딩 구조체, 상기 제1 본딩 구조체 및 상기 제1 연결 구조체를 관통하는 관통 슬릿을 채우는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 가드부는,
    상기 관통 슬릿의 측벽 및 하면을 덮는 배리어부; 및
    상기 배리어부 내의 도전부를 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 배리어부의 측벽은 상기 제2 연결 구조체에서 상기 제1 연결 구조체까지 연장하는 반도체 장치.

  14. 트랜지스터;
    상기 트랜지스터에 연결되는 제1 연결 도전체;
    상기 제1 연결 도전체에 연결되는 제1 본딩 패드;
    상기 제1 본딩 패드에 연결되는 제2 본딩 패드;
    상기 제2 본딩 패드에 연결되는 제2 연결 도전체;
    상기 제2 연결 도전체에 연결되는 채널 구조체; 및
    제1 가드부 및 상기 제1 가드부 상의 제2 가드부를 포함하는 칩 가드를 포함하고,
    상기 제2 가드부는 상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체 및 상기 채널 구조체를 둘러싸는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제2 가드부는 상기 제1 본딩 패드 및 상기 제2 본딩 패드 사이의 본딩 계면을 관통하는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 가드부는 도전부 및 상기 도전부의 측벽 및 하면을 덮는 배리어부를 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 도전부 및 상기 배리어부는 상기 제1 본딩 패드 및 상기 제2 본딩 패드 사이의 본딩 계면을 관통하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 도전부는 상기 제1 가드부와 이격되고,
    상기 배리어부는 상기 제1 가드부에 접하는 반도체 장치.
  19. 트랜지스터;
    상기 트랜지스터에 연결되는 제1 연결 도전체;
    상기 제1 연결 도전체에 연결되는 제1 본딩 패드;
    상기 제1 본딩 패드에 연결되는 제2 본딩 패드;
    상기 제2 본딩 패드에 연결되는 제2 연결 도전체;
    상기 제2 연결 도전체에 연결되는 채널 구조체;
    상기 채널 구조체를 둘러싸는 적층체; 및
    상기 제1 연결 도전체, 상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체, 상기 채널 구조체 및 상기 적층체를 둘러싸는 칩 가드를 포함하고,
    상기 칩 가드는 제1 가드부 및 상기 제1 가드부 상의 제2 가드부를 포함하고,
    상기 제1 본딩 패드, 상기 제2 본딩 패드, 상기 제2 연결 도전체, 상기 채널 구조체 및 상기 적층체는 상기 제2 가드부의 하면보다 높은 레벨에 배치되고, 상기 제2 가드부의 상면보다 낮은 레벨에 배치되는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제2 가드부는,
    제1 방향으로 연장하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 부분들을 포함하고,
    상기 제1 부분들 사이에 상기 적층체가 배치되고,
    각각의 상기 제1 부분들의 상기 제1 방향으로의 길이는 상기 적층체의 상기 제1 방향으로의 길이보다 큰 반도체 장치.
  21. 제1 트랜지스터, 제2 트랜지스터, 상기 제1 트랜지스터와 전기적으로 연결되는 제1 본딩 패드를 포함하는 제1 반도체 구조체를 형성하는 단계;
    적층체, 상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체와 전기적으로 연결되는 제2 본딩 패드 및 컨택 희생 구조체를 포함하는 제2 반도체 구조체를 형성하는 단계;
    상기 제1 본딩 패드 및 상기 제2 본딩 패드를 본딩하여, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 본딩하는 단계;
    상기 컨택 희생 구조체를 제거하여, 상기 제1 반도체 구조체 내의 제1 홀을 형성하는 단계;
    상기 제1 홀을 확장하여, 상기 제1 반도체 구조체에서 상기 제2 반도체 구조체 내로 연장하는 제2 홀을 형성하는 단계; 및
    상기 제2 홀 내에 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 반도체 구조체는 상기 제2 트랜지스터와 연결되는 제1 연결 도전체를 더 포함하고,
    상기 제2 홀을 형성하는 단계는,
    상기 제1 연결 도전체를 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제1 홀을 확장하는 단계는,
    상기 제1 홀과 중첩되는 제1 개구부를 포함하는 마스크막을 식각 배리어로 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 제1 홀을 하면은 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 사이의 본딩 계면보다 높은 레벨에 배치되고,
    상기 제2 홀의 하면은 상기 본딩 계면보다 낮은 레벨에 배치되는 반도체 장치의 제조 방법.
  25. 제1 트랜지스터, 상기 제1 트랜지스터와 전기적으로 연결되는 제1 본딩 패드를 포함하는 제1 반도체 구조체를 형성하는 단계;
    적층체, 상기 적층체를 관통하는 채널 구조체, 상기 채널 구조체와 전기적으로 연결되는 제2 본딩 패드를 포함하는 제2 반도체 구조체를 형성하는 단계;
    상기 제1 본딩 패드 및 상기 제2 본딩 패드를 본딩하여, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 본딩하는 단계;
    상기 제1 반도체 구조체 내에서 상기 제2 반도체 구조체 내로 연장하는 제1 관통 슬릿을 형성하는 단계; 및
    상기 제1 관통 슬릿 내에 제1 가드부를 형성하는 단계를 포함하고,
    상기 제1 가드부는 상기 적층체 및 상기 채널 구조체를 둘러싸는 반도체 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 제1 관통 슬릿은 상기 적층체 및 상기 채널 구조체를 둘러싸는 반도체 장치의 제조 방법.
  27. 제25 항에 있어서,
    상기 제2 반도체 구조체는 가드 희생 구조체를 더 포함하는 반도체 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 관통 슬릿을 형성하는 단계는,
    상기 가드 희생 구조체를 제거하여 제2 관통 슬릿을 형성하는 단계; 및
    상기 제2 관통 슬릿을 확장하여 제1 관통 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  29. 제25 항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 트랜지스터와 연결되는 제1 연결 도전체 및 상기 제1 연결 도전체를 둘러싸는 제2 가드부를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 제1 관통 슬릿은 상기 제2 가드부를 노출시키는 반도체 장치의 제조 방법.
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