JP2020047727A - 半導体装置 - Google Patents

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志保子 浅井
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久和 松森
泰子 武智
Yasuko Takechi
泰子 武智
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Abstract

【課題】一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、積層体１０と半導体柱と絶縁膜と構造体３０とを有する半導体装置が提供される。積層体は、半導体基板上で、導電膜と絶縁層とが繰り返し積層方向に配置されている。半導体柱は、積層方向に積層体を貫通する。絶縁膜は、半導体柱を囲っている。絶縁膜は、積層体を積層方向に貫通する。構造体は、半導体基板上で、複数の回路ブロック２０−１〜２０−４を含む周辺回路領域ＰＣＲに配されている。構造体は、少なくとも複数の回路ブロックの間を延びたプレート状の部分を有する。【選択図】図１

Description

本実施形態は、半導体装置に関する。
半導体装置は、導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて構成されることがある。このとき、積層体における積層数を多くして半導体装置を高集積化することが望まれる。
米国特許出願公開第２０１７／０２２１９１９号明細書
一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。
一つの実施形態によれば、積層体と半導体柱と絶縁膜と構造体とを有する半導体装置が提供される。積層体は、半導体基板上で、導電膜と絶縁層とが繰り返し積層方向に配置されている。半導体柱は、積層方向に積層体を貫通する。絶縁膜は、半導体柱を囲っている。絶縁膜は、積層体を積層方向に貫通する。構造体は、半導体基板上で、複数の回路ブロックを含む周辺回路領域に配されている。構造体は、少なくとも複数の回路ブロックの間を延びたプレート状の部分を有する。
図１は、実施形態にかかる半導体装置の構成を示す平面図である。 図２は、実施形態にかかる半導体装置の構成を示す断面図である。 図３は、実施形態における構造体の構成を示す斜視図である。 図４は、実施形態にかかる半導体装置における応力の分布を示す平面図である。 図５は、実施形態の変形例にかかる半導体装置の構成を示す平面図である。 図６は、実施形態の変形例における構造体の構成を示す斜視図である。 図７は、実施形態の変形例にかかる半導体装置における応力の分布を示す平面図である。 図８は、実施形態の他の変形例にかかる半導体装置の構成を示す断面図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
半導体装置では、導電膜と絶縁層とが交互に積層された積層体が半導体柱と半導体柱の側面を覆うゲート絶縁膜とで貫通されて３次元メモリが構成されることがある。この半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。
この３次元メモリでは、導電膜と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ領域が構成される。積層体の周囲には、層間絶縁膜が配される。積層体は、その構成する材料物質が層間絶縁膜と異なり得るため、その製造時及び／又は製造後に、材料物質の熱的な膨張率・収縮率の違い等により、層間絶縁膜から応力を受ける傾向にある。
例えば、半導体装置の製造工程では、絶縁層（例えば、シリコン酸化膜）と犠牲膜（例えば、シリコン窒化膜）とを交互に複数回堆積して積層構造を形成し、積層構造の周囲に層間絶縁膜を形成する。半導体柱の形成位置が開口したレジストパターンを積層構造の上に形成し、レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層構造を貫通するメモリホールを形成する。そして、選択エピタキシャル成長によって、メモリホールの底部に単結晶の半導体層（例えば、シリコン層）を形成する。メモリホールの側面及び底面に酸化膜（例えば、シリコン酸化膜）、窒化膜（例えば、シリコン窒化膜）、酸化膜（例えば、シリコン酸化膜）が順に堆積されてゲート絶縁膜が形成され、メモリホール底面のゲート絶縁膜が除去された後に半導体膜（例えば、ポリシリコン膜）が堆積されて半導体柱が形成される。さらに、メモリホール内にコア絶縁層が埋め込まれてもよい。
そして、スリット（分離部）の形成位置が開口したレジストパターンを積層構造の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層構造がスリットで分割され複数の積層体が形成される。
このとき、複数の積層体が熱的に収縮しやすいのに対して、層間絶縁膜が熱的に膨張しやすいことにより、積層体が層間絶縁膜から応力を受けやすい傾向にある。
その後、絶縁層と犠牲膜とが交互に積層された各積層体における犠牲膜がウェットエッチングなどの等方性エッチングによって除去され、除去によって形成された空隙の露出面にブロック膜（例えば、アルミナ）が形成される。このとき、スリット内にもブロック膜が堆積される。そして、スリットを介して空隙に導電物質が埋め込まれ、導電膜と絶縁層とが交互に積層された積層体が形成される。また、スリット内に堆積した導電物質およびブロック膜が除去されるが、スリットの側面にブロック膜の残渣が残った状態でスリット側面に絶縁膜が形成され、その後にスリット内に導電物質が埋め込まれて、複数の積層体を電気的に分離する分離部が形成されることがある。
このとき、複数の積層体が熱的にさらに収縮しやすいのに対して、層間絶縁膜が熱的に膨張しやすいことにより、積層体が層間絶縁膜から応力をさらに受けやすい傾向にある。
積層体が層間絶縁膜から応力を受けると、プラグと導電膜とのコンタクト位置がずれたりプラグ及び／又は導電膜の破損等が発生したりすることがある。これにより、積層体における電気的な断線やショートが発生し、製造時に半導体装置の歩留まりが低下したり製造後に故障したりする可能性がある。例えば、半導体装置では、層間絶縁膜がメモリセルアレイ領域に比べて周辺回路領域で大きな体積を占めるため、周辺回路領域の層間絶縁膜からの応力を抑制することが望まれる。
そこで、実施形態では、半導体装置において、複数の回路ブロックを含む周辺回路領域に複数の回路ブロックの間を延びたプレート状の部分を有する構造体を設けることで、層間絶縁膜から積層体へ及ぼされる応力を低減し、製造時の半導体装置の歩留まり向上及び製造後の故障低減を図る。
具体的には、半導体装置１は、図１及び図２に示すように構成される。図１（ａ）は、半導体装置１の構成を示す平面図であり、図１（ｂ）は、周辺回路領域の構成を示す平面図であり、図１（ａ）のＡ部分の拡大平面図である。図２（ａ）は、メモリセルアレイ領域ＭＡＲの構成を示す断面図であり、図１（ａ）の構成をＢ’−Ｂ線に沿って切った場合の断面を示す。図２（ｂ）は、周辺回路領域ＰＣＲの構成を示す断面図であり、図１（ａ）又は図１（ｂ）の構成をＣ’−Ｃ線に沿って切った場合の断面を示す。図１及び図２では、基板２の表面２ａに垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。また、基板２に対し＋Ｚ側に、半導体装置１の主要部を構成する積層体１０などが形成されるものとする。
半導体装置１は、図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）に示すように、基板２、層間絶縁膜３、複数の積層体１０、複数のゲート絶縁膜ＧＦ、複数の半導体柱ＳＰ、複数の回路ブロック２０−１〜２０−４、構造体３０、及び複数の分離部４０を有する。
例えば、半導体装置１は、図１（ａ）に示すように、メモリセルアレイ領域ＭＡＲ及び周辺回路領域ＰＣＲを有する。なお、図１（ａ）においては、メモリセルアレイ領域ＭＡＲに２つの積層体１０が配されているが、メモリセルアレイ領域ＭＡＲ内に配される積層体１０の数はこれに限定されない。
メモリセルアレイ領域ＭＡＲにおける積層体１０には、図２（ａ）に示すように、複数の半導体柱ＳＰ、複数のゲート絶縁膜ＧＦ、複数の分離部４０が配されている。
複数の積層体１０は、絶縁膜４を介して基板２の上に配されている。各積層体１０では、導電膜１１と絶縁層１２とが繰り返し積層方向（Ｚ方向）に配置されている。基板２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２は、下地領域２１、第１のウェル領域２２、及び第２のウェル領域２３を有する。第１のウェル領域２２は、下地領域２１内に配され、第１の導電型の不純物を含む。第２のウェル領域２３は、第１のウェル領域２２内に配され、第１の導電型と反対の第２の導電型の不純物を含む。第１の導電型がＮ型である場合、第１の導電型の不純物は、例えば、リン、砒素などであってもよい。第２の導電型がＰ型である場合、第２の導電型の不純物は、例えば、ボロンなどであってもよい。導電膜１１は、導電物（例えば、タングステン）を主成分とする材料で形成され得る。絶縁層１２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成される。
複数の半導体柱ＳＰは、図２（ａ）に示すように、メモリセルアレイ領域ＭＡＲに配され、Ｘ方向及びＹ方向に配列されている。各半導体柱ＳＰは、例えばＺ方向を軸とする略円柱形状に構成され、基板２の表面２ａに略垂直な方向に（略Ｚ方向に）積層体１０を貫通する。各半導体柱ＳＰは、底部を有する略円筒状の半導体部材で形成され、半導体部材の内側にコア絶縁膜ＣＩが配された構造を有していてもよい。半導体柱ＳＰは、メモリセルにおけるチャネル領域（アクティブ領域）として機能し得る。
複数のゲート絶縁膜ＧＦは、複数の半導体柱ＳＰに対応して、メモリセルアレイ領域ＭＡＲに配され、Ｘ方向及びＹ方向に配列されている。各ゲート絶縁膜ＧＦは、半導体柱ＳＰと積層体１０との間に配されている。各ゲート絶縁膜ＧＦは、例えばＺ方向を軸とする略円筒形状に構成され、基板２の表面２ａに略垂直な方向に（略Ｚ方向に）積層体１０を貫通する。すなわち、各ゲート絶縁膜ＧＦは、ＸＹ平面視において、半導体柱ＳＰの周囲を囲っている。各ゲート絶縁膜ＧＦは、ＹＺ断面視において、半導体柱ＳＰの側面に接触しながらＺ方向に延びている。ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成され、例えば、ＯＮＯ型の３層構造（例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を有する。メモリセルアレイ領域ＭＡＲでは、ゲート絶縁膜ＧＦにおける半導体柱ＳＰと導電膜１１とが交差する領域に電荷が蓄積され得る。このとき、導電膜１１は、メモリセルにおけるコントロールゲートとして機能し得る。
また、半導体柱ＳＰの上端は、プラグＰＬ１を介して上層配線４１に接続されている。上層配線４１は、分離部４０の＋Ｚ側の端部より＋Ｚ側の位置でＹ方向に延び、３次元メモリにおけるビット線として機能し得る。半導体柱ＳＰの下端は、半導体層２４を介して、３次元メモリにおけるソース線として機能し得る基板２に接続されている。半導体層２４は、基板２からエピタキシャル成長させた半導体（例えば、シリコン）を主成分とする材料で形成され得る。
複数の分離部４０は、積層体１０内に配され、それぞれがＸ方向に延び、積層体１０をＹ方向に複数の部分に電気的に分離している。Ｙ方向に隣接する２つの分離部４０に挟まれた積層体１０の部分は、例えば３次元メモリにおけるデータ消去の単位となるブロックを構成する。分離部４０は、導電部材４０ａ及び絶縁膜４０ｂ，４０ｃを有する。図２（ａ）では、図面内で分離部４０の左側の積層体１０を便宜的に積層体１０Ｌと呼び、右側の積層体１０を便宜的に積層体１０Ｒと呼ぶことにする。導電部材４０ａは、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有し、下端が基板２と接続されてソースコンタクトとして機能し得る。導電部材４０ａは、導電物（例えば、タングステン）を主成分とする材料で形成され得る。導電部材４０ａにおける積層体１０Ｌに向く側面４０ａ１は、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有する絶縁膜４０ｂで覆われている。導電部材４０ａにおける積層体１０Ｒに向く側面４０ａ２は、Ｘ方向およびＺ方向に沿って延びた略フィン形状を有する絶縁膜４０ｃで覆われている。絶縁膜４０ｂ及び絶縁膜４０ｃは、それぞれ、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁膜４０ｂ及び絶縁膜４０ｃの外側の面には、前述のように、各積層体１０の形成時に犠牲膜の除去によって形成された空隙にブロック膜が堆積された際にスリットの側面にも堆積されたブロック膜の残渣（例えば、アルミナを主成分とする膜）が配されていてもよい。
周辺回路領域ＰＣＲには、図１（ｂ）に示すように、複数の回路ブロック２０−１〜２０−４及び構造体３０が配されている。複数の回路ブロック２０−１〜２０−４は、ＸＹ平面視において、行列状に配列されている。回路ブロック２０−１〜２０−４は、例えば３次元メモリにおけるセンスアンプユニットを含み得る。構造体３０は、複数の回路ブロック２０−１〜２０−４の間を延びるとともに、複数の回路ブロック２０−１〜２０−４の周囲を囲うように延びている。構造体３０は、ＸＹ平面視において、複数の回路ブロック２０−１〜２０−４の間を格子状に延びるとともに、複数の回路ブロック２０−１〜２０−４の周囲を囲うように矩形状に延びている。
この構成を斜視図で示すと図３のようになる。図３は、構造体３０の構成を示す斜視図である。構造体３０は、第１の部分３１及び第２の部分３２を有する。第１の部分３１は、複数のプレート状の部分が複合された構造を有し、具体的には、略角筒状の部材が行列状に配列されるとともに側面が互いに結合され一体化された構造を有している。第２の部分３２は、基板２（図２（ｂ）参照）の上方において第１の部分３１から平面方向（ＸＹ方向）に延びている。すなわち、第２の部分３２は、第１の部分３１における各角筒状の部材の内側面におけるＺ方向中央より若干下側の位置で内側面に対してＸＹ方向に突出しながら内側面に沿うようにＸＹ方向に矩形状に延びる。それとともに、第２の部分３２は、第１の部分３１の外側面におけるＺ方向中央より若干下側の位置で外側面に対してＸＹ方向に突出しながら外側面に囲うようにＸＹ方向に矩形状に延びている。この第２の部分３２の構造により、第１の部分３１の剛性を容易に向上できる。
ＸＹ平面視で見ると、図１（ｂ）に実線で示す第１の部分３１が格子状に延びて複数の矩形状の行列状配列を形成し、図１（ｂ）に波線で示す第２の部分３２が第１の部分３１の内側及び外側に沿って大小の大きさの複数の矩形を形成するように延びている。例えば、第１の部分３１の外側に接しながら延びた第２の部分３２が大きな１つの矩形を形成し、第１の部分３１の行列状配列における各矩形状の内側に接しながら延びた第２の部分３２がそれぞれ小さな１つの矩形（図１の場合、合計で４つの小さな矩形）を形成している。
また、半導体装置の製造工程で応力が問題となり得るのがスリット（分離部）を形成する工程以降であることを考慮し、半導体装置の製造工程において構造体３０用のスリットが分離部４０用のスリットとともに形成され構造体３０が分離部４０とともに形成される場合、構造体３０は、分離部４０に対応する構成を有し得る。
例えば、構造体３０は、図２（ｂ）に示すような断面構造を有し得る。構造体３０における第１の部分３１は、基板２上で基板面に垂直な方向（Ｚ方向）に延び、導電部材３１ａ及び絶縁膜３１ｂ，３１ｃを有する。図２（ｂ）では、図面内で第１の部分３１の左側の層間絶縁膜３を便宜的に層間絶縁膜３Ｌと呼び、右側の層間絶縁膜３を便宜的に層間絶縁膜３Ｒと呼ぶことにする。導電部材３１ａは、略フィン形状を有する。例えばＸＹ平面視でＸ方向に沿って延びた部分では、ＸＺ方向に沿って延びた略フィン形状を有し、ＸＹ平面視でＹ方向に沿って延びた部分では、ＹＺ方向に沿って延びた略フィン形状を有する。導電部材３１ａは、導電物（例えば、タングステン）を主成分とする材料で形成され得る。導電部材３１ａにおける層間絶縁膜３Ｌに向く側面３１ａ１は、第１の部分３１に沿って延びた略フィン形状を有する絶縁膜３１ｂで覆われている。導電部材３１ａにおける層間絶縁膜３Ｒに向く側面３１ａ２は、第１の部分３１に沿って延びた略フィン形状を有する絶縁膜３１ｃで覆われている。絶縁膜３１ｂ及び絶縁膜３１ｃは、それぞれ、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁膜３１ｂ及び絶縁膜３１ｃの外側の面には、前述のように、各積層体１０の形成時に犠牲膜の除去によって形成された空隙にブロック膜が堆積された際にスリットの側面にも堆積されたブロック膜の残渣（例えば、アルミナを主成分とする膜）が配されていてもよい。
第１の部分３１は、積層体１０の上面より上方（＋Ｚ側）のＺ方向位置から基板２まで達している。基板２は、下地領域２１、第１のウェル領域２２、及び第２のウェル領域２３に加えて、ガードリング領域２５をさらに有している。第１の部分３１は、基板２におけるガードリング領域２５まで達するように構成され得る。ガードリング領域２５は、第１の部分３１に対応した溝２５ａを有している。これにより、第１の部分３１の剛性を容易に向上できる。
ガードリング領域２５は、第１のウェル領域２２に対して電位障壁を形成し、回路ブロック２０（図２（ｂ）の場合、回路ブロック２０−３）を静電ノイズなどの電気的なノイズから保護する領域である。第１のウェル領域２２が第１の導電型の不純物を含む場合、ガードリング領域２５は、第１の導電型の不純物を第１のウェル領域２２より低い濃度で含んでいてもよいし、不純物を含まない真性領域であってもよいし、第１の導電型と反対の第２の導電型の不純物を含んでいてもよい。第１の導電型がＮ型である場合、第１の導電型の不純物は、例えば、リン、砒素などであってもよい。第１の導電型がＰ型である場合、第１の導電型の不純物は、例えば、ボロンなどであってもよい。
また、構造体３０における第２の部分３２は、基板２の上方（＋Ｚ側）において第１の部分３１から平面方向（ＸＹ方向）に延びている。例えば、図２（ｂ）に示す第２の部分３２は、絶縁膜３１ｂから−Ｙ側に延びた部分３２ｂと絶縁膜３１ｃから＋Ｙ側に延びた部分３２ｃとを有する。第２の部分３２（部分３２ｂ及び部分３２ｃのそれぞれ）は、導電物質（例えば、タングステン）を主成分とする材料で形成され得る。第２の部分３２は、図２（ｂ）に示されるように、回路ブロック２０−３におけるトランジスタの上に配されたシリコン窒化膜２１に連続した膜となっている。すなわち、この第２の部分３２は、前述のように、分離部４０用のスリットを介して空隙に導電物質が埋め込まれて導電膜が形成される際に、構造体３０用のスリットを介して空隙に導電物質が埋め込まれて形成された導電膜である。
なお、メモリセルアレイ領域ＭＡＲと周辺回路領域ＰＣＲとの電気的接続は、図２（ａ）、図２（ｂ）に示す上層配線４１を介して行われ得る。周辺回路領域ＰＣＲにおける上層配線４１は、構造体３０の＋Ｚ側の端部より＋Ｚ側の位置でＸ方向及びＹ方向のいずれに延びていてもよい（図２（ｂ）では、Ｙ方向に延びた場合を例示している）。図２（ａ）、図２（ｂ）では、上層配線４１が１層の導電膜で例示されているが、上層配線４１は複数の導電膜及び複数のプラグを含んでもよい。また、各回路ブロック２０への信号の送受信は、図２（ｂ）に示すように、プラグＰＬ２、導電膜ＣＦ、プラグＰＬ３、上層配線４１を介して行われ得るので、構造体３０が回路ブロック２０の周囲を囲っていても問題ない。
構造体３０は、図１〜図３に示すように、複数の回路ブロック２０−１〜２０−４の間を延びて、周辺回路領域ＰＣＲに配された層間絶縁膜３を複数の領域に分割することができる。これにより、図４に示されるように、周辺回路領域ＰＣＲの層間絶縁膜３における複数の領域のそれぞれがその膨張等により発生させる応力自体を小さく緩和できる。図４は、半導体装置における応力の分布を示す平面図である。また、層間絶縁膜３から積層体１０へ向かう応力に対して構造体３０を防波堤として機能させることができ（図２（ｂ）の破線の矢印参照）、積層体１０へ向かう応力を効果的に緩和し得る。これにより、積層体１０における電気的な断線やショートを抑制でき、製造時における半導体装置１の歩留まりを向上でき、製造後における半導体装置１の故障を低減できる。
以上のように、実施形態では、半導体装置１において、複数の回路ブロック２０−１〜２０−４を含む周辺回路領域ＰＣＲに複数の回路ブロック２０−１〜２０−４の間を延びた構造体３０を設ける。これにより、層間絶縁膜３から積層体１０へ及ぼされる応力を低減できるので、製造時における半導体装置１の歩留まりを向上でき、製造後における半導体装置１の故障を低減できる。
なお、実施形態の変形例として、半導体装置１００における構造体１３０は、図５（ａ）、図５（ｂ）に示すように、ＸＹ平面視において、複数の回路ブロック１２０−１〜１２０−１２の外側を囲わずに複数の回路ブロック１２０−１〜１２０−１２の間を延びていてもよい。図５（ａ）は、半導体装置１００の構成を示す平面図であり、図５（ｂ）は、周辺回路領域の構成を示す平面図であり、図５（ａ）のＤ部分の拡大平面図である。
周辺回路領域ＰＣＲには、図５（ｂ）に示すように、複数の回路ブロック１２０−１〜１２０−１２及び構造体１３０が配されている。複数の回路ブロック１２０−１〜１２０−１２は、ＸＹ平面視において、行列状に配列されている。構造体１３０は、複数の回路ブロック１２０−１〜１２０−１２の間を延びている。構造体１３０は、ＸＹ平面視において、複数の回路ブロック１２０−１〜１２０−１２の間を格子状に延びている。
この構成を斜視図で示すと図６のようになる。図６は、構造体１３０の構成を示す斜視図である。構造体１３０は、第１の部分１３１及び第２の部分１３２を有する。第１の部分１３１は、ＹＺ方向に延びた板状の部材がＸ方向に所定ピッチで複数枚並べられるとともにＸＺ方向に延びた板状の部材がＹＺ方向の板状の部材に交差するようにＹ方向に所定ピッチで複数枚並べられた構造を有している。第２の部分１３２は、基板２（図２（ｂ）参照）の上方において第１の部分１３１から平面方向（ＸＹ方向）に延びている。すなわち、第２の部分１３２は、第１の部分１３１における各角筒状の部材の内外側面におけるＺ方向中央より若干下側の位置で内外側面に対してＸＹ方向に突出しながら内外側面に沿うようにＸＹ方向に格子状に延びている。この第２の部分１３２の構造により、第１の部分１３１の剛性を容易に向上できる。
ＸＹ平面視で見ると、図５（ｂ）に実線で示す第１の部分１３１が格子状に延びて複数の格子状配列を形成し、図５（ｂ）に波線で示す第２の部分１３２が第１の部分１３１の格子状配列の内側及び外側に沿って延びている。
また、構造体１３０の断面構造は、図２（ｂ）に示すような断面構造を有し得る点で実施形態と同様である。
構造体１３０は、図５、図６に示すように、複数の回路ブロック１２０−１〜１２０−１２の間を延びて、周辺回路領域ＰＣＲに配された層間絶縁膜３を複数の領域に分割することができる。これにより、図７に示されるように、周辺回路領域ＰＣＲの層間絶縁膜３における複数の領域のそれぞれがその膨張等により発生させる応力自体を小さく緩和できる。図７は、半導体装置における応力の分布を示す平面図である。また、層間絶縁膜３から積層体１０へ向かう応力に対して構造体１３０を防波堤として機能させることができ（図２（ｂ）の破線の矢印参照）、積層体１０へ向かう応力を効果的に緩和し得る。これにより、積層体１０における電気的な断線やショートを抑制でき、製造時における半導体装置１００の歩留まりを向上でき、製造後における半導体装置１００の故障を低減できる。
このように、実施形態の変形例では、半導体装置１００において、複数の回路ブロック１２０−１〜１２０−１２の間を延びた構造体１３０を設ける。これにより、層間絶縁膜３から積層体１０へ及ぼされる応力を低減できるので、製造時における半導体装置１００の歩留まりを向上でき、製造後における半導体装置１００の故障を低減できる。
あるいは、図８に示すように、半導体装置を高集積化するために、メモリセルアレイ領域ＭＡＲの下方（−Ｚ側）に周辺回路領域ＰＣＲが設けられることがある。この場合、構造体２３０は、周辺回路領域ＰＣＲに配された複数の回路ブロック２２０の周辺に配され得る。
例えば、半導体装置の製造工程において、構造体２３０用のスリットが分離部２４０用のスリットとともに形成されるが、分離部２４０用のスリットが基板２より上方（＋Ｚ側）の導電層ＳＬまで達するように形成されるのに対して、構造体２３０用のスリットは基板２まで達するように形成される。積層体２１０の形成時に犠牲膜の除去によって形成された空隙に堆積されたブロック膜が各スリット内において除去されるが、各スリットの側面にブロック膜の残渣（例えば、アルミナを主成分とする膜）が残った状態で各スリット内に絶縁物質が埋め込まれて、構造体２３０及び分離部２４０が形成される。
この場合、構造体２３０における第１の部分２３１は、積層体２１０の＋Ｚ側の端部２１０ａより＋Ｚ側の位置（積層体２１０の上面より上方のＺ方向位置）から基板２まで達するプレート状の構造を有している。基板２は、第１の部分２３１に対応した溝２２５ａを有している。これにより、第１の部分２３１の剛性を容易に向上できる。
また、分離部２４０は、絶縁部材２４０ａ及び絶縁膜２４０ｂ，２４０ｃを有する。図面内で分離部２４０の左側の層間絶縁膜３を便宜的に層間絶縁膜３ＲＬと呼び、右側の層間絶縁膜３を便宜的に層間絶縁膜３ＲＲと呼ぶことにする。絶縁部材２４０ａは、略フィン形状を有する。例えばＸＹ平面視でＸ方向に沿って延びた部分では、ＸＺ方向に沿って延びた略フィン形状を有し、ＸＹ平面視でＹ方向に沿って延びた部分では、ＹＺ方向に沿って延びた略フィン形状を有する。これらのうち、Ｘ方向に沿って延びる略フィン形状の絶縁部材（図示せず）の少なくとも一部は、例えばＹＺ断面視において図２に示す複数の分離部４０と同様の位置で積層体２１０内に配され、積層体２１０をＹ方向に複数の部分に電気的に分離する。絶縁部材２４０ａは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁部材２４０ａにおける層間絶縁膜３ＲＬに向く側面２４０ａ１は、絶縁部材２４０ａに沿って延びた略フィン形状を有する絶縁膜２４０ｂで覆われている。絶縁部材２４０ａにおける層間絶縁膜３ＲＲに向く側面２４０ａ２は、絶縁部材２４０ａに沿って延びた略フィン形状を有する絶縁膜２４０ｃで覆われている。絶縁膜２４０ｂ及び絶縁膜２４０ｃは、それぞれ、絶縁物（例えば、アルミナ）を主成分とする材料で形成され得る。絶縁膜２４０ｂ及び絶縁膜２４０ｃは、前述のように、積層体２１０の形成時に犠牲膜の除去によって形成された空隙にブロック膜が堆積された際にスリットの側面にも堆積されたブロック膜の残渣である。
構造体２３０における第１の部分２３１は、分離部２４０に対応した構造（例えば、断面構造）を有し、絶縁部材２３１ａ及び絶縁膜２３１ｂ，２３１ｃを有する。図面内で第１の部分２３１の左側の層間絶縁膜３を便宜的に層間絶縁膜３Ｌと呼び、右側の層間絶縁膜３を便宜的に層間絶縁膜３Ｒと呼ぶことにする。絶縁部材２３１ａは、略フィン形状を有する。例えばＸＹ平面視でＸ方向に沿って延びた部分では、ＸＺ方向に沿って延びた略フィン形状を有し、ＸＹ平面視でＹ方向に沿って延びた部分では、ＹＺ方向に沿って延びた略フィン形状を有する。絶縁部材２３１ａは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁部材２３１ａにおける層間絶縁膜３Ｌに向く側面２３１ａ１は、第１の部分２３１に沿って延びた略フィン形状を有する絶縁膜２３１ｂで覆われている。絶縁部材２３１ａにおける層間絶縁膜３Ｒに向く側面２３１ａ２は、第１の部分２３１に沿って延びた略フィン形状を有する絶縁膜２３１ｃで覆われている。絶縁膜２３１ｂ及び絶縁膜２３１ｃは、それぞれ、絶縁物（例えば、アルミナ）を主成分とする材料で形成され得る。絶縁膜２３１ｂ及び絶縁膜２３１ｃは、前述のように、積層体２１０の形成時に犠牲膜の除去によって形成された空隙にブロック膜が堆積された際にスリットの側面にも堆積されたブロック膜の残渣である。なお、構造体２３０は、実施形態における第２の部分３２に相当する構成を有しなくてもよい。
また、メモリセルアレイ領域ＭＡＲと周辺回路領域ＰＣＲとの電気的接続は、図８に示す貫通コンタクトＣＰ３を介して行われ得る。貫通コンタクトＣＰ３は、積層体２１０の＋Ｚ側の端部２１０ａより＋Ｚ側の位置から−Ｚ側の端部２１０ｂより−Ｚ側の位置まで延びて、積層体２１０を貫通している。さらに、貫通コンタクトＣＰ３は積層体２１０の下方の導電層ＳＬを貫通し、周辺回路領域ＰＣＲ内の導電膜ＣＦ２にまで達している。導電層ＳＬは、３次元メモリにおけるソース線として機能し、積層体２１０をＺ方向に貫通する半導体柱ＳＰの下端に接続されている。貫通コンタクトＣＰ３と積層体２１０及び導電層ＳＬとの間は、ＸＹ断面視において貫通コンタクトＣＰ３の周囲を囲むように配された絶縁膜（図示せず）により、相互に絶縁されている。図８に示すように、上層配線（図示せず）から各回路ブロック２２０への信号の送受信は、プラグＶ３、コンタクトＣＰ４、貫通コンタクトＣＰ３、導電膜ＣＦ２、プラグＶ５、導電膜ＣＦ１、プラグＶ４を介して行われ得るので、積層体２１０が回路ブロック２２０の上方（＋Ｚ側）に配されていても問題ない。
また、上層配線（図示せず）から導電膜１１への信号の送受信は、プラグＶ２、コンタクトＣＰ２を介して行われ、３次元メモリにおけるビット線としての上層配線（図示せず）から半導体柱ＭＰへの信号の送受信は、プラグＶ１、コンタクトＣＰ１を介して行われる。なお、ＸＹ断面視において半導体柱ＭＰの周囲は、図２に示す半導体柱ＳＰと同様に、電荷蓄積能力を有する略円筒形状のゲート絶縁膜ＧＦにより囲まれている。半導体柱ＭＰは、半導体部材の内側にコア絶縁膜が配された構造を有していてもよい。
構造体２３０は、図８に示すように、積層体２１０及び回路ブロック２２０の周辺で、積層体２１０の＋Ｚ側の端部２１０ａより＋Ｚ側の位置から基板２にまで達している。これにより、図８の破線の矢印で示すように、層間絶縁膜３から積層体２１０へ向かう応力に対して構造体２３０を防波堤として機能させることができ、積層体２１０へ向かう応力を効果的に緩和し得る。これにより、積層体２１０における電気的な断線やショートを抑制でき、製造時における半導体装置の歩留まりを向上でき、製造後における半導体装置の故障を低減できる。
このように、実施形態の他の変形例では、半導体装置において、積層体２１０及び回路ブロック２２０の周辺で積層体２１０の＋Ｚ側の端部２１０ａより＋Ｚ側の位置から基板２にまで達している構造体２３０を設ける。これにより、層間絶縁膜３から積層体２１０へ及ぼされる応力を低減できるので、製造時における半導体装置の歩留まりを向上でき、製造後における半導体装置の故障を低減できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１００ 半導体装置、２ 基板、１０，２１０ 積層体、２０，１２０，２２０ 回路ブロック、３０，１３０，２３０ 構造体。

Claims (5)

  1. 半導体基板上で、導電膜と絶縁層とが繰り返し積層方向に配置された積層体と、
    前記積層方向に前記積層体を貫通する半導体柱と、
    前記半導体柱を囲い、前記積層体を前記積層方向に貫通する絶縁膜と、
    前記半導体基板上で、複数の回路ブロックを含む周辺回路領域に配され、少なくとも前記複数の回路ブロックの間を延びたプレート状の部分を有する構造体と、
    を備えた半導体装置。
  2. 前記複数の回路ブロックは、前記半導体基板上に行列状に配列されており、
    前記構造体は、前記複数の回路ブロックの間を格子状に延びている
    請求項１に記載の半導体装置。
  3. 前記構造体は、前記積層方向に延び、前記積層体の上面より上方の位置から前記半導体基板にまで達しているプレート状の第１の部分と、前記半導体基板の上方で前記第１の部分から基板面方向に延びた第２の部分とを有する
    請求項１又は２に記載の半導体装置。
  4. 半導体基板上に形成された周辺回路領域の上方に配され、導電膜と絶縁層とが繰り返し積層方向に配置された積層体と、
    前記積層方向に前記積層体を貫通する半導体柱と、
    前記半導体柱を囲い、前記積層体を前記積層方向に貫通する絶縁膜と、
    前記積層体及び前記周辺回路領域の周辺に配され、前記積層方向に延び、前記積層体の上面より上方の位置から前記半導体基板にまで達しているプレート状の部分を有する構造体と、
    を備えた半導体装置。
  5. 前記半導体基板は、前記プレート状の部分に対応した溝構造を表面に有する
    請求項３又は４に記載の半導体装置。
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