JP5679626B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置のパッケージ工程における特性変化を抑制する半導体装置に関する。
ウェハー上に形成された半導体装置は、ダイシング工程を経てチップ状に切り分けられ、パッケージに実装されるが、パッケージ工程の際に、樹脂の封入や加熱処理を経ることにより、半導体チップがパッケージから応力を受け、パッケージ実装後に測定される半導体装置にソリを生ずることがある。そのために測定されたその特性がウェハー上で測定された半導体装置の電気特性からずれてしまうことがある。応力を緩和するという方法については、これまでにウェハー状態での応力を緩和するために、スクライブ領域に溝を作る方法などが考えられており、特許文献１のように公開されている。
特開２００３−３３２２７０号公報
しかしながら、上記のような方法は、ウェハー状態では応力緩和の効果はあるものの、ダイシング工程を経た後のチップ状態での応力緩和は望めず、課題となっている。本発明は、パッケージ工程における半導体チップへの応力を緩和し、パッケージ工程前後での特性変化が小さい半導体装置を提供することにある。
上記課題を解決するために、本発明では以下のような手段を講じた。
半導体基板上に形成された応力を受けたくない素子領域と、応力を受けたくない素子領域の周囲に設けられた緩衝領域と、緩衝領域の周囲に設けられた半導体素子形成領域とからなる半導体装置とした。
また、応力を受けたくない素子領域は、半導体装置のほぼ中央に配置されている半導体装置とした。
また、緩衝領域は、溝と、溝に埋め込まれた充填物や空洞からなり、溝深さを応力を受けたくない素子領域の深さや前記半導体素子形成領域の深さよりも深い半導体装置とした。
さらには、充填物のヤング率は、前記半導体基板のヤング率よりも小さい物質で構成される半導体装置とした。
ウェハー上に形成された半導体装置の特性とパッケージ後の半導体装置の特性との差は、パッケージ工程において半導体チップを封入するために用いられる樹脂がその後の熱処理により、熱膨張や熱収縮し、半導体チップに引っ張り応力、或は圧縮応力を与え、素子にピエゾ抵抗などの付加的な抵抗が加算されることにより生じる。本発明では、回路上、特に精度が要求される素子の周囲に緩衝領域を形成することにより、緩衝領域がパッケージからの応力を吸収し、パッケージ工程前後での半導体装置の特性の変化を抑制することができる。
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
図１は、本発明の第１の実施形態に係る半導体装置１００の平面図である。図１において、半導体装置１００は、応力を受けても特性上問題のない半導体素子形成領域１と、スクライブ領域２と、特に精度が要求されパッケージ工程における応力を受けたくない素子領域３と応力を緩和させるための緩衝領域８から構成されている。例えば、カレントミラー回路は、対を形成するＰチャネルＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路であるが、このような対をなすトランジスタはその特性が大きく違わないことが必要であり、上述の応力を受けたくない素子領域３に形成されることが望ましい。
本発明の第１の実施形態では、応力によって特性が変化しやすい素子は応力を受けたくない領域３に、応力によって特性が変化しにくい素子は半導体素子形成領域１の２つの領域に分けて配置を行い、かつ、応力を受けたくない素子領域３をチップの中央に配置して、その周囲に緩衝領域８を形成し、更にその周囲に半導体素子形成領域１を設けている。これは、応力を受けたくない素子領域３は半導体装置１００の周辺よりも中央に配置したほうが応力の影響を受けにくいからである。
図２は、図１に示す半導体装置のＡ−Ａ線における断面図である。半導体基板１０表面には応力を受けたくない素子領域３と半導体素子形成領域１が形成され、これらの間には緩衝領域８が設けられている。緩衝領域８は半導体基板１０の表面から内部に掘られた溝５と、溝５の中の充填物４又は空洞９とから構成されている。溝５の中にはヤング率の小さな充填物４が埋め込まれている。シリコンのヤング率は１１０ＧＰａ程度であるが、溝５に埋め込む物質のヤング率はシリコンよりも小さいものが望ましく、ポリイミド、エポキシ樹脂、ゴム、シリコン樹脂等の柔らかいものが適当である。因みに、ポリイミドのヤング率は３〜５ＧＰａ、エポキシ樹脂のヤング率は２．６〜３ＧＰａ、ゴムのヤング率は０．０１〜０．１ＧＰａである。
また、溝５の深さは半導体素子形成領域１や応力を受けたくない素子領域３の素子形成深さよりも深いことが望ましい。また、溝５は半導体基板を貫通し、その中の充填物４によって応力を受けたくない素子領域３が周囲の半導体素子形成領域１に接着する構造であっても良い。なお、半導体装置の最表面にある膜は保護膜６であって、これもまた充填物４同様に柔らかい物質であることが望ましい。また、応力を受けたくない素子領域３の中の素子と周囲の半導体素子形成領域１の中の素子とは（図示していない）配線によって電気的に接続されているが、その接続配線は溝５内の充填物４の表面を横切るように配置されている。溝５の中に充填物４が無く空洞９の場合でも保護膜６裏面に接続配線を形成することで電気的に接続することが可能である。
以上のような構成とすることで、パッケージ工程で被覆される封止樹脂から半導体装置が受ける応力は緩衝領域８の歪みとして吸収されるため、半導体装置が応力によってソリを生じることが抑制される。それゆえ、応力を受けたくない素子領域３に配置した素子の特性変化を抑制することができる。
図３は、本発明の第２の実施形態に係る半導体装置１００の平面図である。半導体装置１００は、応力を受けても問題のない半導体素子形成領域１と、スクライブ領域２と、特に精度が要求される素子でパッケージ工程での応力を受けたくない素子領域３と、応力を緩和させるための緩衝領域８と、支持領域７から構成されている。
第２の実施形態でも、第１の実施形態と同様に、応力を受けたくない素子領域３は半導体装置１００の中央に配置され、周囲の半導体形成領域１とは緩衝領域８を介して縁切りされている。但し、応力を受けたくない領域３と応力を受けても構わない半導体素子形成領域１をつなぐ支持領域７を設けている。支持領域７には緩衝領域８を設けていない。応力を受けたくない素子領域３が緩衝領域８によって周囲全てを囲まれている場合は、応力を受けたくない素子領域３と応力を受けても問題無い素子領域１を電気的に接続する接続配線は緩衝領域８を横切って形成されるが、半導体装置が大きな応力を受けて溝４が大きく伸縮した場合には緩衝領域８上の接続配線が伸縮に耐え切れず断線に至る可能性があるが、第２の実施形態では支持領域７を有するため、両方の素子領域を接続する配線は支持領域７を通るため応力による伸縮の影響を受けない。第２の実施形態は第１の実施形態に比べると信頼性の高い構造である。図３では、支持領域７は一箇所しか設けられていない例を示したが、複数の支持領域７を有する構造であっても良い。
図４は本発明の第３の実施形態に係る半導体装置の断面図である。図２と異なるのは充填物４を半導体基板１０の表面にも残した点である。この場合、半導体装置１００は支持領域７を有し、（図示しない）接続配線は支持領域７上に設けられることになる。この実施形態からも明らかなように充填物４は保護膜形成時に溝５に埋め込んでも良い。
図５は本発明の第４の実施形態に係る半導体装置の断面図である。溝５の幅が１０〜３０μm程度とした場合は充填物４を溝５の中に完全充填する必要もなく、隙間を保護膜６で埋めることでも良い。また、溝５の幅が３０〜１００μmとなった場合は、図６に示すように溝５の内壁面を充填物４と保護膜６で保護し、かつ、その内側には筒状の空洞９が設けられている構成であっても良い。
本発明の第１の実施形態に係る半導体装置の平面図である。 図１に示す半導体装置のＡ−Ａ線における断面図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 本発明の第３の実施形態に係る半導体装置の断面図である。 溝の幅が１０〜３０μmの場合の本発明の第４の実施形態に係る半導体装置の断面図である。 溝の幅が３０〜１００μmの場合の本発明の第４の実施形態に係る半導体装置の断面図である。
符号の説明
１ 半導体素子形成領域
２ スクライブ領域
３ 応力を受けたくない素子領域
４ 充填物
５ 溝
６ 保護膜
７ 支持領域
８ 緩衝領域
９ 空洞
１０ 半導体基板
１００ 半導体装置

Claims (2)

  1. 半導体基板上のほぼ中央に配置された、対を成すＭＯＳトランジスタを流れる等しい電流が応力によりずれてしまうカレントミラー回路が形成された素子領域と、
    前記素子領域の周囲全体に設けられた、溝と前記溝に埋め込まれた充填物とからなる緩衝領域と、
    前記緩衝領域の周囲に設けられた半導体素子形成領域と、
    前記充填物表面を横切り、前記素子領域の中の素子と前記半導体素子形成領域の中の素子とを接続する配線と、からなり、
    前記溝の深さは、前記素子領域の深さおよび前記半導体素子形成領域の深さよりも深く、
    前記充填物のヤング率は、前記半導体基板のヤング率よりも小さいことを特徴とする半導体装置。
  2. 半導体基板上に形成された、対を成すＭＯＳトランジスタを流れる等しい電流が応力によりずれてしまうカレントミラー回路が形成された素子領域と、
    前記素子領域の周囲全体に設けられた、溝と前記溝に埋め込まれた充填物とからなる緩衝領域と、
    前記緩衝領域の周囲に設けられた半導体素子形成領域と、
    前記充填物表面を横切り、前記素子領域の中の素子と前記半導体素子形成領域の中の素子とを接続する配線と、からなり、
    前記充填物のヤング率は、前記半導体基板のヤング率よりも小さいことを特徴とする半導体装置。
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