JP4502204B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、バンプ電極によって半導体チップと半導体チップを含む電子部品とを対向させて接続し、バンプ電極部を絶縁性樹脂であるアンダーフィルによって封止する半導体装置に関する。
近年、半導体装置の高集積化、高速化に伴って、異なるチップ同士をバンプ電極によって最短距離で接続するチップオンチップ(Chip-On-Chip：以後ＣＯＣ)接続技術が、異なるＬＳＩデバイス同士を、短開発期間かつ低コストで高速システム化することが可能な技術として、実用化が期待されている。
また、ＣＯＣ接続に使用されるチップにおいても、半導体装置の小型化、高機能化の需要に伴い、他の素子への接続のためのピン数の増加が要求され、このことにより狭ピッチ化、およびバンプサイズの縮小がなされている。このことは同時に、上下チップ間のギャップ、バンプ同士の隙間のサイズが小さくなる為、バンプ、チップ間に封止する絶縁性のアンダーフィル樹脂を注入する事が困難となる。また、樹脂内部に気泡（ボイド）が発生しやすく、外部へ排出され難い、などの問題も生じてくる。
更に、チップ表面を外部から保護する為にポリイミド（ＰＩ）などの絶縁膜を、バンプ形成部以外のエリアに形成するが、この絶縁膜により上下チップ間のギャップが小さくなってしまうことや、絶縁膜に接するアンダーフィル樹脂の流動性が低くなることにより、特に絶縁膜の段差部分でアンダーフィル樹脂の進入が止まってしまい、バンプ周囲にアンダーフィル樹脂が充填されないおそれがある。
特許文献１には、互いに接続される上下チップ間にアンダーフィル樹脂が充填されるＣＯＣ構造に関し、樹脂充填時にこのアンダーフィル樹脂内にボイドが発生することを防止することを目的とした技術が開示されている。この技術によれば、通常、上下チップの間隔が小さくなると、場所によりアンダーフィル樹脂の進入速度の分布が大きくなり、特にチップ中央の領域ほど流れが遅く、外側の領域ほど流れが早くなる傾向にあるため、外側の領域を進入するアンダーフィル樹脂の中央の領域への回り込みが発生し、空気を閉じこめてしまい、ボイドが発生するおそれがあるところ、各領域での樹脂の進行速度を揃えるように調節し、ボイドの発生を防ぐことができる。
特開２００３−３２４１８２号公報
ところで、半導体装置を高度に小型化するためにさらに上下チップの間隔を小さくすると、アンダーフィル樹脂の充填の際に、バンプ形成領域周囲での樹脂の流れが特に遅くなり、バンプ形成領域周辺で気泡が混入してボイドが生じることがある。また、このバンプ形成領域周辺に生じたボイドが、信頼性を評価するための温度サイクル試験などを行う際に、膨張、収縮を繰り返してバンプ形成領域においてストレスをかけやすくなり、バンプ形成領域の部分で接合された両半導体チップ同士が外れてしまうおそれがあることが本発明者により確認された。
この点につき、特許文献１に記載の技術では、ＣＯＣ構造中央の素子形成領域に閉じ込められるボイドを回避することについては一定の解決がなされているが、バンプ形成領域周辺で気泡が混入して生じるおそれのあるボイドについては何ら解決するものではなかった。
本発明に係る半導体装置は、表面に多行多列に配列された複数の第１のバンプを有する第１の半導体チップおよび表面に多行多列に配列された複数の第２のバンプを有する第２の半導体チップのそれぞれのバンプ形成面を対向させて形成される半導体装置において、
前記第２の半導体チップは前記第１の半導体チップよりも平面形状が大きく、
前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの最表面に形成された保護膜の少なくとも一方は、平面視で前記第１の半導体チップの一部のみと重なっている開口部を有しており、
前記開口部は、平面視で、前記複数の第１のバンプ及び前記複数の第２のバンプが形成されているバンプ形成領域を内側に含んでおり、かつ前記第１の半導体チップの一方の端部から他方の端部まで延伸していることを特徴としている。
本発明の半導体装置によれば、第１の半導体チップ、電子部品のいずれか一方の保護膜上のバンプ形成領域近傍に、第１の半導体チップおよび前記電子部品の間にアンダーフィル樹脂を流し込むための開口部を設けることによって、バンプ形成領域においてアンダーフィル樹脂が流れやすくなるので、半導体チップと電子部品との間に封止されるアンダーフィル樹脂中のボイドの発生を抑制することができる。
この半導体装置において、開口部を、バンプ形成領域を経由するとともに、この開口部が設けられた半導体チップまたは電子部品の一方の端部から他方の端部まで設けることができる。
この構成によって、バンプ形成領域においてアンダーフィル樹脂がさらに流れやすくなるので、半導体チップと電子部品との間に封止されるアンダーフィル樹脂中のボイドがさらに発生しにくくなる。
また、開口部を、バンプ形成領域を経由するとともに、この開口部が設けられた半導体チップまたは電子部品の相手方の一方の端部から他方の端部までの領域に対応する領域よりも大きい範囲で設けるようにしてもよく、半導体チップおよび電子部品の両方に開口部を設けてもよい。
この構成によって、バンプ形成領域においてアンダーフィル樹脂がさらに流れやすくなるので、半導体チップと電子部品との間に封止されるアンダーフィル樹脂中のボイドがさらに発生しにくくなる。
本発明によれば、バンプ電極によって接続される半導体チップおよび電子部品の間に封止されるアンダーフィル樹脂中においてボイドの発生を抑止した半導体装置を提供することができる。
以下、本発明に係る半導体装置の製造方法の実施形態について、図面を参照しながら詳細に説明する。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第一実施形態）
図１は、第一実施形態にかかる半導体装置の要部を示す図である。図１（ａ）は第１の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図であり、図１（ｂ）は電子部品としての第２の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図である。
本実施形態の半導体装置は、表面にバンプを有する第１の半導体チップ１０および表面にバンプを有する電子部品としての第２の半導体チップ２０のそれぞれのバンプ形成面を対向させて形成される半導体装置において、第１の半導体チップ１０および前記電子部品のそれぞれの最表面に形成された保護膜である絶縁膜１４，２４の少なくとも一方の中であって、バンプ形成領域１２，２２の近傍に、第１の半導体チップ１０と第２の半導体チップ２０との間にアンダーフィル樹脂を流し込むための開口部１６，２６を設けたものである。
第１の半導体チップ１０および第２の半導体チップ２０は、図示しないが素子形成領域（不図示）およびバンプ形成領域１２，２２を有し、それら領域を覆うように、層間絶縁膜（不図示）が設けられて、さらにポリイミドなどの絶縁膜１４，２４を設けたものである。
図１（ａ）に示したように、開口部１６はバンプ形成領域１２を経由するとともに、開口部１６が設けられた第１の半導体チップ１０の一方の端部から他方の端部まで設けられるものである。一方、図１（ｂ）に示したように、開口部２６はバンプ形成領域２２を経由するとともに、開口部２６が設けられた第２の半導体チップ２０の相手方である第１の半導体チップ１０の一方の端部から他方の端部までの領域に対応する領域よりも大きい範囲で設けられるものである。また、第１の半導体チップ１０は、第２の半導体チップ２０の素子搭載領域２８において、互いのバンプ形成領域１２，２２を重ね合わせるようにして接続される。
図２は、本実施形態の半導体装置において両半導体チップ同士を接続してＣＯＣ構造としたときの要部を示す平面図である。図２において、半導体装置は、第２の半導体チップ２０の上の素子搭載領域２８上に、バンプ形成面が対向するように、第１の半導体チップ１０が搭載されており、アンダーフィル樹脂３０によって封止されているバンプ形成領域３２と、アンダーフィル樹脂３０によって封止されている開口部３６とを有している。また、図３（ａ）は図２のＣＯＣ構造におけるＡ−Ａ’断面図であり、図３（ｂ）は図２のＣＯＣ構造におけるＢ−Ｂ’断面図である。
このＣＯＣ構造において、第１の半導体チップ１０および第２の半導体チップ２０の間には、アンダーフィル樹脂３０が封止される。より詳細には、図３（ａ）および図３（ｂ）に示したように、第１の半導体チップ１０の絶縁膜１４と第２の半導体チップ２０の絶縁膜２４との間はアンダーフィル樹脂３０によって封止される。また、第１の半導体チップ１０の開口部１６および第２の半導体チップ２０の開口部２６の両方で重なることにより形成される開口部３６では、前記バンプ形成領域１２，２２においては第１の半導体チップ１０に形成されるバンプ１３および第２の半導体チップ２０に形成されるバンプ２３が対向するとともに、バンプが形成されない部分では空間ができるため、アンダーフィル樹脂３０が封止される。図３（ａ）において、バンプ２３は、２列、３列、２列の構成で配列されているが、特にこの配列に限定されるわけではなく、必要に応じて所望の配列で構成することができる。
ここで、バンプ同士が接続された第１の半導体チップ１０および第２の半導体チップ２０の間へのアンダーフィル樹脂３０の封止について説明する。
図４〜図７は、アンダーフィル樹脂が封入される様子を段階的に示す図である。なお、図中では、説明を簡略するために、第１の半導体チップ１０の表記を省略して、第２の半導体チップ２０の表面に樹脂を流し込むように表記するが、実際には第１の半導体チップ１０側でも同様に樹脂が流れ込んでいく。
図４では、樹脂３１が素子搭載領域２８の一つの端部の絶縁膜に設けられる樹脂流入部に塗布され、樹脂の導入が開始される。なお、この際、樹脂３１が溶融状態になる程度に加熱することで樹脂３１の流し込みが容易になる。図５では、樹脂３１が毛細管現象により素子搭載領域２８の反対側の端部に向かって流れ出し、絶縁膜２４の表面および開口部２６には樹脂３１が充填していく。図６では、樹脂３１はバンプ形成領域２２にも流動し、さらに素子搭載領域２８内の絶縁膜２４および開口部２６を樹脂３１が充填していく。図７では、樹脂３１が素子搭載領域２８全体を充填して、樹脂の導入は終了し、この樹脂を加熱硬化処理することによりアンダーフィル樹脂３０になる。
なお、樹脂３１が素子搭載領域２８の中を流動する際に、特にバンプ配列間隔が狭ピッチである場合に、開口部２６の樹脂の進行方向の下流側に空気が残存することがあるが、開口部２６の端部が素子搭載領域２８の内部に埋もれているのではなく、素子搭載領域２８の端部まで到達しており、第１および第２の半導体チップの接続面の端部に対して開放状態にあるため、この空気は加熱硬化処理する前に、脱法処理、例えば真空脱法処理を行うことで容易に取り除くことができる。また、図示しないが、第１の半導体チップ１０の開口部１６の中に空気が閉じこめられたときも同様に、この空気を加熱硬化処理前の脱法処理にて容易に取り除くことができる。
上述した本実施形態の構成によって、バンプ形成領域においてアンダーフィル樹脂が流れやすくなるので、半導体チップと電子部品との間に封止されるアンダーフィル樹脂中のボイドの発生を抑制することができる。
（第二実施形態）
図８は、第二実施形態にかかる半導体装置の要部を示す図である。図８（ａ）は第１の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図であり、図８（ｂ）は電子部品としての第２の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図である。
本実施形態の半導体装置では、前記第一実施形態にかかる半導体装置において、図８（ａ）に示した第１の半導体チップ１０の絶縁膜１４の中に設けられた開口部１７が、バンプ形成領域１２を経由して第１の半導体チップ１０の端部から端部まで設けられているのではなく、バンプ形成領域１２の上のみに設けられた以外は、第２の半導体チップ２０などの他の構成およびアンダーフィル樹脂の封止は第一実施形態と同様である。
このように構成しても、図８（ｂ）に示したように、第２の半導体チップ２０に形成された開口部２６が、バンプ形成領域２２を経由するとともに、この開口部２６が設けられた第２の半導体チップ２０の相手方、すなわち第１の半導体チップ１０の一方の端部から他方の端部よりも大きい範囲で設けられている。したがって、開口部２６の端部が素子搭載領域２８の内部に埋もれているのではなく、素子搭載領域２８の端部まで到達しており、第一実施形態と同様に、第１および第２の半導体チップの接続面の端部に対して開放状態にあるため、開口部１７，２６のいずれの領域において空気が閉じこめられたとしても、この空気は加熱硬化処理する前に、脱法処理、例えば真空脱法処理を行うことで容易に取り除くことができる。また、第一実施形態の半導体装置と比べて、保護膜となる絶縁膜の開口部分が小さくなるため、保護される面積を増やすことができ、半導体装置の信頼性がさらに向上する。
（第三実施形態）
図９は、第三実施形態にかかる半導体装置の要部を示す図である。図９（ａ）は第１の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図であり、図９（ｂ）は電子部品としての第２の半導体チップの接合前のバンプ形成領域近傍を拡大して示す平面図である。
本実施形態の半導体装置では、前記第一実施形態にかかる半導体装置において、図９（ｂ）に示した第２の半導体チップ２０の絶縁膜２４の中に設けられた開口部２７が、バンプ形成領域２２を経由して、相手方である第１の半導体チップ１０（図９（ａ））の端部から端部までより大きな幅で設けられているのではなく、バンプ形成領域２２の上のみに設けられた以外は、第１の半導体チップ１０などの他の構成およびアンダーフィル樹脂の封止は第一実施形態と同様である。
このように構成しても、第１の半導体チップ１０に形成された開口部１６が、バンプ形成領域１２を経由するとともに、この開口部１６が設けられた第１の半導体チップ１０の一方の端部から他方の端部までの範囲で設けられているため、開口部１６の端部が第２の半導体チップ２０の素子搭載領域２８の内部に埋もれているのではなく、素子搭載領域２８の端部まで到達することになり、第一実施形態と同様に、第１および第２の半導体チップの接続面の端部に対して開放状態にあるため、開口部１６，２７のいずれの領域において空気が閉じこめられたとしても、この空気は加熱硬化処理する前に、脱法処理、例えば真空脱法処理を行うことで容易に取り除くことができる。また、第一実施形態の半導体装置と比べて、保護膜となる絶縁膜の開口部分が小さくなるため、保護される面積を増やすことができ、半導体装置の信頼性がさらに向上する。
本発明によれば、微細で狭ピッチなバンプ配列を持ち、均一な速度でアンダーフィル樹脂を充填することが困難なＣＯＣ構造を有する半導体装置であっても、接続する半導体チップおよび電子部品の間に封止されるアンダーフィル樹脂中においてボイドの発生を抑止した半導体装置を提供することができる。
なお、前述した実施形態では、第１の半導体チップとは異なる第２の半導体チップを電子部品として含み、かつ、半導体チップ同士でＣＯＣ構造を形成する半導体装置について説明したが、これに限定されるものではなく、一方が半導体チップ以外の電子部品、例えば電極を備えたインターポーザ、回路基板などのバンプが表面に形成され、最表面に保護膜が形成されるものと、半導体チップとの積層構造で形成される半導体装置においても、同様の効果が得られる。
第一実施形態にかかる半導体装置の要部を示す図である。 本実施形態の半導体装置において両半導体チップ同士を接続してＣＯＣ構造の要部を示す平面図である。 図２のＣＯＣ構造におけるＡ−Ａ’およびＢ−Ｂ’断面図である。 アンダーフィル樹脂が封入される様子を示す図である。 アンダーフィル樹脂が封入される様子を示す図である。 アンダーフィル樹脂が封入される様子を示す図である。 アンダーフィル樹脂が封入される様子を示す図である。 第二実施形態にかかる半導体装置の要部を示す図である。 第三実施形態にかかる半導体装置の要部を示す図である。
符号の説明
１０ 第１の半導体チップ
１２ バンプ形成領域
１３ バンプ
１４ 絶縁膜
１６，１７ 開口部
２０ 第２の半導体チップ
２２ バンプ形成領域
２３ バンプ
２４ 絶縁膜
２６．２７ 開口部
２８ 素子搭載領域
３０ アンダーフィル樹脂
３１ 樹脂
３２ バンプ形成領域
３６ 開口部

Claims (3)

  1. 表面に多行多列に配列された複数の第１のバンプを有する第１の半導体チップおよび表面に多行多列に配列された複数の第２のバンプを有する第２の半導体チップのそれぞれのバンプ形成面を対向させて形成される半導体装置において、
    前記第２の半導体チップは前記第１の半導体チップよりも平面形状が大きく、
    前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの最表面に形成された保護膜の少なくとも一方は、平面視で前記第１の半導体チップの一部のみと重なっている開口部を有しており、
    前記開口部は、平面視で、前記複数の第１のバンプ及び前記複数の第２のバンプが形成されているバンプ形成領域を内側に含んでおり、かつ前記第１の半導体チップの一方の端部から他方の端部まで延伸していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の半導体チップに前記開口部が形成されている半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第２の半導体チップに前記開口部が形成されており、
    前記第２の半導体チップに形成された前記開口部は、平面視で前記第１の半導体チップの外側まで延伸していることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2570092A1 (en) 2004-06-14 2005-12-29 Massachusetts Institute Of Technology Electrochemical methods, devices, and structures
US8247946B2 (en) 2004-06-14 2012-08-21 Massachusetts Institute Of Technology Electrochemical actuator
US7872396B2 (en) * 2004-06-14 2011-01-18 Massachusetts Institute Of Technology Electrochemical actuator
US7994686B2 (en) * 2004-06-14 2011-08-09 Massachusetts Institute Of Technology Electrochemical methods, devices, and structures
US20080124835A1 (en) * 2006-11-03 2008-05-29 International Business Machines Corporation Hermetic seal and reliable bonding structures for 3d applications
JP2012119368A (ja) * 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
EP2652324A2 (en) 2010-12-17 2013-10-23 Massachusetts Institute Of Technology Electrochemical actuators
JP5954075B2 (ja) * 2012-09-21 2016-07-20 ソニー株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JP2571024B2 (ja) * 1994-09-28 1997-01-16 日本電気株式会社 マルチチップモジュール
JP2825083B2 (ja) * 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JPH11284032A (ja) * 1998-03-26 1999-10-15 Ricoh Co Ltd フリップチップ接続方法とフリップチップ接続構造
JP2000311921A (ja) * 1999-04-27 2000-11-07 Sony Corp 半導体装置およびその製造方法
JP3520976B2 (ja) * 2000-01-18 2004-04-19 カシオマイクロニクス株式会社 半導体装置の接合構造
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
JP2003324182A (ja) * 2002-04-30 2003-11-14 Fujitsu Ltd フリップチップ接合方法及びフリップチップ接合構造
JP2005085931A (ja) * 2003-09-08 2005-03-31 Nec Semicon Package Solutions Ltd 半導体チップ及びその実装回路基板
TWI273664B (en) * 2004-03-26 2007-02-11 Advanced Semiconductor Eng Bumping process, bump structure, packaging process and package structure
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法

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