JP5954075B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本技術は、半導体装置及び半導体装置の製造方法の技術分野に関する。詳しくは、第１半導体チップ上に第２半導体チップがバンプ接合されたいわゆるフリップチップ構造を有する半導体装置とその製造方法において、設計の自由度の低下を防止した上で適正な幅のフィレットを形成する技術分野に関する。
特開２０１０−１９２８８６号公報
半導体チップ上に別の半導体チップをバンプ接合するフリップチップ構造（チップオンチップ型）の半導体装置が知られている。
図１０は、フリップチップ構造の半導体装置の構造を模式的に表している。
図１０Ａの斜視図及び図１０Ｂの断面図に示すように、フリップチップ構造の半導体装置は、下チップ１０１上に上チップ１０２が複数のバンプ１０３を介して接合される。
このようなフリップチップ構造の半導体装置の例としては、論理回路チップとしての下チップ１０１上に、メモリチップ（例えばＤＲＡＭ（Dynamic Random Access Memory）など）としての上チップ１０２をバンプ接合したものが挙げられる。
フリップチップ構造による半導体装置では、バンプ１０３を介して接合されたチップ間に、バンプ１０３を保護する目的でアンダーフィル材（ＵＦ材）と呼ばれる液状樹脂を充填し、下チップ１０１と上チップ１０２との隙間を封止することが行われる。
図１１は、アンダーフィル材としての樹脂１０４が充填される様子を示している。
図１１に示すように、樹脂１０４は、ノズル１１０により、下チップ１０１の所定の位置に注入される。この注入された樹脂１０４は、下チップ１０１上に漏れ広がり、上チップ１０２との接合領域内に到達する。樹脂１０４はバンプ１０３間の空隙（バンプ間空隙）に毛細管現象により浸透し、下チップ１０１と上チップ１０２との隙間が封止される。
このとき、下チップ１０１の外部への樹脂１０４の漏れを防止するために、下チップ１０１の外周部には所定の高さによるダム１０１ａが設けられている（図１０Ｂ及び図１１参照）。
上記のように下チップ１０１と上チップ１０２の隙間を封止した樹脂１０４は、例えば、熱処理等により硬化される。これにより、応力集中によるバンプ１０３のクラックを防止すると共に、吸湿等の外部ストレスの影響を緩和して、下チップ１０１と上チップ１０２との間の接続信頼性（バンプ１０３を介した電気的接続も含む）を向上することができる。
ここで、上記のようにＵＦ材としての樹脂１０４を注入した後に、バンプ間空隙内を毛細管現象により進行した樹脂１０４は、下チップ１０１と上チップ１０２の接合領域の外部にも漏れ出すことになる。これにより、次の図１２に示すようなフィレット１０５が形成される。
図１２では、樹脂１０４注入後の半導体装置の様子を上面図により表しており、図中の丸印Ｐが樹脂１０４の注入位置を表す。先のノズル１１０による樹脂１０４の注入に伴い、樹脂１０４は注入位置Ｐから上チップ１０２との接合領域方向へ進行する。そして、前述のように接合領域内のバンプ間空隙を充填した後、接合領域外部へ漏れ出す。
フィレット１０５は、上チップ１０２との接合領域の外部に形成された樹脂部分を指すものである。
ここで、フリップチップ構造による半導体装置においては、図１３の上面図に示されるように、下チップ１０１の表面側、つまりは上チップ１０２との接合面側において、複数の配線１０１ｂが形成されたものがある。
この配線１０１ｂの形成に伴い、下チップ１０１の表面には、配線１０１ｂの形成部分／非形成部分による凹凸が形成される。
このように下チップ１０１の表面に配線１０１ｂの形成に伴う凹凸が形成される場合には、フィレット１０５を所定の幅に形成することが困難となる。
図１４により、その理由を説明する。図１４では、樹脂１０４の進行方向と配線方向とが平行である場合を例示している。すなわち、この場合は図１４Ａに太矢印で示す注入位置から樹脂１０４を注入するようにされており、これにより樹脂１０４は、注入位置から上チップ１０２が形成される方向に進行するものとなり、樹脂１０４の進行方向は配線１０１ｂの配線方向に平行な方向となる。
この場合には、図１４Ａのように樹脂１０４を注入すると、図１４Ｂに示すように、フィレット１０５の幅を所定の幅（図中破線で示す幅）に形成することができない。
下チップ１０１に配線１０１ｂに伴う凹凸がある場合には、下チップ１０１に対して注入された樹脂１０４は、上チップ１０２との接合領域内を毛細管現象によって浸透した後に、最終的に配線１０１ｂの形成部分としての凸部にて表面張力が働くことにより、この凸部において留まることになる。換言すれば、何れかの配線１０１ｂよりも先に進行することができなくなる。このため、フィレット１０５の広がりが配線１０１ｂの形成部分にて制止されることとなって、所定の幅のフィレット１０５の形成が困難となる。
なお、確認のために述べておくと、注入された樹脂１０４が上チップ１０２との接合領域内に到達すれば、接合領域内のバンプ間空隙による毛細管現象によって接合領域内を進行する。しかし、接合領域の外部では、毛細管現象が生じず、接合領域の側面部では配線１０１ｂの形成部分で樹脂の進行が停止され、フィレット１０５の幅が配線１０１ｂの形成位置で規制されてしまう。
一方で、上記接合領域の奥側（注入位置から見て奥側）では、接合領域を毛細管現象により通過した樹脂１０４の進行を妨げる凸部（樹脂進行方向に直交する凸部）が存在しないため、フィレット１０５の広がりは規制されない。
これらの結果、この場合のフィレット１０５としては、図１４Ｂに示されるように、樹脂１０４の注入位置から見てその側面部の広がりが制限されることになる。
フィレット１０５の幅については、接合の信頼性や品質等の面から、これを所定の幅に形成することが望ましい。従って、上記のようにフィレット幅が制限されてしまう事態を回避することが必要とされる。
ここで、本発明者らは、例えば、特許文献１に記載されるように、下チップ１０１の表面に配線１０１ｂの形成に伴う凹凸が与えられたフリップチップ構造による半導体装置に関し、配線１０１ｂに対してスリットを形成する技術を提案している。
図１５は、スリットが形成された半導体装置についての説明図である。図１５Ａは半導体装置の上面図、図１５Ｂは半導体装置の断面図（スリットの形成部分のみを抽出）である。
これらの図１５Ａ，図１５Ｂに示すように、この場合の半導体装置には、上チップ１０２との接合領域の周辺部に形成されている破線１０１ｂ上に、凹部としてのスリット１０６が形成されている。
このように上チップ１０２との接合領域の周辺部にスリット１０６を形成することで、接合領域内において毛細管現象により進行した樹脂１０４を、スリット１０６を介してより外側へ流し込むことができる。すなわち、フィレット１０５の幅が配線１０１ｂの形成部分によって規制されてしまうことを防止することができる。
このスリット１０６の長さの調整により、フィレット１０５の幅の調整が可能となり、所定の幅によるフィレット１０５の形成が可能となる。
但し、上記のようなスリット１０６を形成する場合には、図１５Ｂに示されるように、スリット１０６の形成部分に対応して、配線１０１ｂを下の層に迂回させることとなる。図１５Ｂ中では、配線１０１ｂの迂回部分を配線１０１ｂ’として表している。
このように配線１０１ｂを下の層に迂回させると、下側の配線１０１ｂ’と上側の配線１０１ｂとを接続する部分で電気抵抗が増し、電圧降下が大きくなってしまう虞がある。つまりこの結果、正常動作を確保することが困難となる場合がある。
これを回避するためには、配線ルールを新たに作成することも考えられるが、新たな配線ルールの作成は設計の制約に繋がるものであり、結果として設計の自由度を阻害してしまう。
本技術は上記のような問題点に鑑み為されたものであり、下側のチップ表面に例えば配線の形成に伴う複数の凹凸が与えられたフリップチップ構造による半導体装置について、設計の自由度の低下を防止した上で適正な幅のフィレットを形成することを課題とする。
第１に、半導体装置は、上記した課題を解決するために、第１半導体チップと第２半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第１半導体チップ上の所定の位置から注入された樹脂が充填された状態で前記第１半導体チップと前記第２半導体チップとの隙間が封止されており、前記第１半導体チップに、前記第２半導体チップと接合される表面側に複数の凹凸が形成されていると共に、かつ、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部の上に突起部が形成されており、かつ、前記突起部は前記接合領域の内側にその一部が食い込むように形成されているものである。
従って、半導体装置にあっては、突起部が設けられた凸部まで押し寄せた樹脂が突起部の表面を伝って隣接する凸部との間の凹部に流動される。
第２に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して平行となる向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の両側面側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して平行となる向きとされており、樹脂の注入位置から見て、第１半導体チップ上における第２半導体チップとの接合領域の両側面側の領域に突起部が形成されることにより、樹脂の広がりが制限される事態が効果的に回避される。
第３に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の奥側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して交差する向きとされており、樹脂の注入位置から見て、第１半導体チップ上における第２半導体チップとの接合領域の奥側の領域に突起部が形成されることにより、突起部を介して第２半導体チップとの接合領域の奥側となる領域に樹脂を流し込むことが可能となる。
第４に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の手前側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して交差する向きとされており、樹脂の注入位置から見て、第１半導体チップ上における第２半導体チップとの接合領域の手前側の領域に突起部が形成されることにより、突起部を介して樹脂を接合領域内へ導くことが可能となる。
第５に、上記した半導体装置においては、前記凹凸は配線の形成に伴い与えられたものである。これにより、前述した配線の形成に伴う問題が生じる場合に好適となる。
第６に、上記した半導体装置においては、前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉの何れかで構成されることが望ましい。
突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉの何れかで構成されることにより、突起部の形成において適正な材料が用いられる。
第７に、上記した半導体装置においては、前記凸部の高さ０．１μｍ〜３μｍに対し、前記突起部の高さが１５μｍ〜２５μｍとされることが望ましい。
凸部の高さ０．１μｍ〜３μｍに対し、突起部の高さが１５μｍ〜２５μｍとされることにより、樹脂が突起部を伝って十分に流動される。
突起部が、第１半導体チップと第２半導体チップとの接合領域の内側にその一部が食い込むように形成されることにより、第２半導体チップとの接合領域の内側に突起部の一部が存在する。
半導体装置の製造方法は、上記した課題を解決するために、表面側に複数の凹凸と第２半導体チップをバンプ接合するためのバンプとが形成された第１半導体チップ上に、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの前記凸部を跨ぐ突起部を形成する突起形成工程と、前記第１半導体チップと前記第２半導体チップをバンプ接合するバンプ接合工程と、前記第１半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第１半導体チップと前記第２半導体チップの隙間を封止する封止工程とを備えたものである。
従って、半導体装置の製造方法にあっては、突起部が設けられた凸部まで押し寄せた樹脂が突起部の表面を伝って隣接する凸部との間の凹部に流動される。
本技術半導体装置は、第１半導体チップと第２半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第１半導体チップ上の所定の位置から注入された樹脂が充填されて前記第１半導体チップと前記第２半導体チップとの隙間が封止され、前記第１半導体チップに、前記第２半導体チップと接合される表面側に複数の凹凸が形成され、かつ、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部を跨ぐ突起部が形成されている。
従って、設計の自由度の低下を防止した上で所定の幅のフィレットを適正に形成することができる。
請求項２に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して平行となる向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている。
従って、樹脂の広がりが制限される事態を効果的に回避することができ、フィレットの幅が制限されてしまう事態の発生を防止することができる。
請求項３に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の奥側の領域に前記突起部が形成されている。
従って、突起部を介して第２半導体チップとの接合領域の奥側となる領域に樹脂を流し込むことができ、フィレットを所定の幅で形成することが可能となる。
請求項４に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の手前側の領域に前記突起部が形成されている。
従って、突起部を介して樹脂を接合領域内へ導くことが可能となり、樹脂の接合領域内への充填を行うことができる。
請求項５に記載した技術にあっては、前記凹凸は配線の形成に伴い与えられたものである。
従って、前述した配線の形成に伴う問題が生じる場合に好適となる。
請求項６に記載した技術にあっては、前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉの何れかで構成される。
従って、バンプの形成工程において、突起部を適正に形成することができる。
請求項７に記載した技術にあっては、前記凸部の高さ０．１μｍ〜３μｍに対し、前記突起部の高さが１５μｍ〜２５μｍとされる。
従って、樹脂が突起部を伝って十分に流動され、所定の幅のフィレットを適正に形成することができる。
請求項８に記載した技術にあっては、前記突起部が、前記第１半導体チップと前記第２半導体チップとの接合領域の内側にその一部が食い込むように形成されている。
従って、第２半導体チップとの接合領域内におけるバンプ間空隙内を進行した樹脂を確実に接合領域外へ導くことができる。
本技術半導体装置の製造方法は、表面側に複数の凹凸と第２半導体チップをバンプ接合するためのバンプとが形成された第１半導体チップ上に、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部を跨ぐ突起部を形成する突起形成工程と、前記第１半導体チップと前記第２半導体チップをバンプ接合するバンプ接合工程と、前記第１半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第１半導体チップと前記第２半導体チップの隙間を封止する封止工程とを備えている。
従って、設計の自由度の低下を防止した上で所定の幅のフィレットを適正に形成することができる。
実施の形態の半導体装置の上面図である。 樹脂の進行方向と配線方向との関係についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に生じる問題点についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に突起部を設けるべき位置についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に上チップとの接合領域への樹脂の充填が不能となる虞がある点についての説明図である。 上チップとの接合領域への樹脂の充填が不能となる場合に対応して突起部を設けるべき位置についての説明図である。 実施の形態としての半導体装置の製造方法について説明するためのフローチャート図である。 実施の形態の製造方法で製造される半導体装置の断面構造を示した図である。 突起部の変形例を示した図である。 フリップチップ構造の半導体装置の構造を模式的に表した図である。 アンダーフィル材としての樹脂が充填される様子を示した図である。 樹脂注入後の半導体装置の様子を示した図である。 下チップの表面側に複数の配線が形成された半導体装置の上面図である。 下チップの表面に配線の形成に伴う凹凸が形成される場合に、フィレットを所定の幅に形成することが困難となることについての説明図である。 スリットが形成された従来の半導体装置についての説明図である。
以下、本技術に係る実施の形態について説明する。
＜１．半導体装置の構造＞
図１は、本技術に係る実施の形態としての半導体装置の上面図である。
本実施の形態の半導体装置１０は、下側に配置される半導体チップとしての下チップ１と、上側に配置される半導体チップとしての上チップ２とがバンプ接合されたいわゆるフリップチップ構造（チップオンチップ構造）を有するものである。
本例の場合には、下チップ１は、例えば、論理回路（ロジック回路）チップとされ、上チップ２はメモリチップ（例えば、ＤＲＡＭ）とされる。
後述するように、半導体装置１０は、下チップ１と上チップ２とのバンプ接合部分にＵＦ材（アンダーフィル材）としての液状の樹脂（樹脂１０４）が充填されて、下チップ１と上チップ２との隙間が封止されることになるが、この図１では図示の都合から、樹脂１０４による封止に伴い形成されるフィレット１０５の図示を省略している。
下チップ１における上チップ１０２との接合が行われる側の面を表面とする。下チップ１の表面には、その外周部分に対してダム１ａが形成されている。ダム１ａは、上記の封止を行うにあたって下チップ１上に注入される樹脂１０４が、下チップ１の外部に漏れ出すことを防止するために設けられたものであり、本例の場合は、図のように下チップ１の各辺を覆うようにして、略四角形状に形成されている。
ダム１ａは、下チップ１の最外周部に形成されるものではなく、下チップ１の表面上にはダム１ａよりも外側に余白部分が形成される。ダム１ａの外側の余白部分は、いわゆるパッド部となる。
下チップ１の表面には複数の配線１ｂが形成されている。配線１ｂの形成に伴い、下チップ１の表面には、配線１ｂの非形成部分／形成部分に応じた凹／凸が与えられている。
１ｂは、少なくともダム１ａよりも内側の領域において形成されたものとなる。
なお、配線１ｂの幅は、例えば、３μｍ〜３５μｍ程度の範囲とされる。
半導体装置１０においては、下チップ１の表面側に形成された配線１ｂのうちの所定の配線１ｂに対して突起部１ｃが形成されている。突起部１ｃは、対象とする配線１ｂを跨ぐように形成されるものであり、図中では、突起部１ｃとして、それぞれ２本の配線１ｂを跨ぐように形成した突起部１ｃを例示している。
突起部１ｃの形成位置は、樹脂１０４の進行方向と配線１ｂの配線方向（配線１ｂの長手方向）との関係に応じて定める。ここで、配線１ｂの配線方向は、配線１ｂの形成に伴い下チップ１の表面上に与えられた凹凸の長手方向とも換言できるものである。
次に、樹脂１０４の進行方向と配線方向との関係について図２を参照して説明する。
先の図１１や図１２等の説明からも理解されるように、樹脂１０４の進行方向とは、下チップ１への樹脂１０４の注入位置を起点として、注入位置から上チップ２が接合される位置への方向となる。従って、樹脂１０４の注入位置が定まれば、樹脂１０４の進行方向と配線方向の関係が定まる。
樹脂１０４の注入にあたっては、樹脂１０４が下チップ１の外部に漏れ出したり、或いは上チップ２の上部に樹脂１０４が乗り上げてしまうことが防止されることが望ましい。従って、樹脂１０４の注入位置は、下チップ１の表面上におけるダム１ａよりも内側の領域であり且つ上チップ２との接合領域の外側となる領域内に設定されることが望ましい。また、この条件を満たす領域であっても、上チップ２との接合領域に近過ぎては上記の乗り上げを誘発してしまうことから、上チップ２との接合領域から或る程度離れた位置とすることが必要となる。
これらの点を考慮すると、例えば、図２Ａ、図２Ｂにそれぞれ示す半導体装置１０において、樹脂１０４の注入位置としては、それぞれ図中の領域Ｒｉに限定されることになる。
図２Ａの半導体装置の場合には、樹脂１０４の進行方向は図中の矢印Ｙで示す方向となる。従って、半導体装置の場合には、配線方向は樹脂１０４の進行方向と平行となる。
一方、図２Ｂに示す半導体装置の場合には、樹脂１０４の進行方向は図中の矢印Ｙで示す方向となる。従って、この場合の半導体装置では、図のように配線方向が樹脂１０４の進行方向に対し直交する方向となる。
例えば、このようにして、樹脂１０４の注入位置が所定の位置に定められることにより、配線１ｂの配線方向と樹脂１０４の進行方向との関係が平行／直交の何れかに定まることになる。
図２Ａと対比して分かるように、図１に示した半導体装置１０では、配線１ｂの配線方向と樹脂１０４の進行方向とが平行の関係となる。
この場合における突起部１ｃは、図１に示されるように、樹脂１０４の注入位置（図２Ａ参照）から見て、上チップ２との接合領域の両側面側に対して設けられる。
先の図１４により説明したように、配線方向が樹脂１０４の進行方向に対して平行である場合には、樹脂１０４の注入位置から見て、上チップ２との接合領域の両側面側への樹脂１０４の広がりが制限されてしまう。
従って、上記のように上チップ２との接合領域の両側面側にそれぞれ突起部１ｃを設けることにより、樹脂１０４の広がりが制限される事態を効果的に回避することができる。具体的には、毛細管現象により上チップ２との接合領域内（バンプ間空隙）を浸透して接合領域の端部まで到達した樹脂１０４を、突起部１ｃの表面を伝って外部へ流し出すことができるものであり、配線方向と直交する方向に対して、樹脂１０４の広がりを延長することができる。つまりは、フィレット１０５の幅が制限されてしまう事態の発生を防止することができる。
具体的に図１の例では、突起部１ｃを、上チップ２との接合領域の両側面側となる領域に形成された配線１ｂのうち、接合領域の端部と隣接する配線１ｂに対して設けている。
このことにより、上記接合領域の端部にて樹脂１０４の進行が停止してしまう場合に対応して、樹脂１０４を接合領域の端部よりも外側へ流し出すことができる。
上記のような突起部１ｃによっても、従来のスリット１０６と同様に、その長さの調整により、樹脂１０４の広がり幅を（配線１ｂの配置間隔の単位で）調整することができる。このことからも理解されるように、突起部１ｃを設けることにより、所定の幅のフィレット１０５の形成が可能となる。
突起部１ｃは、既に形成された配線１ｂに対して、これを跨ぐように形成すればよく、その形成は非常に容易である。この点からも理解されるように、突起部１ｃを設ける本実施の形態によれば、従来のスリットを形成する場合のように、設計制約を生じさせるといったことは無く、設計の自由度の低下防止することができる。
このようにして本実施の形態によれば、下チップ１の表面に配線１ｂの形成に伴う凹凸が与えられたフリップチップ構造の半導体装置１０について、設計の自由度の低下を防止した上で所定の幅のフィレット１０５を適正に形成することが可能となる。
下チップ１の表面に配線１ｂの形成に伴う凹凸がある場合には、凹凸が無い場合との比較すると、樹脂１０４の広がりが制限を受ける。すなわち、注入された樹脂１０４がより分散し難い状態となっている。
このことによっては、注入後の樹脂１０４の上チップ２上への乗り上げが生じ易くなる。上チップ２上への樹脂１０４の乗り上げが生じると、例えば、上チップ２上にさらに別チップを積層する場合に積層した別チップの平坦性が損なわれて、品質に悪影響を与えてしまう等の問題が生じるおそれがある。
しかしながら、突起部１ｃを設けた本実施の形態によれば、注入された樹脂１０４がより分散し易くなるため、このような乗り上げの問題の解決も図られる。
続いて、配線１ｂの配線方向が樹脂１０４の進行方向に対して直交する場合について説明する。なおここでは、配線方向が樹脂１０４の進行方向に対して直交する場合（９０°で交差する場合）について説明するが、９０°以外で交差する場合（特に９０°近傍で直交とみなすことのできる場合）も、生じる問題、及びその解決策は以下で説明するものと同様となる。
先ず、配線方向が樹脂１０４の進行方向に対して直交する場合に生じる問題点について図３を参照して説明する。
図３において、図３Ａ，図３Ｂでは半導体装置に形成される配線１ｂと上チップ２のみを抽出して示しており、図３Ａでは樹脂１０４の注入前の様子を、図３Ｂでは樹脂１０４の注入後の様子を示している。
図３Ａ，図３Ｂを参照して分かるように、配線方向と樹脂１０４の進行方向とが直交する場合には、樹脂１０４の注入位置から見て、上チップ２との接合領域よりも奥側の領域にフィレット１０５を形成できないという問題が生じ得る。具体的には、当接合領域の奥側の領域では、接合領域内を毛細管現象により浸透した樹脂１０４の進行が、その進行方向に対して直交する方向に延びる配線１ｂ（凸部）によって堰き止められて、それ以上の進行が不能となってしまう。
そこで、配線方向が樹脂１０４の進行方向に対して直交する場合には、図４に示されるように、突起部１ｃを、樹脂１０４の注入位置Ｐから見て上チップ２との接合領域の奥側となる領域に設ける。
これにより、突起部１ｃを介して、上チップ２との接合領域の奥側となる領域に樹脂１０４を流し込むことができる。従って、フィレット１０５を所定の幅で形成することが可能となる。
なお、図４の例でも、突起部１ｃを、上チップ２との接合領域の奥側となる領域に形成された配線１ｂのうち、接合領域の端部と隣接する配線１ｂに対して設けているが、このことにより、上記接合領域の端部にて樹脂１０４の進行が停止してしまう場合に対応して、樹脂１０４を、接合領域の端部よりも外側へ流し出すことができる。
ここで、配線方向が樹脂１０４の進行方向に対して直交する場合には、フィレット１０５の形成幅の問題のみでなく、上チップ２との接合領域への樹脂１０４の充填自体が不能となる虞もある。
図５はこの点について説明するための図である。
なお、図５において、図５Ａ，図５Ｂではそれぞれ実施の形態の半導体装置に形成される配線１ｂ、上チップ２、及びダム１ａのみを抽出して示しており、図５Ａでは樹脂１０４の注入前の様子を、図５Ｂでは樹脂１０４の注入後の様子を示している。
この図５Ａ，図５Ｂに示すように、配線方向が樹脂１０４の進行方向に対して直交する場合には、注入された樹脂１０４がダム１ａから漏れ出し、樹脂１０４を上チップ２との接合領域内に充填することが不能となる事態が発生し得る。
すなわち、注入された樹脂１０４が、上チップ２との接合領域に到達する前に、その進行方向に対して直交する配線１ｂによって進行が阻まれ、上チップ２との接合領域が存在する方向への樹脂１０４の分散が制限され、その反動で樹脂１０４がダム１ａの外側へ漏れ出してしまう虞がある。
このような問題の発生を防止するために、配線方向が樹脂１０４の進行方向と直交する場合には、図６に示されるように、突起部１ｃを、樹脂１０４の注入位置Ｐから見て上チップ２との接合領域の手前側の領域に設ける。
このように上チップ２との接合領域の手前側に突起部１ｃを設ければ、位置Ｐより注入された樹脂１０４を、突起部１ｃを介して上記接合領域内へ導くことが可能となる。すなわち、樹脂１０４がダム１ａから漏れ出すことを防止して、上記接合領域内への樹脂１０４の充填が可能になる。
なお、突起部１ｃの形成位置は、実際に実験等を行った結果から、上チップ１０２との接合領域内に樹脂１０４を充填することが可能となる位置に設定すればよい。
ここで、上記の説明からも理解されるように、突起部１ｃとしては、少なくとも上チップ２との接合領域の周辺部に対して設ければよい。
このように上チップ２との接合領域の周辺部に対して突起部１ｃを設ければ、配線方向が樹脂１０４の進行方向に対して平行である場合、直交する場合の何れであっても、所定の幅のフィレット１０５の形成が可能となる。また、上チップ２との接合領域の周辺部に対して突起部１ｃを設けることにより、配線方向と樹脂１０４の進行方向とが交差する場合において、樹脂１０４の充填が不能となる事態の発生を防止することが可能となる。
より具体的には、突起部１ｃは、突起部１ｃが無い場合に樹脂１０４の進行が停止する配線１ｂに対して少なくとも設ければよい。これにより、配線方向が樹脂１０４の進行方向に対して平行である場合、及び交差する場合に対応して、所定の幅のフィレット１０５の形成が可能となり、また、配線方向と樹脂１０４の進行方向とが交差しバンプ間空隙への樹脂１０４の充填が不能となる場合に対応して、バンプ間空隙内への樹脂１０４の充填が可能となるようにすることができる。
特に、所定の幅のフィレット１０５を形成するにあたっては、突起部１ｃが無い場合に、バンプ間空隙内を伝って上チップ２との接合領域外に流れる樹脂１０４の進行が停止する配線１ｂに対して、突起部１ｃを設ければよい。
＜２．製造方法＞
続いて、上記により説明した実施の形態としての半導体装置１０の製造方法について図７のフローチャートを参照して説明する。
図７において、ステップＳ１０１〜Ｓ１０４は、上チップ２を生成するための工程となり、ステップＳ１０５〜Ｓ１０８は、下チップ１を生成するための工程となる。
これらの上チップ２、下チップ１を得るための工程は、並行して行うことができる。
先ず、ステップＳ１０１の上チップ形成工程では、ウェーハ工程として、シリコンウェーハ上に複数の上チップ２を形成する。
そして、ウェーハ上に複数の上チップ２を形成した後には、ステップＳ１０２のバンプ形成工程により、個々の上チップ２上にバンプ３を形成する。バンプ３は予め定められた所定の位置に形成する。
個々の上チップ２上にバンプ３を形成した後に、ステップＳ１０４のＢＧＲ（バックグラインド）工程により、上チップ２が形成されたシリコンウェーハを裏面側から研磨する。
そして、ＢＧＲ工程が完了した後に、ステップＳ１０４のダイシング工程によりシリコンウェーハから個々の上チップ２を切り出す。
一方、下チップ１側の工程としては、先ず、ステップＳ１０５の下チップ形成工程により、シリコンウェーハ上に複数の下チップ１を形成する。
そして、ウェーハ上に複数の下チップ１を形成した後に、ステップＳ１０６のバンプ・ダム・突起部形成工程により、個々の下チップ１上にバンプ３、ダム１ａ及び突起部１ｃを形成する。
バンプ３、ダム１ａ及び突起部１ｃは、それぞれ予め定められた所定の形成位置に形成する。
突起部１ｃの材料としては、例えば、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉを挙げることができる。これらの材料を用いることにより、バンプ３やダム１ａの形成工程（バンプ工程）において、突起部１ｃを形成することが可能となる。
個々の下チップ１上にバンプ３、ダム１ａ及び突起部１ｃを形成した後に、ステップＳ１０７のＢＧＲ工程により、下チップ１が形成されたシリコンウェーハを裏面側から研磨し、その後、ステップＳ１０８のダイシング工程により、シリコンウェーハから個々の下チップ１を切り出す。
ステップＳ１０４及びステップＳ１０８によるダイシング工程が完了した後に、ステップＳ１０９のチップソート工程により、切り出し後の上チップ２、下チップ１を所定の態様に並べる。具体的には、以下で説明するバンプ接合工程により個々の上チップ２と下チップ１を接合するのに適した態様に切り出し後の上チップ２及び下チップ１を並べる。
ステップＳ１０９のチップソート工程が完了した後に、ステップＳ１１０のバンプ接合工程により、個々の上チップ２を個々の下チップ１上にバンプ接合する。具体的には、上チップ２と下チップ１を、それぞれのバンプ３の形成面を対向させて接合する。
ステップＳ１１０のバンプ接合工程が完了した後に、ステップＳ１１１で封止工程を行う。すなわち、バンプ接合された上チップ２と下チップ１の各組について、下チップ１の表面上の所定位置からＵＦ材としての液状の樹脂１０４を注入してバンプ接合領域内の空隙を充填した後に、例えば、熱処理等によって樹脂１０４を硬化させて下チップ１と上チップ２との隙間を封止する。
ステップＳ１１１の封止工程が完了した後に、ステップＳ１１２のパッケージング工程により、封止後の下チップ１と上チップ２の各組についてパッケージングを行い、製品としての半導体装置１０に仕上げる。
以上で、実施の形態としての半導体装置１０の製造工程を終了とする。
なお、図中にも示しているように、ステップＳ１０２及びＳ１０６の工程はいわゆるバンプ工程となる。また、ステップＳ１０３，Ｓ１０７のＢＧＲ工程からステップＳ１１１の封止工程までは、いわゆるＣｏＣ（Chip on Chip）工程となる。
図８に、上記の製造方法で製造される半導体装置１０の断面構造を示す。
図８では、封止工程（Ｓ１１１）前の半導体装置１０の断面構造を示している。
図８に示されるように、本例では、突起部１ｃを、その一部が上チップ２との接合領域内に食い込むように形成するようにしている。
なお、ここで言う上チップ２との接合領域とは、バンプ接合後の上チップ２が下チップ１を覆う領域を意味する。
上記のように突起部１ｃの一部を上チップ２との接合領域内に食い込ませることにより、上チップ２との接合領域内におけるバンプ間空隙内を進行した樹脂１０４が、より確実に接合領域外へ導かれるようにすることができる。
また、先の図５にて説明したように、配線方向と樹脂１０４の進行方向とが直交する場合であって注入した樹脂１０４がバンプ間空隙内に充填され難いとされる場合においては、注入された樹脂１０４がより確実にバンプ間空隙内へ導かれるようにすることができる。
以下に、実施例として、各部の寸法の具体例を挙げる。
実施例としては、先の図２Ｂにて説明したような配線方向と樹脂１０４の進行方向とが交差（この場合は直交）するタイプの半導体装置１０を例に挙げる。本実施例では、樹脂１０４をバンプ間空隙内に充填できない場合に対応して、突起部１ｃを、樹脂１０４の注入位置から見て上チップ２との接合領域の手前側に１つのみ設けている。
本実施例の半導体装置１０では、下チップ１の横方向の長さ、つまり配線方向と平行な方向の長さが９．２４５８ｍｍ、縦方向の長さが９．５２２２ｍｍとされる。また、上チップ２の横方向、縦方向の長さはそれぞれ８．１３４ｍｍ、７．９１０ｍｍである。横方向において、上チップ２の右側辺とダム１ａとの間及び上チップ２の左側辺とダム１ａとの間の距離は、それぞれ２２５μｍで同じである。また、縦方向において、上チップ２の手前側辺（樹脂１０４の注入位置に近い方の辺）とダム１ａとの間の距離は７２５μｍとされ、奥側辺とダム１ａとの間の距離は２２８μｍとされる。
本実施例において、突起部１ｃが上チップ２との接合領域内に食い込む部分の長さｗｉは、およそ１００μｍとされる。突起部１ｃの全体の長さは６００μｍ程度であり、突起部１ｃが上チップ２との接合領域の外部に表出する部分の長さｗｏは５００μｍ程度となる。このとき、突起部１ｃの先端部からダム１ａまでの距離は、前述のように上チップ２の手前側辺とダム１ａとの間の距離が７２５μｍとされることから、７２５μｍ−５００μｍより２２５μｍ程度となる。
また、突起部１ｃの高さｈは、１５μｍ〜２５μｍ程度とすることが望ましい。これは、現状におけるフリップチップ構造の半導体装置において、下チップ１上に形成される配線１ｂの高さ（凸部の高さ）が一般的に０．１μｍ〜３μｍ程度とされることに対応したものである。
具体的には、本実施例では、突起部１ｃの高さｈは１５μｍ程度に設定される。
以下に、突起部１ｃの有効性を実証するために行った注入実験について説明する。
この実験においては、配線方向と樹脂１０４の進行方向とが直交する場合で且つ樹脂１０４の注入位置から見て上チップ１０２の手前側に突起部１ｃを形成すべき場合において、樹脂１０４の注入位置をダム１ａの内側１５０μｍの位置又は３２５μｍの位置としたそれぞれの場合に、突起部１ｃを有りとした場合、突起部１ｃを無しとした場合についてバンプ間空隙への樹脂１０４の充填の可否及びブリードアウトの有無を確認した。ブリードアウトとは、樹脂１０４がダム１ａ外へ流れ出す現象を指す。
実験では、上チップ２の手前側辺からダム１ａまでの距離が７３５μｍとされる半導体装置１０を用いた。また、突起部１ｃが有りの場合における突起部１ｃとしては、上記の実施例と同様のものを用いた。すなわち、全体の長さが６００μｍ程度、上チップ２との接合領域内に食い込む部分の長さｗｉが１００μｍ程度である。このとき、突起部１ｃの先端部からダム１ａまでの距離は２２５μｍ程度とした。
実験によると、突起部１ｃを無しとした場合には、樹脂１０４の注入位置を上記の１５０μｍの位置、３２５μｍの位置の何れとしても、バンプ間空隙内への樹脂１０４の充填ができず、ブリードアウトが生じる結果となった。なお、上記１５０μｍの位置については３回、上記３２５μｍの位置については２回の実験を行ったが、全て同様の結果が得られた。
これに対し、突起部１ｃを設けた場合には、樹脂１０４の注入位置が上記の１５０μｍの位置、３２５μｍの位置の何れであっても、バンプ間空隙内への樹脂１０４の充填を行うことができた。なお、実験回数については上記１５０μｍの位置が２回、上記３２５μｍの位置が３回であったが、全て同様の結果が得られた。
＜３．変形例＞
以上、本技術に係る実施の形態について説明してきたが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記で挙げた各部の寸法は一例を示したものに過ぎず、これらは実際の実施形態に応じて適宜定められればよい。
また、これまでの説明では、複数の配線１ｂ（凸部）を跨ぐように形成した１つの突起部１ｃによって樹脂１０４を必要な距離だけ導く場合を例示したが、これに代えて、例えば、図９Ａに示すように、１本の配線１ｂのみを跨ぐように形成した突起部１ｃを複数配列させることにより、樹脂１０４を必要な距離だけ導くように構成することもできる。
また、突起部１ｃとしては、その外形を矩形状とする以外にも、例えば、図９Ｂに示されるように円形状などの他の形状とすることもできる。図９Ｂの例では、円形状の突起部１ｃを、それぞれ複数の配線１ｂを跨ぐように形成した場合を示している。
樹脂１０４を必要な距離だけ導くにあたっては、図９Ｂや図９Ｃに示されるように、複数の配線１ｂを跨ぐように形成した突起部１ｃを、複数配列させる構成とすることもできる。図９Ｃでは、複数の配線１ｂを跨ぐように形成した矩形状の突起部１ｃを、複数配列させた例を示している。
また、これまでの説明では、突起部１ｃを、複数の下チップ１がウェーハ上に形成されている段階で形成する場合を例示したが、突起部１ｃの形成工程はダイシング工程により切り出された個々の下チップ１に対して行うことも可能である。
［本技術］
本技術は以下のように構成することもできる。
（１）
第１半導体チップと第２半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第１半導体チップ上の所定の位置から注入された樹脂が充填されて前記第１半導体チップと前記第２半導体チップとの隙間が封止され、
前記第１半導体チップに、前記第２半導体チップと接合される表面側に複数の凹凸が形成され、かつ、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部を跨ぐ突起部が形成されている
半導体装置。
（２）
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して平行となる向きとされており、
前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている
前記（１）に記載の半導体装置。
（３）
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、
前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の奥側の領域に前記突起部が形成されている
前記（１）に記載の半導体装置。
（４）
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、
前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の手前側の領域に前記突起部が形成されている
前記（１）から前記（３）の何れかに記載の半導体装置。
（５）
前記凹凸は配線の形成に伴い与えられたものである
前記（１）から前記（４）の何れかに記載の半導体装置。
（６）
前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉの何れかで構成される
前記（１）から前記（５）の何れかに記載の半導体装置。
（７）
前記凸部の高さ０．１μｍ〜３μｍに対し、前記突起部の高さが１５μｍ〜２５μｍとされる
前記（１）から前記（６）の何れかに記載の半導体装置。
（８）
前記突起部が、前記第１半導体チップと前記第２半導体チップとの接合領域の内側にその一部が食い込むように形成されている
前記（１）から前記（７）の何れかに記載の半導体装置。
（９）
表面側に複数の凹凸と第２半導体チップをバンプ接合するためのバンプとが形成された第１半導体チップ上に、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部を跨ぐ突起部を形成する突起形成工程と、
前記第１半導体チップと前記第２半導体チップをバンプ接合するバンプ接合工程と、
前記第１半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第１半導体チップと前記第２半導体チップの隙間を封止する封止工程とを備えた
半導体装置の製造方法。
１…下チップ、１ａ…ダム、１ｂ…配線、１ｃ…突起部、２…上チップ、３…バンプ、１０…半導体装置、１０４…樹脂、１０５…フィレット

Claims (9)

  1. 第１半導体チップと第２半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第１半導体チップ上の所定の位置から注入された樹脂が充填された状態で前記第１半導体チップと前記第２半導体チップとの隙間が封止されており、
    前記第１半導体チップに、前記第２半導体チップと接合される表面側に複数の凹凸が形成されていると共に、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部の上に突起部が形成されており、かつ、前記突起部は前記接合領域の内側にその一部が食い込むように形成されている
    半導体装置。
  2. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して平行となる向きとされており、
    前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている
    請求項１に記載の半導体装置。
  3. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、
    前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の奥側の領域に前記突起部が形成されている
    請求項１に記載の半導体装置。
  4. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第１半導体チップ上における進行方向に対して交差する向きとされており、
    前記樹脂の注入位置から見て、前記第１半導体チップ上における前記第２半導体チップとの接合領域の手前側の領域に前記突起部が形成されている
    請求項１に記載の半導体装置。
  5. 前記凹凸は配線の形成に伴い与えられたものである
    請求項１に記載の半導体装置。
  6. 前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Ａｌ、Ｐ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ａｕ、Ｐｂ、Ｂｉの何れかで構成される
    請求項１に記載の半導体装置。
  7. 前記凸部の高さ０．１μｍ〜３μｍに対し、前記突起部の高さが１５μｍ〜２５μｍとされる
    請求項１に記載の半導体装置。
  8. 前記第１半導体チップの表面には、その外周部分に対してダムが形成されている
    請求項１に記載の半導体装置。
  9. 表面側に複数の凹凸と第２半導体チップをバンプ接合するためのバンプとが形成された第１半導体チップ上に、前記第２半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部の上に突起部を形成し、かつ、前記突起部を前記接合領域の内側にその一部が食い込むように形成する突起形成工程と、
    前記第１半導体チップと前記第２半導体チップをバンプ接合するバンプ接合工程と、
    前記第１半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第１半導体チップと前記第２半導体チップの隙間を封止する封止工程とを備えた
    半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325783B2 (en) * 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
JP6919725B2 (ja) * 2018-01-19 2021-08-18 三菱電機株式会社 半導体装置、その製造方法及び電力変換装置
CN109728063B (zh) * 2019-01-08 2021-02-09 京东方科技集团股份有限公司 显示基板及显示装置
US20230268312A1 (en) * 2022-02-18 2023-08-24 Bae Systems Information And Electronic Systems Integration Inc. Soft touch eutectic solder pressure pad

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426266A (en) * 1993-11-08 1995-06-20 Planar Systems, Inc. Die bonding connector and method
JP3129960B2 (ja) * 1996-02-27 2001-01-31 シャープ株式会社 Ｆｐｃ上のベアチップｉｃの樹脂封止構造およびその製造方法
JP3431406B2 (ja) * 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
JP3390664B2 (ja) * 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP2006140537A (ja) * 2000-03-02 2006-06-01 Murata Mfg Co Ltd 配線基板およびその製造方法
JP4041649B2 (ja) * 2000-10-26 2008-01-30 松下電器産業株式会社 電子部品の実装方法及び電子部品実装体
TW544901B (en) * 2001-06-13 2003-08-01 Matsushita Electric Industrial Co Ltd Semiconductor device and manufacture thereof
JP3913177B2 (ja) * 2003-01-15 2007-05-09 松下電器産業株式会社 半導体装置およびその製造方法
JP2005085931A (ja) * 2003-09-08 2005-03-31 Nec Semicon Package Solutions Ltd 半導体チップ及びその実装回路基板
JP2005175261A (ja) * 2003-12-12 2005-06-30 Fujitsu Ten Ltd 基板の電子部品実装構造および方法
US7033864B2 (en) * 2004-09-03 2006-04-25 Texas Instruments Incorporated Grooved substrates for uniform underfilling solder ball assembled electronic devices
JP4502204B2 (ja) * 2005-03-22 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP3828917B1 (ja) * 2005-05-24 2006-10-04 日東電工株式会社 配線回路基板
JP4536603B2 (ja) * 2005-06-09 2010-09-01 新光電気工業株式会社 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
JP2008091649A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置
JP4435187B2 (ja) * 2007-02-05 2010-03-17 株式会社東芝 積層型半導体装置
JP2009206314A (ja) * 2008-02-28 2009-09-10 Kyocera Chemical Corp 片面樹脂封止型半導体装置
JP2010021471A (ja) * 2008-07-14 2010-01-28 Sharp Corp 半導体装置および半導体装置の製造方法
TWI458054B (zh) * 2009-01-21 2014-10-21 新力股份有限公司 半導體裝置及半導體裝置之製造方法
JP2012074449A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板

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