JP5954075B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本技術は、半導体装置及び半導体装置の製造方法の技術分野に関する。詳しくは、第1半導体チップ上に第2半導体チップがバンプ接合されたいわゆるフリップチップ構造を有する半導体装置とその製造方法において、設計の自由度の低下を防止した上で適正な幅のフィレットを形成する技術分野に関する。
特開2010−192886号公報
半導体チップ上に別の半導体チップをバンプ接合するフリップチップ構造(チップオンチップ型)の半導体装置が知られている。
図10は、フリップチップ構造の半導体装置の構造を模式的に表している。
図10Aの斜視図及び図10Bの断面図に示すように、フリップチップ構造の半導体装置は、下チップ101上に上チップ102が複数のバンプ103を介して接合される。
このようなフリップチップ構造の半導体装置の例としては、論理回路チップとしての下チップ101上に、メモリチップ(例えばDRAM(Dynamic Random Access Memory)など)としての上チップ102をバンプ接合したものが挙げられる。
フリップチップ構造による半導体装置では、バンプ103を介して接合されたチップ間に、バンプ103を保護する目的でアンダーフィル材(UF材)と呼ばれる液状樹脂を充填し、下チップ101と上チップ102との隙間を封止することが行われる。
図11は、アンダーフィル材としての樹脂104が充填される様子を示している。
図11に示すように、樹脂104は、ノズル110により、下チップ101の所定の位置に注入される。この注入された樹脂104は、下チップ101上に漏れ広がり、上チップ102との接合領域内に到達する。樹脂104はバンプ103間の空隙(バンプ間空隙)に毛細管現象により浸透し、下チップ101と上チップ102との隙間が封止される。
このとき、下チップ101の外部への樹脂104の漏れを防止するために、下チップ101の外周部には所定の高さによるダム101aが設けられている(図10B及び図11参照)。
上記のように下チップ101と上チップ102の隙間を封止した樹脂104は、例えば、熱処理等により硬化される。これにより、応力集中によるバンプ103のクラックを防止すると共に、吸湿等の外部ストレスの影響を緩和して、下チップ101と上チップ102との間の接続信頼性(バンプ103を介した電気的接続も含む)を向上することができる。
ここで、上記のようにUF材としての樹脂104を注入した後に、バンプ間空隙内を毛細管現象により進行した樹脂104は、下チップ101と上チップ102の接合領域の外部にも漏れ出すことになる。これにより、次の図12に示すようなフィレット105が形成される。
図12では、樹脂104注入後の半導体装置の様子を上面図により表しており、図中の丸印Pが樹脂104の注入位置を表す。先のノズル110による樹脂104の注入に伴い、樹脂104は注入位置Pから上チップ102との接合領域方向へ進行する。そして、前述のように接合領域内のバンプ間空隙を充填した後、接合領域外部へ漏れ出す。
フィレット105は、上チップ102との接合領域の外部に形成された樹脂部分を指すものである。
ここで、フリップチップ構造による半導体装置においては、図13の上面図に示されるように、下チップ101の表面側、つまりは上チップ102との接合面側において、複数の配線101bが形成されたものがある。
この配線101bの形成に伴い、下チップ101の表面には、配線101bの形成部分/非形成部分による凹凸が形成される。
このように下チップ101の表面に配線101bの形成に伴う凹凸が形成される場合には、フィレット105を所定の幅に形成することが困難となる。
図14により、その理由を説明する。図14では、樹脂104の進行方向と配線方向とが平行である場合を例示している。すなわち、この場合は図14Aに太矢印で示す注入位置から樹脂104を注入するようにされており、これにより樹脂104は、注入位置から上チップ102が形成される方向に進行するものとなり、樹脂104の進行方向は配線101bの配線方向に平行な方向となる。
この場合には、図14Aのように樹脂104を注入すると、図14Bに示すように、フィレット105の幅を所定の幅(図中破線で示す幅)に形成することができない。
下チップ101に配線101bに伴う凹凸がある場合には、下チップ101に対して注入された樹脂104は、上チップ102との接合領域内を毛細管現象によって浸透した後に、最終的に配線101bの形成部分としての凸部にて表面張力が働くことにより、この凸部において留まることになる。換言すれば、何れかの配線101bよりも先に進行することができなくなる。このため、フィレット105の広がりが配線101bの形成部分にて制止されることとなって、所定の幅のフィレット105の形成が困難となる。
なお、確認のために述べておくと、注入された樹脂104が上チップ102との接合領域内に到達すれば、接合領域内のバンプ間空隙による毛細管現象によって接合領域内を進行する。しかし、接合領域の外部では、毛細管現象が生じず、接合領域の側面部では配線101bの形成部分で樹脂の進行が停止され、フィレット105の幅が配線101bの形成位置で規制されてしまう。
一方で、上記接合領域の奥側(注入位置から見て奥側)では、接合領域を毛細管現象により通過した樹脂104の進行を妨げる凸部(樹脂進行方向に直交する凸部)が存在しないため、フィレット105の広がりは規制されない。
これらの結果、この場合のフィレット105としては、図14Bに示されるように、樹脂104の注入位置から見てその側面部の広がりが制限されることになる。
フィレット105の幅については、接合の信頼性や品質等の面から、これを所定の幅に形成することが望ましい。従って、上記のようにフィレット幅が制限されてしまう事態を回避することが必要とされる。
ここで、本発明者らは、例えば、特許文献1に記載されるように、下チップ101の表面に配線101bの形成に伴う凹凸が与えられたフリップチップ構造による半導体装置に関し、配線101bに対してスリットを形成する技術を提案している。
図15は、スリットが形成された半導体装置についての説明図である。図15Aは半導体装置の上面図、図15Bは半導体装置の断面図(スリットの形成部分のみを抽出)である。
これらの図15A,図15Bに示すように、この場合の半導体装置には、上チップ102との接合領域の周辺部に形成されている破線101b上に、凹部としてのスリット106が形成されている。
このように上チップ102との接合領域の周辺部にスリット106を形成することで、接合領域内において毛細管現象により進行した樹脂104を、スリット106を介してより外側へ流し込むことができる。すなわち、フィレット105の幅が配線101bの形成部分によって規制されてしまうことを防止することができる。
このスリット106の長さの調整により、フィレット105の幅の調整が可能となり、所定の幅によるフィレット105の形成が可能となる。
但し、上記のようなスリット106を形成する場合には、図15Bに示されるように、スリット106の形成部分に対応して、配線101bを下の層に迂回させることとなる。図15B中では、配線101bの迂回部分を配線101b’として表している。
このように配線101bを下の層に迂回させると、下側の配線101b’と上側の配線101bとを接続する部分で電気抵抗が増し、電圧降下が大きくなってしまう虞がある。つまりこの結果、正常動作を確保することが困難となる場合がある。
これを回避するためには、配線ルールを新たに作成することも考えられるが、新たな配線ルールの作成は設計の制約に繋がるものであり、結果として設計の自由度を阻害してしまう。
本技術は上記のような問題点に鑑み為されたものであり、下側のチップ表面に例えば配線の形成に伴う複数の凹凸が与えられたフリップチップ構造による半導体装置について、設計の自由度の低下を防止した上で適正な幅のフィレットを形成することを課題とする。
第1に、半導体装置は、上記した課題を解決するために、第1半導体チップと第2半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第1半導体チップ上の所定の位置から注入された樹脂が充填された状態で前記第1半導体チップと前記第2半導体チップとの隙間が封止されており、前記第1半導体チップに、前記第2半導体チップと接合される表面側に複数の凹凸が形成されていると共に、かつ、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部の上に突起部が形成されており、かつ、前記突起部は前記接合領域の内側にその一部が食い込むように形成されているものである。
従って、半導体装置にあっては、突起部が設けられた凸部まで押し寄せた樹脂が突起部の表面を伝って隣接する凸部との間の凹部に流動される。
第2に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して平行となる向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の両側面側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して平行となる向きとされており、樹脂の注入位置から見て、第1半導体チップ上における第2半導体チップとの接合領域の両側面側の領域に突起部が形成されることにより、樹脂の広がりが制限される事態が効果的に回避される。
第3に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の奥側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して交差する向きとされており、樹脂の注入位置から見て、第1半導体チップ上における第2半導体チップとの接合領域の奥側の領域に突起部が形成されることにより、突起部を介して第2半導体チップとの接合領域の奥側となる領域に樹脂を流し込むことが可能となる。
第4に、上記した半導体装置においては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の手前側の領域に前記突起部が形成されることが望ましい。
複数の凹凸の長手方向が樹脂の進行方向に対して交差する向きとされており、樹脂の注入位置から見て、第1半導体チップ上における第2半導体チップとの接合領域の手前側の領域に突起部が形成されることにより、突起部を介して樹脂を接合領域内へ導くことが可能となる。
第5に、上記した半導体装置においては、前記凹凸は配線の形成に伴い与えられたものである。これにより、前述した配線の形成に伴う問題が生じる場合に好適となる。
第6に、上記した半導体装置においては、前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biの何れかで構成されることが望ましい。
突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biの何れかで構成されることにより、突起部の形成において適正な材料が用いられる。
第7に、上記した半導体装置においては、前記凸部の高さ0.1μm〜3μmに対し、前記突起部の高さが15μm〜25μmとされることが望ましい。
凸部の高さ0.1μm〜3μmに対し、突起部の高さが15μm〜25μmとされることにより、樹脂が突起部を伝って十分に流動される。
突起部が、第1半導体チップと第2半導体チップとの接合領域の内側にその一部が食い込むように形成されることにより、第2半導体チップとの接合領域の内側に突起部の一部が存在する。
半導体装置の製造方法は、上記した課題を解決するために、表面側に複数の凹凸と第2半導体チップをバンプ接合するためのバンプとが形成された第1半導体チップ上に、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの前記凸部を跨ぐ突起部を形成する突起形成工程と、前記第1半導体チップと前記第2半導体チップをバンプ接合するバンプ接合工程と、前記第1半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第1半導体チップと前記第2半導体チップの隙間を封止する封止工程とを備えたものである。
従って、半導体装置の製造方法にあっては、突起部が設けられた凸部まで押し寄せた樹脂が突起部の表面を伝って隣接する凸部との間の凹部に流動される。
本技術半導体装置は、第1半導体チップと第2半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第1半導体チップ上の所定の位置から注入された樹脂が充填されて前記第1半導体チップと前記第2半導体チップとの隙間が封止され、前記第1半導体チップに、前記第2半導体チップと接合される表面側に複数の凹凸が形成され、かつ、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部を跨ぐ突起部が形成されている。
従って、設計の自由度の低下を防止した上で所定の幅のフィレットを適正に形成することができる。
請求項2に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して平行となる向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている。
従って、樹脂の広がりが制限される事態を効果的に回避することができ、フィレットの幅が制限されてしまう事態の発生を防止することができる。
請求項3に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の奥側の領域に前記突起部が形成されている。
従って、突起部を介して第2半導体チップとの接合領域の奥側となる領域に樹脂を流し込むことができ、フィレットを所定の幅で形成することが可能となる。
請求項4に記載した技術にあっては、前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の手前側の領域に前記突起部が形成されている。
従って、突起部を介して樹脂を接合領域内へ導くことが可能となり、樹脂の接合領域内への充填を行うことができる。
請求項5に記載した技術にあっては、前記凹凸は配線の形成に伴い与えられたものである。
従って、前述した配線の形成に伴う問題が生じる場合に好適となる。
請求項6に記載した技術にあっては、前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biの何れかで構成される。
従って、バンプの形成工程において、突起部を適正に形成することができる。
請求項7に記載した技術にあっては、前記凸部の高さ0.1μm〜3μmに対し、前記突起部の高さが15μm〜25μmとされる。
従って、樹脂が突起部を伝って十分に流動され、所定の幅のフィレットを適正に形成することができる。
請求項8に記載した技術にあっては、前記突起部が、前記第1半導体チップと前記第2半導体チップとの接合領域の内側にその一部が食い込むように形成されている。
従って、第2半導体チップとの接合領域内におけるバンプ間空隙内を進行した樹脂を確実に接合領域外へ導くことができる。
本技術半導体装置の製造方法は、表面側に複数の凹凸と第2半導体チップをバンプ接合するためのバンプとが形成された第1半導体チップ上に、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部を跨ぐ突起部を形成する突起形成工程と、前記第1半導体チップと前記第2半導体チップをバンプ接合するバンプ接合工程と、前記第1半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第1半導体チップと前記第2半導体チップの隙間を封止する封止工程とを備えている。
従って、設計の自由度の低下を防止した上で所定の幅のフィレットを適正に形成することができる。
実施の形態の半導体装置の上面図である。 樹脂の進行方向と配線方向との関係についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に生じる問題点についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に突起部を設けるべき位置についての説明図である。 配線方向が樹脂の進行方向に対して直交する場合に上チップとの接合領域への樹脂の充填が不能となる虞がある点についての説明図である。 上チップとの接合領域への樹脂の充填が不能となる場合に対応して突起部を設けるべき位置についての説明図である。 実施の形態としての半導体装置の製造方法について説明するためのフローチャート図である。 実施の形態の製造方法で製造される半導体装置の断面構造を示した図である。 突起部の変形例を示した図である。 フリップチップ構造の半導体装置の構造を模式的に表した図である。 アンダーフィル材としての樹脂が充填される様子を示した図である。 樹脂注入後の半導体装置の様子を示した図である。 下チップの表面側に複数の配線が形成された半導体装置の上面図である。 下チップの表面に配線の形成に伴う凹凸が形成される場合に、フィレットを所定の幅に形成することが困難となることについての説明図である。 スリットが形成された従来の半導体装置についての説明図である。
以下、本技術に係る実施の形態について説明する。
<1.半導体装置の構造>
図1は、本技術に係る実施の形態としての半導体装置の上面図である。
本実施の形態の半導体装置10は、下側に配置される半導体チップとしての下チップ1と、上側に配置される半導体チップとしての上チップ2とがバンプ接合されたいわゆるフリップチップ構造(チップオンチップ構造)を有するものである。
本例の場合には、下チップ1は、例えば、論理回路(ロジック回路)チップとされ、上チップ2はメモリチップ(例えば、DRAM)とされる。
後述するように、半導体装置10は、下チップ1と上チップ2とのバンプ接合部分にUF材(アンダーフィル材)としての液状の樹脂(樹脂104)が充填されて、下チップ1と上チップ2との隙間が封止されることになるが、この図1では図示の都合から、樹脂104による封止に伴い形成されるフィレット105の図示を省略している。
下チップ1における上チップ102との接合が行われる側の面を表面とする。下チップ1の表面には、その外周部分に対してダム1aが形成されている。ダム1aは、上記の封止を行うにあたって下チップ1上に注入される樹脂104が、下チップ1の外部に漏れ出すことを防止するために設けられたものであり、本例の場合は、図のように下チップ1の各辺を覆うようにして、略四角形状に形成されている。
ダム1aは、下チップ1の最外周部に形成されるものではなく、下チップ1の表面上にはダム1aよりも外側に余白部分が形成される。ダム1aの外側の余白部分は、いわゆるパッド部となる。
下チップ1の表面には複数の配線1bが形成されている。配線1bの形成に伴い、下チップ1の表面には、配線1bの非形成部分/形成部分に応じた凹/凸が与えられている。
1bは、少なくともダム1aよりも内側の領域において形成されたものとなる。
なお、配線1bの幅は、例えば、3μm〜35μm程度の範囲とされる。
半導体装置10においては、下チップ1の表面側に形成された配線1bのうちの所定の配線1bに対して突起部1cが形成されている。突起部1cは、対象とする配線1bを跨ぐように形成されるものであり、図中では、突起部1cとして、それぞれ2本の配線1bを跨ぐように形成した突起部1cを例示している。
突起部1cの形成位置は、樹脂104の進行方向と配線1bの配線方向(配線1bの長手方向)との関係に応じて定める。ここで、配線1bの配線方向は、配線1bの形成に伴い下チップ1の表面上に与えられた凹凸の長手方向とも換言できるものである。
次に、樹脂104の進行方向と配線方向との関係について図2を参照して説明する。
先の図11や図12等の説明からも理解されるように、樹脂104の進行方向とは、下チップ1への樹脂104の注入位置を起点として、注入位置から上チップ2が接合される位置への方向となる。従って、樹脂104の注入位置が定まれば、樹脂104の進行方向と配線方向の関係が定まる。
樹脂104の注入にあたっては、樹脂104が下チップ1の外部に漏れ出したり、或いは上チップ2の上部に樹脂104が乗り上げてしまうことが防止されることが望ましい。従って、樹脂104の注入位置は、下チップ1の表面上におけるダム1aよりも内側の領域であり且つ上チップ2との接合領域の外側となる領域内に設定されることが望ましい。また、この条件を満たす領域であっても、上チップ2との接合領域に近過ぎては上記の乗り上げを誘発してしまうことから、上チップ2との接合領域から或る程度離れた位置とすることが必要となる。
これらの点を考慮すると、例えば、図2A、図2Bにそれぞれ示す半導体装置10において、樹脂104の注入位置としては、それぞれ図中の領域Riに限定されることになる。
図2Aの半導体装置の場合には、樹脂104の進行方向は図中の矢印Yで示す方向となる。従って、半導体装置の場合には、配線方向は樹脂104の進行方向と平行となる。
一方、図2Bに示す半導体装置の場合には、樹脂104の進行方向は図中の矢印Yで示す方向となる。従って、この場合の半導体装置では、図のように配線方向が樹脂104の進行方向に対し直交する方向となる。
例えば、このようにして、樹脂104の注入位置が所定の位置に定められることにより、配線1bの配線方向と樹脂104の進行方向との関係が平行/直交の何れかに定まることになる。
図2Aと対比して分かるように、図1に示した半導体装置10では、配線1bの配線方向と樹脂104の進行方向とが平行の関係となる。
この場合における突起部1cは、図1に示されるように、樹脂104の注入位置(図2A参照)から見て、上チップ2との接合領域の両側面側に対して設けられる。
先の図14により説明したように、配線方向が樹脂104の進行方向に対して平行である場合には、樹脂104の注入位置から見て、上チップ2との接合領域の両側面側への樹脂104の広がりが制限されてしまう。
従って、上記のように上チップ2との接合領域の両側面側にそれぞれ突起部1cを設けることにより、樹脂104の広がりが制限される事態を効果的に回避することができる。具体的には、毛細管現象により上チップ2との接合領域内(バンプ間空隙)を浸透して接合領域の端部まで到達した樹脂104を、突起部1cの表面を伝って外部へ流し出すことができるものであり、配線方向と直交する方向に対して、樹脂104の広がりを延長することができる。つまりは、フィレット105の幅が制限されてしまう事態の発生を防止することができる。
具体的に図1の例では、突起部1cを、上チップ2との接合領域の両側面側となる領域に形成された配線1bのうち、接合領域の端部と隣接する配線1bに対して設けている。
このことにより、上記接合領域の端部にて樹脂104の進行が停止してしまう場合に対応して、樹脂104を接合領域の端部よりも外側へ流し出すことができる。
上記のような突起部1cによっても、従来のスリット106と同様に、その長さの調整により、樹脂104の広がり幅を(配線1bの配置間隔の単位で)調整することができる。このことからも理解されるように、突起部1cを設けることにより、所定の幅のフィレット105の形成が可能となる。
突起部1cは、既に形成された配線1bに対して、これを跨ぐように形成すればよく、その形成は非常に容易である。この点からも理解されるように、突起部1cを設ける本実施の形態によれば、従来のスリットを形成する場合のように、設計制約を生じさせるといったことは無く、設計の自由度の低下防止することができる。
このようにして本実施の形態によれば、下チップ1の表面に配線1bの形成に伴う凹凸が与えられたフリップチップ構造の半導体装置10について、設計の自由度の低下を防止した上で所定の幅のフィレット105を適正に形成することが可能となる。
下チップ1の表面に配線1bの形成に伴う凹凸がある場合には、凹凸が無い場合との比較すると、樹脂104の広がりが制限を受ける。すなわち、注入された樹脂104がより分散し難い状態となっている。
このことによっては、注入後の樹脂104の上チップ2上への乗り上げが生じ易くなる。上チップ2上への樹脂104の乗り上げが生じると、例えば、上チップ2上にさらに別チップを積層する場合に積層した別チップの平坦性が損なわれて、品質に悪影響を与えてしまう等の問題が生じるおそれがある。
しかしながら、突起部1cを設けた本実施の形態によれば、注入された樹脂104がより分散し易くなるため、このような乗り上げの問題の解決も図られる。
続いて、配線1bの配線方向が樹脂104の進行方向に対して直交する場合について説明する。なおここでは、配線方向が樹脂104の進行方向に対して直交する場合(90°で交差する場合)について説明するが、90°以外で交差する場合(特に90°近傍で直交とみなすことのできる場合)も、生じる問題、及びその解決策は以下で説明するものと同様となる。
先ず、配線方向が樹脂104の進行方向に対して直交する場合に生じる問題点について図3を参照して説明する。
図3において、図3A,図3Bでは半導体装置に形成される配線1bと上チップ2のみを抽出して示しており、図3Aでは樹脂104の注入前の様子を、図3Bでは樹脂104の注入後の様子を示している。
図3A,図3Bを参照して分かるように、配線方向と樹脂104の進行方向とが直交する場合には、樹脂104の注入位置から見て、上チップ2との接合領域よりも奥側の領域にフィレット105を形成できないという問題が生じ得る。具体的には、当接合領域の奥側の領域では、接合領域内を毛細管現象により浸透した樹脂104の進行が、その進行方向に対して直交する方向に延びる配線1b(凸部)によって堰き止められて、それ以上の進行が不能となってしまう。
そこで、配線方向が樹脂104の進行方向に対して直交する場合には、図4に示されるように、突起部1cを、樹脂104の注入位置Pから見て上チップ2との接合領域の奥側となる領域に設ける。
これにより、突起部1cを介して、上チップ2との接合領域の奥側となる領域に樹脂104を流し込むことができる。従って、フィレット105を所定の幅で形成することが可能となる。
なお、図4の例でも、突起部1cを、上チップ2との接合領域の奥側となる領域に形成された配線1bのうち、接合領域の端部と隣接する配線1bに対して設けているが、このことにより、上記接合領域の端部にて樹脂104の進行が停止してしまう場合に対応して、樹脂104を、接合領域の端部よりも外側へ流し出すことができる。
ここで、配線方向が樹脂104の進行方向に対して直交する場合には、フィレット105の形成幅の問題のみでなく、上チップ2との接合領域への樹脂104の充填自体が不能となる虞もある。
図5はこの点について説明するための図である。
なお、図5において、図5A,図5Bではそれぞれ実施の形態の半導体装置に形成される配線1b、上チップ2、及びダム1aのみを抽出して示しており、図5Aでは樹脂104の注入前の様子を、図5Bでは樹脂104の注入後の様子を示している。
この図5A,図5Bに示すように、配線方向が樹脂104の進行方向に対して直交する場合には、注入された樹脂104がダム1aから漏れ出し、樹脂104を上チップ2との接合領域内に充填することが不能となる事態が発生し得る。
すなわち、注入された樹脂104が、上チップ2との接合領域に到達する前に、その進行方向に対して直交する配線1bによって進行が阻まれ、上チップ2との接合領域が存在する方向への樹脂104の分散が制限され、その反動で樹脂104がダム1aの外側へ漏れ出してしまう虞がある。
このような問題の発生を防止するために、配線方向が樹脂104の進行方向と直交する場合には、図6に示されるように、突起部1cを、樹脂104の注入位置Pから見て上チップ2との接合領域の手前側の領域に設ける。
このように上チップ2との接合領域の手前側に突起部1cを設ければ、位置Pより注入された樹脂104を、突起部1cを介して上記接合領域内へ導くことが可能となる。すなわち、樹脂104がダム1aから漏れ出すことを防止して、上記接合領域内への樹脂104の充填が可能になる。
なお、突起部1cの形成位置は、実際に実験等を行った結果から、上チップ102との接合領域内に樹脂104を充填することが可能となる位置に設定すればよい。
ここで、上記の説明からも理解されるように、突起部1cとしては、少なくとも上チップ2との接合領域の周辺部に対して設ければよい。
このように上チップ2との接合領域の周辺部に対して突起部1cを設ければ、配線方向が樹脂104の進行方向に対して平行である場合、直交する場合の何れであっても、所定の幅のフィレット105の形成が可能となる。また、上チップ2との接合領域の周辺部に対して突起部1cを設けることにより、配線方向と樹脂104の進行方向とが交差する場合において、樹脂104の充填が不能となる事態の発生を防止することが可能となる。
より具体的には、突起部1cは、突起部1cが無い場合に樹脂104の進行が停止する配線1bに対して少なくとも設ければよい。これにより、配線方向が樹脂104の進行方向に対して平行である場合、及び交差する場合に対応して、所定の幅のフィレット105の形成が可能となり、また、配線方向と樹脂104の進行方向とが交差しバンプ間空隙への樹脂104の充填が不能となる場合に対応して、バンプ間空隙内への樹脂104の充填が可能となるようにすることができる。
特に、所定の幅のフィレット105を形成するにあたっては、突起部1cが無い場合に、バンプ間空隙内を伝って上チップ2との接合領域外に流れる樹脂104の進行が停止する配線1bに対して、突起部1cを設ければよい。
<2.製造方法>
続いて、上記により説明した実施の形態としての半導体装置10の製造方法について図7のフローチャートを参照して説明する。
図7において、ステップS101〜S104は、上チップ2を生成するための工程となり、ステップS105〜S108は、下チップ1を生成するための工程となる。
これらの上チップ2、下チップ1を得るための工程は、並行して行うことができる。
先ず、ステップS101の上チップ形成工程では、ウェーハ工程として、シリコンウェーハ上に複数の上チップ2を形成する。
そして、ウェーハ上に複数の上チップ2を形成した後には、ステップS102のバンプ形成工程により、個々の上チップ2上にバンプ3を形成する。バンプ3は予め定められた所定の位置に形成する。
個々の上チップ2上にバンプ3を形成した後に、ステップS104のBGR(バックグラインド)工程により、上チップ2が形成されたシリコンウェーハを裏面側から研磨する。
そして、BGR工程が完了した後に、ステップS104のダイシング工程によりシリコンウェーハから個々の上チップ2を切り出す。
一方、下チップ1側の工程としては、先ず、ステップS105の下チップ形成工程により、シリコンウェーハ上に複数の下チップ1を形成する。
そして、ウェーハ上に複数の下チップ1を形成した後に、ステップS106のバンプ・ダム・突起部形成工程により、個々の下チップ1上にバンプ3、ダム1a及び突起部1cを形成する。
バンプ3、ダム1a及び突起部1cは、それぞれ予め定められた所定の形成位置に形成する。
突起部1cの材料としては、例えば、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biを挙げることができる。これらの材料を用いることにより、バンプ3やダム1aの形成工程(バンプ工程)において、突起部1cを形成することが可能となる。
個々の下チップ1上にバンプ3、ダム1a及び突起部1cを形成した後に、ステップS107のBGR工程により、下チップ1が形成されたシリコンウェーハを裏面側から研磨し、その後、ステップS108のダイシング工程により、シリコンウェーハから個々の下チップ1を切り出す。
ステップS104及びステップS108によるダイシング工程が完了した後に、ステップS109のチップソート工程により、切り出し後の上チップ2、下チップ1を所定の態様に並べる。具体的には、以下で説明するバンプ接合工程により個々の上チップ2と下チップ1を接合するのに適した態様に切り出し後の上チップ2及び下チップ1を並べる。
ステップS109のチップソート工程が完了した後に、ステップS110のバンプ接合工程により、個々の上チップ2を個々の下チップ1上にバンプ接合する。具体的には、上チップ2と下チップ1を、それぞれのバンプ3の形成面を対向させて接合する。
ステップS110のバンプ接合工程が完了した後に、ステップS111で封止工程を行う。すなわち、バンプ接合された上チップ2と下チップ1の各組について、下チップ1の表面上の所定位置からUF材としての液状の樹脂104を注入してバンプ接合領域内の空隙を充填した後に、例えば、熱処理等によって樹脂104を硬化させて下チップ1と上チップ2との隙間を封止する。
ステップS111の封止工程が完了した後に、ステップS112のパッケージング工程により、封止後の下チップ1と上チップ2の各組についてパッケージングを行い、製品としての半導体装置10に仕上げる。
以上で、実施の形態としての半導体装置10の製造工程を終了とする。
なお、図中にも示しているように、ステップS102及びS106の工程はいわゆるバンプ工程となる。また、ステップS103,S107のBGR工程からステップS111の封止工程までは、いわゆるCoC(Chip on Chip)工程となる。
図8に、上記の製造方法で製造される半導体装置10の断面構造を示す。
図8では、封止工程(S111)前の半導体装置10の断面構造を示している。
図8に示されるように、本例では、突起部1cを、その一部が上チップ2との接合領域内に食い込むように形成するようにしている。
なお、ここで言う上チップ2との接合領域とは、バンプ接合後の上チップ2が下チップ1を覆う領域を意味する。
上記のように突起部1cの一部を上チップ2との接合領域内に食い込ませることにより、上チップ2との接合領域内におけるバンプ間空隙内を進行した樹脂104が、より確実に接合領域外へ導かれるようにすることができる。
また、先の図5にて説明したように、配線方向と樹脂104の進行方向とが直交する場合であって注入した樹脂104がバンプ間空隙内に充填され難いとされる場合においては、注入された樹脂104がより確実にバンプ間空隙内へ導かれるようにすることができる。
以下に、実施例として、各部の寸法の具体例を挙げる。
実施例としては、先の図2Bにて説明したような配線方向と樹脂104の進行方向とが交差(この場合は直交)するタイプの半導体装置10を例に挙げる。本実施例では、樹脂104をバンプ間空隙内に充填できない場合に対応して、突起部1cを、樹脂104の注入位置から見て上チップ2との接合領域の手前側に1つのみ設けている。
本実施例の半導体装置10では、下チップ1の横方向の長さ、つまり配線方向と平行な方向の長さが9.2458mm、縦方向の長さが9.5222mmとされる。また、上チップ2の横方向、縦方向の長さはそれぞれ8.134mm、7.910mmである。横方向において、上チップ2の右側辺とダム1aとの間及び上チップ2の左側辺とダム1aとの間の距離は、それぞれ225μmで同じである。また、縦方向において、上チップ2の手前側辺(樹脂104の注入位置に近い方の辺)とダム1aとの間の距離は725μmとされ、奥側辺とダム1aとの間の距離は228μmとされる。
本実施例において、突起部1cが上チップ2との接合領域内に食い込む部分の長さwiは、およそ100μmとされる。突起部1cの全体の長さは600μm程度であり、突起部1cが上チップ2との接合領域の外部に表出する部分の長さwoは500μm程度となる。このとき、突起部1cの先端部からダム1aまでの距離は、前述のように上チップ2の手前側辺とダム1aとの間の距離が725μmとされることから、725μm−500μmより225μm程度となる。
また、突起部1cの高さhは、15μm〜25μm程度とすることが望ましい。これは、現状におけるフリップチップ構造の半導体装置において、下チップ1上に形成される配線1bの高さ(凸部の高さ)が一般的に0.1μm〜3μm程度とされることに対応したものである。
具体的には、本実施例では、突起部1cの高さhは15μm程度に設定される。
以下に、突起部1cの有効性を実証するために行った注入実験について説明する。
この実験においては、配線方向と樹脂104の進行方向とが直交する場合で且つ樹脂104の注入位置から見て上チップ102の手前側に突起部1cを形成すべき場合において、樹脂104の注入位置をダム1aの内側150μmの位置又は325μmの位置としたそれぞれの場合に、突起部1cを有りとした場合、突起部1cを無しとした場合についてバンプ間空隙への樹脂104の充填の可否及びブリードアウトの有無を確認した。ブリードアウトとは、樹脂104がダム1a外へ流れ出す現象を指す。
実験では、上チップ2の手前側辺からダム1aまでの距離が735μmとされる半導体装置10を用いた。また、突起部1cが有りの場合における突起部1cとしては、上記の実施例と同様のものを用いた。すなわち、全体の長さが600μm程度、上チップ2との接合領域内に食い込む部分の長さwiが100μm程度である。このとき、突起部1cの先端部からダム1aまでの距離は225μm程度とした。
実験によると、突起部1cを無しとした場合には、樹脂104の注入位置を上記の150μmの位置、325μmの位置の何れとしても、バンプ間空隙内への樹脂104の充填ができず、ブリードアウトが生じる結果となった。なお、上記150μmの位置については3回、上記325μmの位置については2回の実験を行ったが、全て同様の結果が得られた。
これに対し、突起部1cを設けた場合には、樹脂104の注入位置が上記の150μmの位置、325μmの位置の何れであっても、バンプ間空隙内への樹脂104の充填を行うことができた。なお、実験回数については上記150μmの位置が2回、上記325μmの位置が3回であったが、全て同様の結果が得られた。
<3.変形例>
以上、本技術に係る実施の形態について説明してきたが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記で挙げた各部の寸法は一例を示したものに過ぎず、これらは実際の実施形態に応じて適宜定められればよい。
また、これまでの説明では、複数の配線1b(凸部)を跨ぐように形成した1つの突起部1cによって樹脂104を必要な距離だけ導く場合を例示したが、これに代えて、例えば、図9Aに示すように、1本の配線1bのみを跨ぐように形成した突起部1cを複数配列させることにより、樹脂104を必要な距離だけ導くように構成することもできる。
また、突起部1cとしては、その外形を矩形状とする以外にも、例えば、図9Bに示されるように円形状などの他の形状とすることもできる。図9Bの例では、円形状の突起部1cを、それぞれ複数の配線1bを跨ぐように形成した場合を示している。
樹脂104を必要な距離だけ導くにあたっては、図9Bや図9Cに示されるように、複数の配線1bを跨ぐように形成した突起部1cを、複数配列させる構成とすることもできる。図9Cでは、複数の配線1bを跨ぐように形成した矩形状の突起部1cを、複数配列させた例を示している。
また、これまでの説明では、突起部1cを、複数の下チップ1がウェーハ上に形成されている段階で形成する場合を例示したが、突起部1cの形成工程はダイシング工程により切り出された個々の下チップ1に対して行うことも可能である。
[本技術]
本技術は以下のように構成することもできる。
(1)
第1半導体チップと第2半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第1半導体チップ上の所定の位置から注入された樹脂が充填されて前記第1半導体チップと前記第2半導体チップとの隙間が封止され、
前記第1半導体チップに、前記第2半導体チップと接合される表面側に複数の凹凸が形成され、かつ、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部を跨ぐ突起部が形成されている
半導体装置。
(2)
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して平行となる向きとされており、
前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている
前記(1)に記載の半導体装置。
(3)
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、
前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の奥側の領域に前記突起部が形成されている
前記(1)に記載の半導体装置。
(4)
前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、
前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の手前側の領域に前記突起部が形成されている
前記(1)から前記(3)の何れかに記載の半導体装置。
(5)
前記凹凸は配線の形成に伴い与えられたものである
前記(1)から前記(4)の何れかに記載の半導体装置。
(6)
前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biの何れかで構成される
前記(1)から前記(5)の何れかに記載の半導体装置。
(7)
前記凸部の高さ0.1μm〜3μmに対し、前記突起部の高さが15μm〜25μmとされる
前記(1)から前記(6)の何れかに記載の半導体装置。
(8)
前記突起部が、前記第1半導体チップと前記第2半導体チップとの接合領域の内側にその一部が食い込むように形成されている
前記(1)から前記(7)の何れかに記載の半導体装置。
(9)
表面側に複数の凹凸と第2半導体チップをバンプ接合するためのバンプとが形成された第1半導体チップ上に、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部を跨ぐ突起部を形成する突起形成工程と、
前記第1半導体チップと前記第2半導体チップをバンプ接合するバンプ接合工程と、
前記第1半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第1半導体チップと前記第2半導体チップの隙間を封止する封止工程とを備えた
半導体装置の製造方法。
1…下チップ、1a…ダム、1b…配線、1c…突起部、2…上チップ、3…バンプ、10…半導体装置、104…樹脂、105…フィレット

Claims (9)

  1. 第1半導体チップと第2半導体チップがバンプ接合された状態においてバンプ接合で形成されたバンプ間空隙内に前記第1半導体チップ上の所定の位置から注入された樹脂が充填された状態で前記第1半導体チップと前記第2半導体チップとの隙間が封止されており、
    前記第1半導体チップに、前記第2半導体チップと接合される表面側に複数の凹凸が形成されていると共に、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうち少なくとも一つの凸部の上に突起部が形成されており、かつ、前記突起部は前記接合領域の内側にその一部が食い込むように形成されている
    半導体装置。
  2. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して平行となる向きとされており、
    前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の両側面側の領域に前記突起部が形成されている
    請求項1に記載の半導体装置。
  3. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、
    前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の奥側の領域に前記突起部が形成されている
    請求項1に記載の半導体装置。
  4. 前記複数の凹凸の長手方向が所定の位置から注入された前記樹脂の前記第1半導体チップ上における進行方向に対して交差する向きとされており、
    前記樹脂の注入位置から見て、前記第1半導体チップ上における前記第2半導体チップとの接合領域の手前側の領域に前記突起部が形成されている
    請求項1に記載の半導体装置。
  5. 前記凹凸は配線の形成に伴い与えられたものである
    請求項1に記載の半導体装置。
  6. 前記突起部が、エポキシ、ポリイミド、ポリアミド、アクリル、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、Biの何れかで構成される
    請求項1に記載の半導体装置。
  7. 前記凸部の高さ0.1μm〜3μmに対し、前記突起部の高さが15μm〜25μmとされる
    請求項1に記載の半導体装置。
  8. 前記第1半導体チップの表面には、その外周部分に対してダムが形成されている
    請求項1に記載の半導体装置。
  9. 表面側に複数の凹凸と第2半導体チップをバンプ接合するためのバンプとが形成された第1半導体チップ上に、前記第2半導体チップとの接合領域の周辺部に形成された前記凹凸の凸部のうちの少なくとも一つの凸部の上に突起部を形成し、かつ、前記突起部を前記接合領域の内側にその一部が食い込むように形成する突起形成工程と、
    前記第1半導体チップと前記第2半導体チップをバンプ接合するバンプ接合工程と、
    前記第1半導体チップ上の所定位置から樹脂を注入することにより、前記樹脂を前記バンプ接合工程による前記バンプ接合に伴い形成されたバンプ間空隙内に充填して、前記第1半導体チップと前記第2半導体チップの隙間を封止する封止工程とを備えた
    半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325783B2 (en) * 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
JP6919725B2 (ja) * 2018-01-19 2021-08-18 三菱電機株式会社 半導体装置、その製造方法及び電力変換装置
CN109728063B (zh) 2019-01-08 2021-02-09 京东方科技集团股份有限公司 显示基板及显示装置
US20230268312A1 (en) * 2022-02-18 2023-08-24 Bae Systems Information And Electronic Systems Integration Inc. Soft touch eutectic solder pressure pad

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426266A (en) * 1993-11-08 1995-06-20 Planar Systems, Inc. Die bonding connector and method
JP3129960B2 (ja) * 1996-02-27 2001-01-31 シャープ株式会社 Fpc上のベアチップicの樹脂封止構造およびその製造方法
JP3431406B2 (ja) * 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
JP3390664B2 (ja) * 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP2006140537A (ja) * 2000-03-02 2006-06-01 Murata Mfg Co Ltd 配線基板およびその製造方法
JP4041649B2 (ja) * 2000-10-26 2008-01-30 松下電器産業株式会社 電子部品の実装方法及び電子部品実装体
TW544901B (en) * 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
JP3913177B2 (ja) * 2003-01-15 2007-05-09 松下電器産業株式会社 半導体装置およびその製造方法
JP2005085931A (ja) * 2003-09-08 2005-03-31 Nec Semicon Package Solutions Ltd 半導体チップ及びその実装回路基板
JP2005175261A (ja) * 2003-12-12 2005-06-30 Fujitsu Ten Ltd 基板の電子部品実装構造および方法
US7033864B2 (en) * 2004-09-03 2006-04-25 Texas Instruments Incorporated Grooved substrates for uniform underfilling solder ball assembled electronic devices
JP4502204B2 (ja) * 2005-03-22 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP3828917B1 (ja) * 2005-05-24 2006-10-04 日東電工株式会社 配線回路基板
JP4536603B2 (ja) * 2005-06-09 2010-09-01 新光電気工業株式会社 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
JP2008091649A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置
JP4435187B2 (ja) * 2007-02-05 2010-03-17 株式会社東芝 積層型半導体装置
JP2009206314A (ja) * 2008-02-28 2009-09-10 Kyocera Chemical Corp 片面樹脂封止型半導体装置
JP2010021471A (ja) * 2008-07-14 2010-01-28 Sharp Corp 半導体装置および半導体装置の製造方法
TWI458054B (zh) * 2009-01-21 2014-10-21 Sony Corp 半導體裝置及半導體裝置之製造方法
JP2012074449A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板

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