CN103681536A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN103681536A
CN103681536A CN201310415331.7A CN201310415331A CN103681536A CN 103681536 A CN103681536 A CN 103681536A CN 201310415331 A CN201310415331 A CN 201310415331A CN 103681536 A CN103681536 A CN 103681536A
Authority
CN
China
Prior art keywords
semiconductor chip
resin
protuberance
chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310415331.7A
Other languages
English (en)
Other versions
CN103681536B (zh
Inventor
田中孝征
岩见佳奈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN103681536A publication Critical patent/CN103681536A/zh
Application granted granted Critical
Publication of CN103681536B publication Critical patent/CN103681536B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/27312—Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种可以形成具有适宜宽度的倒角而且同时防止设计自由度的降低的半导体装置及其制造方法，所述半导体装置包括：第一半导体芯片及第二半导体芯片，所述第一半导体芯片与所述第二半导体芯片彼此凸块接合，所述第一半导体芯片与所述第二半导体芯片之间的间隙被从所述第一半导体芯片上的指定位置注入的树脂密封，以使得通过凸块接合而形成的凸块间空隙被所述树脂填充；以及多个凹凸部，其形成于所述第一半导体芯片的与所述第二半导体芯片接合的表面侧上并具有突出部，所述突出部跨过所述多个凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部。

Description

半导体装置及其制造方法
技术领域
本发明的技术领域涉及一种半导体装置及一种制造半导体装置的方法。详细而言，本发明的技术领域涉及一种具有所谓的倒装芯片（flip-chip）结构的半导体装置，在所述倒装芯片结构中，第二半导体芯片凸块结合于第一半导体芯片上，本发明还涉及所述半导体装置的制造方法，其中形成具有适宜宽度的倒角（fillet）、同时防止设计自由度的降低。
背景技术
已知一种具有倒装芯片结构（芯片堆叠型）的半导体装置，其中，在半导体芯片上凸块接合有另一半导体芯片。
图10示意性地图示具有倒装芯片结构的半导体装置的结构。
如图10A的立体图及图10B的剖视图所示，具有倒装芯片结构的半导体装置具有经由多个凸块103而接合于下芯片101上的上芯片102。
此种具有倒装芯片结构的半导体装置例如是，作为存储芯片（例如动态随机存取存储器（DRAM）等）的上芯片102凸块接合于作为逻辑电路芯片的下芯片101上。
在具有倒装芯片结构的半导体装置中，出于保护凸块103的目的而在经由凸块103接合的芯片之间填充有液态树脂（被称为底部填充（under-fill；UF）材料），并对下芯片101与上芯片102之间的间隙进行密封。
图11图示其中将树脂104作为底部填充材料而被填充的状态。
如图11所示，树脂104由喷嘴110在下芯片101的指定位置处注入。此所注入的树脂104漏出并在下芯片101上扩散，并到达与上芯片102的接合区域内。树脂104通过毛细现象（capillary phenomenon）渗入凸块103之间的空隙（凸块间空隙），并密封下芯片101与上芯片102之间的间隙。
在此种情形中，为防止树脂104泄漏至下芯片101之外，下芯片101的外围部分包括具有指定高度的坝101a（参照图10B及图11）。
如上所述用于密封下芯片101与上芯片102之间的间隙的树脂104通过例如热处理等固化。这样，通过缓解外部应力（例如水分吸收）的影响，能防止因应力集中而使凸块103产生裂缝，并可提高下芯片101与上芯片102之间的连接（也包括经由凸块103进行的电连接）可靠性。
此处，在如上所述将树脂104作为UF材料注入之后，通过毛细现象前进至凸块间空隙中的树脂104也会泄漏至下芯片101与上芯片102的接合区域之外。这样便形成倒角105，如下文中图12所示。
在图12中，以俯视图图示注入树脂104之后半导体装置的状态，且图中的圆圈P表示树脂104的注入点。随着树脂104由喷嘴110的尖端注入，树脂104从注入位置P沿与上芯片102的接合区域的方向前进。接着，在如前所述对接合区域内的凸块间空隙进行填充之后，树脂将泄漏到所述接合区域之外。
倒角105表示形成于与上芯片102的接合区域之外的树脂部分。
此处，在具有倒装芯片结构的半导体装置中，如图13的俯视图所示，多条布线101b形成于下芯片101的表面侧上，即形成于与上芯片102的接合表面侧上。
随着这些布线101b的形成，在下芯片101的表面上，布线101b的形成部分/未形成部分形成凹凸部。
在此种凹凸部随着布线101b的形成而形成于下芯片101的表面上的情形中，难以形成具有指定宽度的倒角105。
将通过图14来阐述造成此种情况的原因。图14中图示了树脂104的前进方向与布线方向相互平行的情形。即，在此种情形中，从图14A中的粗箭头所示的注入位置注入树脂104，这样，树脂104沿形成有上芯片102的方向从所述注入位置前进，且树脂104的前进方向变成与布线101b的布线方向平行的方向。
在此种情形中，在如图14A所示注入树脂104时，如图14B所示，倒角105的宽度不能形成为指定宽度（图中由虚线表示的宽度）。
在下芯片101上随着布线101b而存在凹凸部的情形中，注入至下芯片101的树脂104通过毛细现象渗入与上芯片102的接合区域中，且随后因最终作用于凸部（其作为布线101b的形成部分）上的表面张力而保持在这些凸部上。换言之，树脂可能越不过布线101b的任何线。因此，布线101b的形成部分将阻止倒角105的扩散，因此将难以形成具有指定宽度的倒角105。
应注意，为了确认而说明时，如果所注入的树脂104到达与上芯片102的接合区域内，其将由于所述接合区域内的凸块间空隙所生产的毛细现象在所述接合区域内前进。然而，在所述接合区域之外则不会发生毛细现象，树脂的前进在所述接合区域的侧表面部分处被布线101b的形成部分阻挡，且倒角105的宽度将因布线101b的形成位置而受限。
另一方面，在此接合区域的背面侧中（从注入位置观察时的背面侧），由于在所述接合区域中不存在妨碍树脂104因毛细现象而前进的凸部（与树脂的前进方向正交的凸部），因此倒角105的扩散将不受限制。
因此，作为此种情形中的倒角105，如图14所示，当从树脂104的注入位置观察时，此侧表面部分的扩散将受限。
就接合可靠性、接合质量等而言，期望倒角105的宽度形成为指定宽度。因此需要避免例如如上所述倒角宽度受限的情况。
此处，例如JP2010-192886A中所述，发明人提出与具有倒装芯片结构的半导体装置有关的技术，其中，凹凸部随着布线101b的形成而设置于下芯片101的表面上，这形成了布线101b的狭缝。
图15是其中形成有狭缝的半导体装置的说明图。图15A是半导体装置的俯视图，且图15B是半导体装置（仅提取狭缝的形成部）的剖视图。
如图15A及图15B所示，在此种情形的半导体装置中，在形成于与上芯片102的接合区域的周围部分中的布线101b上形成作为凹部的狭缝106。
通过在与上芯片102的接合区域的周围部分上形成此种狭缝106，通过毛细现象在所述接合区域内前进的树脂104可经由狭缝106而被灌注至外侧中。也就是说，可防止倒角105的宽度被布线101b的形成部分限制。
通过调整上述狭缝106的长度，可使倒角105的宽度得以调整，并可形成具有指定宽度的倒角105。
然而，在其中如上所述形成有狭缝106的情形中，如图15B所示，可使布线101b对应于狭缝106的形成部分而旁通至下层。在图15B中，将布线101b的旁路部分表示为布线101b'。
在使此布线101b旁通至下层时，连接下侧布线101b'与上侧布线101b的部分中的电阻将增大。即因此存在难以保证正常性能的情形。
尽管为避免此种情况可考虑创建新的布线规则，然而新的布线规则的创建会导致对设计的限制，从而可妨碍设计自由度。
发明内容
本发明是在考虑到上述问题的情况下而作出的，并且对于具有倒装芯片结构的半导体装置而言，其中多个凹凸部例如随着布线的形成而形成于下侧的芯片表面上，形成具有适宜宽度的倒角而且同时防止设计自由度的降低是本发明旨在解决的问题。
首先，根据本发明的实施例，提供一种半导体装置，所述半导体装置包括：第一半导体芯片及第二半导体芯片，所述第一半导体芯片与所述第二半导体芯片彼此凸块接合，所述第一半导体芯片与所述第二半导体芯片之间的间隙被从所述第一半导体芯片上的指定位置注入的树脂密封，以使得通过凸块接合而形成的凸块间空隙被所述树脂填充；以及多个凹凸部，其形成于所述第一半导体芯片的与所述第二半导体芯片接合的表面侧上并具有突出部，所述突出部跨过所述多个凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部。
因此，在所述半导体装置中，树脂在涌至包括突出部的凸部之后，沿所述突出部的表面流入相邻凸部之间的凹部中。
其次，在所述半导体装置中，优选地，所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向平行的方向，且当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片的所述接合区域的两个侧表面侧的区域上。
所述多个凹凸部的所述纵向是与所述树脂的前进方向平行的方向，且从所述树脂的所述注入位置观察时，通过使所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的两个侧表面侧的区域上，来有效避免所述树脂的扩散受限的情况。
第三，在所述半导体装置中，优选地，所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，且当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的背面侧的区域上。
所述多个凹凸部的所述纵向是与所述树脂的前进方向相交的方向，且从所述树脂的所述注入位置观察时，通过使所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的所述背面侧的区域上，可将所述树脂经由所述突出部灌注至与所述第二半导体芯片的所述接合区域的所述背面侧的所述区域中。
第四，在所述半导体装置中，优选地，所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，且当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片的所述接合区域的正面侧的区域上。
所述多个凹凸部的所述纵向是与所述树脂的所述前进方向相交的方向，且从所述树脂的所述注入位置观察时，通过使所述突出部在在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的所述正面侧的区域上，可经由所述突出部将所述树脂引导至所述接合区域中。
第五，在所述半导体装置中，随着所述布线的形成设置所述多个凹凸部。这样，适合于随着布线的形成而出现前述问题的情形。
第六，在所述半导体装置中，优选地，所述突出部包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb及Bi之任一者。
通过使所述突出部包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、或Bi之任一者，可使用适宜的材料形成所述突出部，。
第七，在所述半导体装置中，优选地，所述突出部的高度为0.1μm～3μm，且所述凸部的高度为15μm～25μm。
通过将所述突出部的高度设定为0.1μm～3μm并将所述凸部的高度设定为15μm～25μm，所述树脂能沿所述突出部充分地流动。
第八，在所述半导体装置中，优选地，所述突出部的一部分切入至所述第一半导体芯片与所述第二半导体芯片之间的所述接合区域的内部。
通过使所述突出部形成为所述突出部的一部分切入至所述第一半导体芯片与所述第二半导体芯片之间的所述接合区域的内部，所述突出部的此部分能够存在于与所述第二半导体芯片的所述接合区域内。
一种制造半导体装置的方法包括：在第一半导体芯片上形成突出部，所述第一半导体芯片的表面侧上形成有多个凹凸部以及用于凸块接合第二半导体芯片的凸块，所述突出部跨过所述凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部；将所述第一半导体芯片与所述第二半导体芯片凸块接合在一起；以及通过从所述第一半导体芯片上的指定位置注入树脂，并且用所述树脂填充在所述凸块接合步骤随着所述凸块接合而形成的凸块间空隙，从而密封所述第一半导体芯片与所述第二半导体芯片之间的间隙。
因此，在所述制造半导体装置的方法中，所述树脂在涌至包括所述突出部的所述凸部之后沿所述突出部的所述表面流入相邻凸部之间的凹部中。
根据本发明实施例的一种半导体装置包括：第一半导体芯片及第二半导体芯片，所述第一半导体芯片与所述第二半导体芯片彼此凸块接合，所述第一半导体芯片与所述第二半导体芯片之间的间隙被从所述第一半导体芯片上的指定位置注入的树脂密封，以使得通过凸块接合而形成的凸块间空隙被所述树脂填充；以及多个凹凸部，其形成于所述第一半导体芯片的与所述第二半导体芯片接合的表面侧上并具有突出部，所述突出部跨过所述多个凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部。
因此，可适宜地形成具有指定宽度的倒角，同时防止设计自由度的降低。
根据本发明的另一实施例，所述多个凹凸部的纵向可为与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向平行的方向，以及当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上可形成于与所述第二半导体芯片接合的所述接合区域的两个侧表面侧的区域上。
因此，可有效防止所述树脂的扩散受限的情况，并可防止出现所述倒角的宽度受限的情况。
根据本发明的另一实施例，所述多个凹凸部的纵向可为与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及当从所述树脂的所述注入位置观察时，所述突出部可在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的背面侧的区域上。
因此，可经由所述突出部将所述树脂灌注至与所述第二半导体芯片接合的所述接合区域的所述背面侧的区域中，并可形成具有指定宽度的倒角。
根据本发明的另一实施例，所述多个凹凸部的纵向可为与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及当从所述树脂的所述注入位置观察时，所述突出部可在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的正面侧的区域上。
因此，可经由所述突出部将树脂引导至所述接合区域内，并可将所述树脂填充在所述接合区域内。
根据本发明的另一实施例，可随着布线的形成来设置所述多个凹凸部。
因此，适合于随着所述布线的形成而出现前述问题的情形。
根据本发明的另一实施例，所述突出部可包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb及Bi之任一者。
因此，所述突出部可在所述凸块的形成步骤中适宜地形成。
根据本发明的另一实施例，所述突出部的高度可为0.1μm～3μm，且所述凸部的高度可为15μm～25μm。
因此，树脂可沿所述突出部充分流动，并可适宜地形成具有指定宽度的倒角。
根据本发明的另一实施例，所述突出部的一部分可切入至所述第一半导体芯片与所述第二半导体芯片之间的接合区域的内部。
因此，在树脂前进至与所述第二半导体芯片接合的所述接合区域内的所述凸块间空隙中之后，可确保将所述树脂引导至所述接合区域之外。
根据本发明另一实施例的一种制造半导体装置的方法包括：在第一半导体芯片上形成突出部，所述第一半导体芯片的表面侧上形成有多个凹凸部以及用于凸块接合第二半导体芯片的凸块，所述突出部跨过所述凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部；将所述第一半导体芯片与所述第二半导体芯片凸块接合于一起；以及通过从所述第一半导体芯片上的指定位置注入树脂，并且用所述树脂填充在所述凸块接合步骤随着所述凸块接合而形成的凸块间空隙，从而密封所述第一半导体芯片与所述第二半导体芯片之间的间隙。
因此，可适宜地形成具有指定宽度的倒角，同时防止设计自由度的降低。
附图说明
图1是本发明实施例的一种半导体装置的俯视图；
图2A和2B是树脂的前进方向与布线方向之间关系的说明图；
图3A和3B是在布线方向与树脂的前进方向正交的情形中所出现的问题的说明图；
图4是在布线方向与树脂的前进方向正交的情形中欲包括突出部的位置的说明图；
图5A和5B是在布线方向与树脂的前进方向正交的情形中，不能将所述树脂填充至与上芯片的接合区域的可能性的说明图；
图6是对应于其中不能将树脂填充至与上芯片的接合区域的情形而欲包括突出部的位置的说明图；
图7是用于描述根据本发明实施例的一种制造半导体装置的方法的流程图；
图8是图示通过实施例的制造方法所制造的半导体装置的剖面结构的图；
图9A～9C是图示突出部的变化例的图；
图10A和10B是示意性地图示具有倒装芯片结构的半导体装置的结构的图；
图11是图示其中填充树脂作为底部填充材料的状态的图；
图12是图示半导体装置在注入树脂之后的状态的图；
图13是其中多条布线形成于下芯片的表面侧上的半导体装置的俯视图；
图14A和14B是图示在下芯片的表面上随着布线而形成凹凸部的情形中难以形成具有指定宽度的倒角的说明图；以及
图15A和15B是现有技术中形成有狭缝的半导体装置的说明图。
具体实施方式
在下文中，将参照附图详细阐述本发明的优选实施例。应注意，在本说明书及附图中，将具有实质上相同的功能及结构的结构元件标示以相同的附图标记，且不再予以赘述。
在下文中，将阐述本发明的实施例。
<1.半导体装置的结构>
图1是本发明实施例的一种半导体装置的俯视图。
本实施例的半导体装置10具有所谓的倒装芯片结构（芯片堆叠结构），其中，作为在下侧设置的半导体芯片的下芯片1与作为在上侧设置的半导体芯片的上芯片2凸块接合在一起。
在本示例的情形中，例如，下芯片1被设定为逻辑电路芯片，且上芯片2被设定为存储芯片（例如DRAM）。
如下文中所述，在半导体装置10中，尽管通过使液态树脂（树脂104）作为UF材料（底部填充材料）填充于下芯片1与上芯片2之间的凸块接合部分中来密封下芯片1与上芯片2之间的间隙，然而根据图1所示的情况，从图中略去随着树脂104的密封而形成的倒角105。
将下芯片1的与上芯片102进行接合的一侧上的表面设定为表面。坝1a形成于下芯片1的表面的外围部分上。坝1a用以防止在执行上述密封时注入于下芯片1上的树脂104泄漏至下芯片1之外，且在本示例的情形中，坝1a通过如图所示覆盖下芯片1的每一侧而形成为大致矩形的形状。
坝1a不形成于下芯片1的最外侧部分上，且边缘部分在下芯片1的表面上形成于坝1a的外侧上。位于坝1a外侧上的所述边缘部分成为所谓的焊盘部。
多条布线1b形成于下芯片1的表面上。随着布线1b的形成，与布线1b的未形成部分/形成部分相对应的凹部/凸部设置于下芯片1的表面上。
布线1b形成于至少比坝1a更靠近内部的区域中。
应注意，布线1b的宽度例如介于约3μm～35μm的范围内。
在半导体装置10中，在形成于下芯片1的表面侧上的布线1b中，突出部1c针对指定布线1b而形成。突出部1c形成为跨过作为对象的布线1b，且在本图中，如突出部1c所图示，突出部1c形成为分别跨过两条布线1b。
突出部1c的形成位置根据树脂104的前进方向与布线1b的布线方向（布线1b的纵向）之间的关系而确定。此处，布线1b的布线方向可以说是随着布线1b的形成而设置于下芯片1的表面上的凹凸部的纵向。
接下来，将参照图2阐述树脂104的前进方向与布线方向之间的关系。
根据前述图11、图12等可以理解，树脂104在下芯片1上的注入位置被设定为起始点，且树脂104的前进方向变成从所述注入位置到接合有上芯片2的位置的方向。因此，如果树脂104的注入位置确定，则树脂104的前进方向与布线位置之间的关系确定。
在执行树脂104的注入时，期望防止树脂104泄漏到下芯片1之外，或防止树脂104上溢到上芯片2的上部分上。因此，期望树脂104的注入位置在下芯片1的表面上位于比坝1a更靠近内部的区域，并将所述注入位置设定于与上芯片2的接合区域以外的区域中。此外，即使存在满足上述条件的区域，也会由于太靠近与上芯片2的接合区域而导致上述溢至上部分上的问题，因此所述注入位置需要位于相对于与上芯片2的接合区域分开一定程度的位置处。
考虑到上述因素，在图2A与图2B中的每一者所示的半导体装置10中，例如，将每一图中的区域Ri限定为树脂104的注入位置。
在图2A所示的半导体装置的情形中，树脂104的前进方向是图中的箭头Y所示的方向。因此，在此种半导体装置的情形中，布线方向将平行于树脂104的前进方向。
另一方面，在图2B所示的半导体装置的情形中，树脂104的前进方向是图中的箭头Y所示的方向。因此，在此种情形的半导体装置中，例如本图中的布线方向将是与树脂104的前进方向正交的方向。
例如，与在此种情形中一样，通过将树脂104的注入位置确定为指定位置而将布线1b的布线方向与树脂104的前进方向之间的关系确定为平行或正交。
通过与图2A相比可以理解，在图1所示的半导体装置10中，布线1b的布线方向与树脂104的前进方向将具有平行关系。
如图1所示，当从树脂104的注入点观察时（参照图2A），与上芯片2的接合区域的两个侧表面侧均包括此种情形中的突出部1c。
如先前参照图14所述，在其中布线方向平行于树脂104的前进方向的情形中，当从树脂104的注入点观察时，树脂104向与上芯片2的接合区域的两个侧表面侧的扩散受到限制。
因此，通过在与上芯片2的接合区域的两个侧表面侧上包括此种突出部1c，可有效地避免树脂104的扩散受限的情况。具体而言，通过利用毛细现象渗入与上芯片2的接合区域（凸块间空隙）中而直到接合区域端部的树脂104可沿突出部1c的表面流出至外部，且树脂104的扩散可扩展到与布线方向正交的方向。换言之，可防止出现倒角105的宽度受限的情况。
具体而言，在图1所示的示例中，在与上芯片2的接合区域的两个侧表面侧的区域中形成的布线1b中，针对邻近于所述接合区域的边缘的布线1b而包括突出部1c。
据此，与树脂104的前进被接合区域的边缘所阻挡的情形相对应，树脂104可流出至比所述接合区域的边缘更靠外的一侧。
与现有技术的狭缝106相似，可通过调整此种突出部1c的长度来对树脂104的扩散宽度进行调整（以布线1b的布置间隔为单位）。由此可以理解，通过包括突出部1c，可形成具有指定宽度的倒角105。
突出部1c可形成为跨过已形成的布线1b上，且此种形成非常简单。由此还可理解，根据包括突出部1c的本实施例，不像例如在形成现有技术的狭缝的情形那样出现设计限制，并可防止设计自由度的降低。
根据如上所述的本实施例，对于随着布线1b的形成在下芯片1的表面上设置有多个凹凸部的倒装芯片结构的半导体装置10而言，可适宜地形成具有指定宽度的倒角105，同时防止设计自由度的降低。
在下芯片1的表面上随着布线1b的形成而存在凹凸部的情形中，与其中不存在凹凸部的情形相比，将对树脂104的扩散产生限制。换言之，所注入的树脂104呈难以散开的状态。
据此，注入后的树脂104更容易溢至上芯片2上。例如，在其中单独的芯片另外层叠于上芯片2上的情形中，当出现树脂104溢至上芯片2上的情况时，通过破坏所层叠的单独芯片的平滑度，将可能出现例如对质量产生不利影响的问题。
然而，根据包括突出部1c的本实施例，由于所注入的树脂104变得更容易散开，因此可试图解决溢至上芯片上的此问题。
接下来将阐述其中布线1b的布线方向与树脂104的前进方向正交的情形。应注意，尽管阐述其中布线方向与树脂104的前进方向正交的情形（即，所述布线方向与所述前进方向以90°相交的情形），然而下文所述的所出现的问题及解决策略对于其中所述布线方向与树脂104的前进方向不相交的情形（尤其是所述布线方向与所述前进方向可被视为接近以90°正交的情形）也是相似的。
首先，将参照图3阐述其中布线方向与树脂104的前进方向正交的情形中所出现的问题。
在图3中，通过仅提取形成于半导体装置上的布线1b及上芯片2来图示图3A及图3B。图3A图示树脂104注入前的状态，且图3B图示树脂104注入后的状态。
通过参照图3A及图3B可以理解，在其中布线方向与树脂104的前进方向彼此正交的情形中，当从树脂104的注入位置观察时，可出现如下问题：倒角105不能形成于比上芯片2的接合区域更靠近内部的一侧的区域中。具体而言，在此接合区域的背面侧的区域中，通过毛细现象渗入接合区域中的树脂104的前进被沿与此前进方向正交的方向延伸的布线1b（凸部）阻挡，且此后可能无法前进。
因此，如图4所示，在其中布线方向与树脂104的前进方向正交的情形中，当从树脂104的注入位置观察时，与上芯片2的接合区域的背面侧的区域中包括突出部1c。
这样，树脂104可经由突出部1c而被灌注至与上芯片2的接合区域的背面侧的区域中。因此，可形成具有指定宽度的倒角105。
应注意，同样在图4所示的示例中，在形成于与上芯片2的接合区域的背面侧的区域中的布线1b中，尽管针对邻近所述接合区域边缘的布线1b而包括突出部1c，然而，据此，对应于其中树脂104的前进被接合区域的边缘阻挡的情形，树脂104可流出至比所述接合区域的此边缘更靠外的一侧。
此处，在其中布线方向与树脂104的前进方向正交的情形中，不仅存在倒角105的形成宽度问题，还存在树脂104本身可能无法填充至与上芯片2的接合区域的可能性。
图5是用于描述这一点的图。
应注意，在图5中，通过仅提取形成于每一实施例的半导体装置上的布线1b、上芯片2及坝1a来图示图5A及图5B，图5A图示树脂104注入前的状态，且图5B图示树脂104注入后的状态。
如图5A及图5B所示，在其中布线方向与树脂104的前进方向正交的情形中，可出现其中所注入的树脂104从坝1a漏出的情况，且树脂104可能无法填充于与上芯片2的接合区域中。
换言之，在所注入的树脂104到达与上芯片2的接合区域之前，树脂104的前进被与此前进方向正交的布线1b阻挡，树脂104沿与上芯片2的接合区域所存在的方向的散开被限制，且树脂104可能将在反作用下泄漏至坝1a之外。
为防止此种问题的发生，如图6所示，在其中布线方向与树脂104的前进方向正交的情形中，当从树脂104的注入位置观察时，与上芯片2的接合区域的正面侧的区域中包括突出部1c。
如果在与上芯片2的接合区域的正面侧中包括此突出部1c，则可经由突出部1c将在位置P处注入的树脂104引导至此接合区域中。换言之，通过防止树脂104泄漏至坝1a之外，可使树脂104填充于此接合区域中。
应注意，可根据用实验方法实际执行的结果等将突出部1c的形成位置设定在树脂104可填充于与上芯片102的接合区域中的位置处。
此处，根据上述说明可以理解，至少与上芯片2的接合区域的周围部分可包括突出部1c。
如果与上芯片2的接合区域的周围部分包括此种突出部1c，则对其中布线方向与树脂104的前进方向平行或正交的情形而言，倒角105可形成有指定宽度。此外，在其中布线方向与树脂104的前进方向彼此相交的情形中，通过使与上芯片2的接合区域的周围部分包括突出部1c，可防止出现不能填充树脂104的情况。
更具体而言，至少可针对在不存在突出部1c的情形中树脂104停止前进处的布线1b而包括突出部1c。这样，可对应于其中布线方向与树脂104的前进方向平行或正交的情形，使倒角105形成有指定宽度，或可对应于在布线方向与树脂104的前进方向彼此正交时树脂104不能填充于凸块间空隙中的情形，使树脂104填充于凸块间空隙中。
特别地，在形成具有指定宽度的倒角105时，在不存在突出部1c的情形中，可针对沿凸块间空隙流动至与上芯片2的接合区域之外的树脂104停止前进处的布线1b而包括突出部1c。
<2.制造方法>
接下来，将参照图7的流程图阐述如上所述实施例的半导体装置10的制造方法。
在图7中，步骤S101～S104是用于生产上芯片2的步骤，且步骤S105～S108是用于生产下芯片1的步骤。
上述用于获得上芯片2及下芯片1的步骤可并行执行。
首先，在步骤S101的上芯片形成步骤中，作为晶圆步骤，多个上芯片2形成于硅晶圆上。
接着，在所述多个上芯片2在晶圆上形成之后，通过步骤S102的凸块形成步骤在每一上芯片2上形成凸块3。凸块3形成于预先确定的指定位置处。
在凸块3形成于每一上芯片2上之后，通过步骤S103的背面研磨（BackGrinding；BGR）步骤，从背面侧对上面形成有上芯片2的硅晶圆研磨。
接着，在完成BGR步骤之后，通过步骤S104的切割步骤，将上芯片2中的每一者从硅晶圆切出。
另一方面，作为下芯片1侧上的步骤，首先通过步骤S105的下芯片形成步骤在硅晶圆上形成多个下芯片1。
接着，在所述多个下芯片形成于晶圆上之后，通过步骤S106的凸块/坝/突出部形成步骤在每一下芯片1上形成凸块3、坝1a及突出部1c。
凸块3、坝1a及突出部1c分别在预先确定的指定形成位置处形成。
例如，突出部1c可包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb、或Bi作为突出部1c的材料。通过使用上述材料，可在凸块3及坝1a的形成步骤（凸块步骤）中形成突出部1c。
在凸块3、坝1a及突出部1c形成于每一下芯片1上之后，通过步骤S107的BGR步骤，从背面侧对上面形成有下芯片1的硅晶圆研磨，随后通过步骤S108的切割步骤将每一下芯片1从硅晶圆切出。
在完成步骤S104及步骤S108的切割步骤之后，通过步骤S109的芯片分类步骤以指定方式排列所切出的上芯片2及下芯片1。具体而言，将所切出的上芯片2及下芯片1排列成适于通过下文中所述的凸块接合步骤将上芯片2与下芯片1中的每一者接合在一起。
在完成步骤S109的芯片分类步骤之后，通过步骤S110的凸块接合步骤，将每一上芯片2凸块接合至每一下芯片1上。具体而言，上芯片2与下芯片1通过使每组凸块3的形成表面相互面对而接合在一起。
在完成步骤S110的凸块接合步骤之后，通过步骤S111执行密封步骤。换言之，对每组凸块接合的上芯片2与下芯片1而言，通过从下芯片1的表面上的指定位置注入作为UF材料的液态树脂104来填充凸块接合区域中的空隙，随后，通过例如热处理等使树脂104固化来密封下芯片1与上芯片2之间的间隙。
在完成步骤S111的密封步骤之后，通过步骤S112的封装步骤对每组密封的下芯片1与上芯片2执行封装，这就完成了作为产品的半导体装置10。
至此，所述实施例的半导体装置10的制造步骤结束。
应注意，同样如图所示，步骤S102及S106的步骤为所谓的凸块步骤。此外，从步骤S103及S107的BGR步骤到密封步骤S111的步骤为所谓的CoC（Chip on Chip；芯片堆叠）步骤。
图8图示通过上述制造方法制造的半导体装置10的剖面结构。
在图8中，图示半导体装置10在密封步骤（S111）之前的剖面结构。
如图8所示，在本示例中，突出部1c形成为使此突出部的一部分切入与上芯片2接合的接合区域内部。
应注意，此处提及的与上芯片2的接合区域意为在凸块接合之后上芯片2覆盖下芯片1的区域。
通过使突出部1c的此部分切入与上芯片2的接合区域内部，可更确定地将已经前进至与上芯片2的接合区域中的凸块间空隙中的树脂104引导至此接合区域之外。
此外，如先前参照图5所述，当在布线方向与树脂104的前进方向彼此正交的情形中所注入的树脂104难以填充凸块间空隙时，可更确定地将所注入的树脂104引导至凸块间空隙中。
在下文中，将给出各部分尺寸的具体示例。
如先前参照图2B所述，以布线方向与树脂104的前进方向彼此相交（在此种情形中为彼此正交）型的半导体装置10为例。在本实施例中，对应于其中树脂104不能填充凸块间空隙的情形，当从树脂104的注入位置观察时，与上芯片2的接合区域的正面侧上仅包括一个突出部1c。
在本实施例的半导体装置10中，将下芯片1在水平方向上的长度（即下芯片1在与布线方向平行的方向上的长度）设定为9.2458mm，并将其在垂直方向上的长度设定为9.5222mm。此外，上芯片2在水平方向及垂直方向上的长度分别为8.134mm及7.910mm。在水平方向上，上芯片2的右侧边与坝1a之间的距离与上芯片2的左侧边与坝1a之间的距离同样地均为225μm。此外，在垂直方向上，将上芯片2的正面侧边（最靠近树脂104的注入位置的边）与坝1a之间的距离设定为725μm，并将上芯片2的背面侧边与坝1a之间的距离设定为228μm。
在本实施例中，将突出部1c切入与上芯片2的接合区域内部的部分的长度Wi设定为约100μm。整个突出部1c的长度为约600μm，且突出部1c存在于与上芯片2的接合区域外部的部分的长度Wo为约500μm。在此种情形中，假设上芯片2的正面侧边与坝1a之间的距离如上所述为725μm，则由725μm-500μm得出，从突出部1c的前端部直至坝1a的距离将为约225μm。
此外，期望突出部1c的高度h为约15μm～25μm。在呈本状态的具有倒装芯片结构的半导体装置中，此通常与在下芯片1上形成的约0.1μm～3μm的布线1b的高度（凸部的高度）相对应。
具体而言，在本实施例中，将突出部1c的高度h设定为约15μm。
在下文中，将阐述为验证突出部1c的有效性而执行的注入实验。
在本实验中，在其中布线方向与树脂104的前进方向彼此正交的情形中，以及在其中突出部1c将在上芯片102的正面侧上形成的情形中，当从树脂104的注入位置观察时，将针对其中存在突出部1c的情形及其中不存在突出部1c的情形，在其中树脂104的注入位置位于坝1a内150μm或325μm的情形中，确定是否对凸块间空隙执行树脂104填充以及存在或不存在泄漏。泄漏是指树脂104流动至坝1a之外的现象。
在实验中，使用从上芯片2的正面侧边直至坝1a的距离为735μm的半导体装置10。此外，在其中存在突出部1c的情形中，与上述实施例相似地使用突出部1c。换言之，整个突出部1c的长度为约600μm，且突出部1c切入与上芯片2接合的接合区域内部的部分的长度Wi约为100μm。在此种情形中，从突出部1c的前端部直至坝1a的距离为约225μm。
根据所述实验，在其中不存在突出部1c的情形中，即使树脂104的注入位置为上述位置150μm或325μm之任一者，也不能将树脂104填充至凸块间空隙中，并将因此出现泄漏。应注意，尽管所述实验针对上述位置150μm执行三次并针对上述位置325μm执行两次，但所获得的所有结果均相似。
与此相比，在其中包括突出部1c的情形中，即使树脂104的注入位置为上述位置150μm或325μm之任一者，也可对凸块间空隙执行树脂104填充。应注意，尽管实验次数为针对上述位置150μm执行三次并针对上述位置325μm执行两次，但所获得的所有结果均相似。
<3.变化例>
尽管至此已阐述根据本发明的各实施例，但本发明并非仅限于上述所例示的特定示例。
例如，上文中所包括的各部分的尺寸仅用于举例，且此可根据实施例确定为任意的尺寸。
此外，在此前所述的说明中，例如，尽管已阐述其中通过形成为跨过布线1b的多条线（凸部）上的一个突出部来引导树脂104达仅所需距离的情形，然而可以代替的是，如图9所示，其也可被构造成通过将多个突出部1c设置成形成跨过布线1b的仅一条线上来引导树脂104达仅所需距离。
此外，例如，除了呈矩形的突出部1c的外部形状之外，外部形状也可为另一形状，例如为图9B所示的圆形。在图9B所示的示例中，图示其中呈圆形的突出部1c形成为跨过所述多条布线1b的每一者上。
在引导树脂104达仅所需距离时，如图9B及图9C所示，其可构造为形成多个突出部1c以跨过所述多条布线1b。在图9C中，图示了将多个矩形的突出部1c设置成跨过所述多条布线1b的示例。
此外，在此前所述的说明中，尽管已说明了突出部1c在多个下芯片1形成于晶圆上的阶段中形成的情形，然而也可在通过切割步骤切出每一下芯片1的阶段中执行突出部1c的形成步骤。
<本发明>
此外，本发明也可被构造如下。
（1）一种半导体装置，其包括：
第一半导体芯片及第二半导体芯片，所述第一半导体芯片与所述第二半导体芯片彼此凸块接合，所述第一半导体芯片与所述第二半导体芯片之间的间隙被从所述第一半导体芯片上的指定位置注入的树脂密封，以使得通过凸块接合而形成的凸块间空隙被所述树脂填充；以及
多个凹凸部，其形成于所述第一半导体芯片的与所述第二半导体芯片接合的表面侧上并具有突出部，所述突出部跨过所述多个凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部。
（2）如（1）所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向平行的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的两个侧表面侧的区域上。
（3）如（1）所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的背面侧的区域上。
（4）如（1）至（3）中的任一项所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的正面侧的区域上。
（5）如（1）～（4）中的任一项所述的半导体装置，
其中所述多个凹凸部是随着布线的形成而设置的。
（6）如（1）～（5）中的任一项所述的半导体装置，其中，
所述突出部包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb及Bi之任一者。
（7）如（1）～（6）中的任一项所述的半导体装置，其中，
所述突出部的高度为0.1μm～3μm，且所述凸部的高度为15μm～25μm。
（8）如（1）～（7）中的任一项所述的半导体装置，
所述突出部的一部分切入所述第一半导体芯片与所述第二半导体芯片之间的所述接合区域的内部。
（9）一种制造半导体装置的方法，其包括：
在第一半导体芯片上形成突出部，所述第一半导体芯片的表面侧上形成有多个凹凸部以及用于凸块接合第二半导体芯片的凸块，所述突出部跨过所述凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部；
将所述第一半导体芯片与所述第二半导体芯片凸块接合于一起；以及
通过从所述第一半导体芯片上的指定位置注入树脂，并且用所述树脂填充在所述凸块接合步骤随着所述凸块接合而形成的凸块间空隙，从而密封所述第一半导体芯片与所述第二半导体芯片之间的间隙。
本发明所包含的主题与2012年9月21日向日本专利局提出申请的日本优先权专利申请案JP2012-208303中所公开的主题相关，所述日本优先权专利申请案的全部内容以引用方式并入本文中。

Claims (9)

1.一种半导体装置，其包括：
第一半导体芯片及第二半导体芯片，所述第一半导体芯片与所述第二半导体芯片彼此凸块接合，并且所述第一半导体芯片与所述第二半导体芯片之间的间隙被从所述第一半导体芯片上的指定位置注入的树脂密封，以使得通过凸块接合所形成的凸块间空隙被所述树脂填充；以及
多个凹凸部，其形成于所述第一半导体芯片的与所述第二半导体芯片接合的表面侧上并具有突出部，所述突出部跨过所述多个凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部。
2.如权利要求1所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向平行的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片的所述接合区域的两个侧表面侧的区域上。
3.如权利要求1所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片的所述接合区域的背面侧的区域上。
4.如权利要求1或3所述的半导体装置，其中，
所述多个凹凸部的纵向是与从所述指定位置注入的所述树脂在所述第一半导体芯片上的前进方向相交的方向，以及
当从所述树脂的所述注入位置观察时，所述突出部在所述第一半导体芯片上形成于与所述第二半导体芯片接合的所述接合区域的正面侧的区域上。
5.如权利要求1～3中的任一项所述的半导体装置，其中，所述多个凹凸部是随着布线的形成而设置的。
6.如权利要求1～3中的任一项所述的半导体装置，其中，
所述突出部包含环氧树脂、聚酰亚胺、聚酰胺、丙烯酸、Al、P、Fe、Co、Ni、Cu、Zn、Ga、Ge、Ag、Cd、In、Sn、Sb、Au、Pb及Bi之任一者。
7.如权利要求1～3中的任一项所述的半导体装置，其中，所述突出部的高度为0.1μm～3μm，且所述凸部的高度为15μm～25μm。
8.如权利要求1～3中的任一项所述的半导体装置，其中，所述突出部的一部分切入所述第一半导体芯片与所述第二半导体芯片之间的所述接合区域的内部。
9.一种制造半导体装置的方法，其包括：
在第一半导体芯片上形成突出部，所述第一半导体芯片的表面侧上形成有多个凹凸部以及用于凸块接合第二半导体芯片的凸块，所述突出部跨过所述凹凸部中的形成于所述第一半导体芯片与所述第二半导体芯片之间的接合区域的周围部分中的凸部之中的至少一个凸部；
将所述第一半导体芯片与所述第二半导体芯片凸块接合在一起；以及
通过从所述第一半导体芯片上的指定位置注入树脂，并且用所述树脂填充在所述凸块接合步骤随着所述凸块接合而形成的凸块间空隙，从而密封所述第一半导体芯片与所述第二半导体芯片之间的间隙。
CN201310415331.7A 2012-09-21 2013-09-12 半导体装置及其制造方法 Active CN103681536B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-208303 2012-09-21
JP2012208303A JP5954075B2 (ja) 2012-09-21 2012-09-21 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN103681536A true CN103681536A (zh) 2014-03-26
CN103681536B CN103681536B (zh) 2018-07-13

Family

ID=50318658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310415331.7A Active CN103681536B (zh) 2012-09-21 2013-09-12 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US8987903B2 (zh)
JP (1) JP5954075B2 (zh)
CN (1) CN103681536B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252302A (zh) * 2015-06-09 2016-12-21 英飞凌科技股份有限公司 包括用于控制底部填充材料流动的结构的半导体装置
CN109728063A (zh) * 2019-01-08 2019-05-07 京东方科技集团股份有限公司 显示基板及显示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6919725B2 (ja) * 2018-01-19 2021-08-18 三菱電機株式会社 半導体装置、その製造方法及び電力変換装置
US20230268312A1 (en) * 2022-02-18 2023-08-24 Bae Systems Information And Electronic Systems Integration Inc. Soft touch eutectic solder pressure pad

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221320A (ja) * 2003-01-15 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20060266545A1 (en) * 2005-05-24 2006-11-30 Nitto Denko Corporation Wired circuit board
JP2010021471A (ja) * 2008-07-14 2010-01-28 Sharp Corp 半導体装置および半導体装置の製造方法
CN101794765A (zh) * 2009-01-21 2010-08-04 索尼公司 半导体装置以及半导体装置的制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426266A (en) * 1993-11-08 1995-06-20 Planar Systems, Inc. Die bonding connector and method
JP3129960B2 (ja) * 1996-02-27 2001-01-31 シャープ株式会社 Ｆｐｃ上のベアチップｉｃの樹脂封止構造およびその製造方法
JP3431406B2 (ja) * 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
JP3390664B2 (ja) * 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP2006140537A (ja) * 2000-03-02 2006-06-01 Murata Mfg Co Ltd 配線基板およびその製造方法
JP4041649B2 (ja) * 2000-10-26 2008-01-30 松下電器産業株式会社 電子部品の実装方法及び電子部品実装体
TW544901B (en) * 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
JP2005085931A (ja) * 2003-09-08 2005-03-31 Nec Semicon Package Solutions Ltd 半導体チップ及びその実装回路基板
JP2005175261A (ja) * 2003-12-12 2005-06-30 Fujitsu Ten Ltd 基板の電子部品実装構造および方法
US7033864B2 (en) * 2004-09-03 2006-04-25 Texas Instruments Incorporated Grooved substrates for uniform underfilling solder ball assembled electronic devices
JP4502204B2 (ja) * 2005-03-22 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP4536603B2 (ja) * 2005-06-09 2010-09-01 新光電気工業株式会社 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
JP2008091649A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置
JP4435187B2 (ja) * 2007-02-05 2010-03-17 株式会社東芝 積層型半導体装置
JP2009206314A (ja) * 2008-02-28 2009-09-10 Kyocera Chemical Corp 片面樹脂封止型半導体装置
JP2012074449A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221320A (ja) * 2003-01-15 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20060266545A1 (en) * 2005-05-24 2006-11-30 Nitto Denko Corporation Wired circuit board
JP2010021471A (ja) * 2008-07-14 2010-01-28 Sharp Corp 半導体装置および半導体装置の製造方法
CN101794765A (zh) * 2009-01-21 2010-08-04 索尼公司 半导体装置以及半导体装置的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252302A (zh) * 2015-06-09 2016-12-21 英飞凌科技股份有限公司 包括用于控制底部填充材料流动的结构的半导体装置
US10325783B2 (en) 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
CN109728063A (zh) * 2019-01-08 2019-05-07 京东方科技集团股份有限公司 显示基板及显示装置
US11569332B2 (en) 2019-01-08 2023-01-31 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display device

Also Published As

Publication number Publication date
US20140151873A1 (en) 2014-06-05
JP2014063888A (ja) 2014-04-10
US8987903B2 (en) 2015-03-24
CN103681536B (zh) 2018-07-13
JP5954075B2 (ja) 2016-07-20

Similar Documents

Publication Publication Date Title
JP5168160B2 (ja) 半導体装置及び半導体装置の製造方法
US10854577B2 (en) 3D die stacking structure with fine pitches
CN103681536A (zh) 半导体装置及其制造方法
JP5331303B2 (ja) 半導体装置の製造方法
US9172028B2 (en) Semiconductor device
TWI458054B (zh) 半導體裝置及半導體裝置之製造方法
US9263377B2 (en) POP structures with dams encircling air gaps and methods for forming the same
KR20070023519A (ko) 반도체 장치
US9929070B2 (en) Isolation rings for packages and the method of forming the same
US8304918B2 (en) Method for manufacturing electronic device and electronic device
JP2009177061A (ja) 半導体装置及び半導体装置の製造方法
JPWO2013105153A1 (ja) 半導体装置
WO2021164605A1 (zh) 注塑模具及注塑方法
US20100320623A1 (en) Semiconductor device and method for manufacturing the same
JP2010050128A (ja) 半導体チップモジュール
JP2010040955A (ja) 半導体装置及びその製造方法
JP4872605B2 (ja) 半導体装置の製造方法
TWI713167B (zh) 覆晶半導體封裝結構及其封裝方法
KR20130014881A (ko) 홈이 형성된 기판을 포함하는 반도체 장치
US9431272B2 (en) Printed circuit board including through region and semiconductor package formed by using the same
JP2012190999A (ja) 半導体装置
CN115249763A (zh) 一种磁存储芯片的磁屏蔽器件及其制作方法和半导体器件
JP2015111735A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant