KR20210001929U - 칩 패키지 구조 및 그 회로 기판 - Google Patents

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신-하오 황
원-푸 저우
궈-시엔 쉬
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Abstract

칩 패키지 구조는 회로 기판, 칩 및 언더필을 포함하고, 상기 회로 기판은 기판, 복수의 제1 회로 및 복수의 제2 회로를 포함하고, 상기 기판은 칩 설치 영역 및 언더필 커버 영역을 구비하고, 상기 각 제1 회로의 제1 회로 부분 및 이너 리드는 상기 언더필 커버 영역 및 상기 칩 설치 영역에 설치되고, 상기 제2 회로들은 상기 칩 설치 영역에 설치되나 인접한 상기 이너 리드 사이에는 설치되지 않으므로, 인접한 상기 제1 회로 부분 사이에 비교적 큰 폭의 공간을 가지며, 상기 공간은 상기 언더필이 상기 회로 기판과 상기 칩 사이로 흘러가게 함으로써, 상기 회로 기판과 상기 칩 사이에서 기포가 발생되지 않도록 할 수 있다.

Description

칩 패키지 구조 및 그 회로 기판{Chip package and circuit board thereof}
본 고안은 칩 패키지 구조 및 회로 기판에 관한 것으로, 특히 칩 설치 영역에 더미 리드가 설치되는 칩 패키지 구조 및 그 회로 기판에 관한 것이다.
전자 제품의 소형화 및 다기능화에 따라 칩 및 상기 칩이 탑재된 회로 기판도 소형화되어야 하나, 상기 칩 및 상기 회로 기판을 소형화할 경우, 상기 칩과 상기 회로 기판 사이를 충진하는 언더필의 흐름이 순조롭지 않고, 특히 상기 칩에 복수의 더미 범프(dummy bumps)가 설치된 경우, 상기 더미 범프를 접합하기 위해 상기 회로 기판에도 반드시 복수의 더미 리드가 설치되어야 하며, 면적이 제한된 회로 기판에서, 상기 더미 리드들이 많을수록 상기 언더필이 상기 칩과 상기 회로 기판 사이로 흘러가기 어려워, 상기 칩과 상기 회로 사이에 기포가 형성될 수 있다.
그밖에, 상기 더미 리드들이 많을수록, 열 압착 공정에서 인접한 더미 리드 또는 더미 블록은 상기 회로 기판이 수축되거나 팽창됨으로 인해 서로 접촉하게 되어 단락될 수 있다.
또한, 상기 더미 리드들의 수가 증가하면, 회로 형성 직후 인접한 회로 사이의 브릿지(bridge) 현상을 검출할 수 없고, 반드시 칩이 회로 기판에 압착된 후에 이상을 검출할 수 있으므로, 제조 원가가 증가하고 제품 수율을 저하시킨다.
본 고안의 목적은 언더필 커버 영역에 위치한 인접 회로 사이에 비교적 큰 공간을 형성함으로써, 언더필이 칩과 회로 기판 사이에 빠르게 충진되어, 상기 칩과 상기 회로 기판 사이에 기포가 발생되지 않도록 하며, 또한 인접한 회로 또는 범프가 열 압착 공정에서 서로 접촉하여 단락되는 것을 방지할 수 있으며, 또한 회로 형성 공정에서 인접한 회로의 브릿지 현상이 발생하는 것을 방지할 수 있다.
본 고안의 회로 기판은 기판, 복수의 제1 회로, 복수의 제2 회로 및 솔더 레지스트층을 포함하고, 상기 기판은 칩 설치 영역 및 언더필 커버 영역을 포함하며, 제1 축 방향을 따라, 상기 언더필 커버 영역은 상기 칩 설치 영역에 인접하고, 상기 각 제1 회로는 이너 리드 및 제1 회로 부분을 구비하며, 상기 제1 회로 부분은 상기 이너 리드에 연결되고, 상기 제1 축 방향과 교차되는 제2 축 방향을 따라 상기 제1 회로들은 상기 기판에 배열 설치되고, 인접한 상기 제1 회로 부분 사이에 제1 공간을 구비하며, 상기 제1 공간은 제1 폭을 구비하고, 상기 각 제1 회로의 상기 이너 리드는 칩의 제1 범프가 접합되도록 상기 칩 설치 영역에 설치되고, 상기 각 제1 회로의 상기 제1 회로 부분은 상기 언더필 커버 영역에 설치되며, 상기 제2 회로들은 상기 칩 설치 영역에 설치되며 인접한 상기 이너 리드 사이에는 설치되지 않고, 상기 각 제2 회로는 상기 칩의 제2 범프를 접합하기 위한 것이며, 상기 각 제2 회로는 폭을 구비하고, 상기 폭은 상기 제1 폭 보다 크지 않고, 상기 솔더 레지스트층은 상기 기판을 커버하고, 상기 칩 설치 영역, 상기 언더필 커버 영역, 상기 각 제1 회로의 상기 이너 리드 및 상기 제1 회로 부분, 상기 제1 공간 및 상기 제2 회로들을 노출시킨다.
본 고안의 칩 패키지 구조는 상기 회로 기판, 칩 및 언더필을 포함하고, 상기 칩은 상기 칩 설치 영역에 설치되고, 상기 칩은 복수의 제1 범프 및 복수의 제2 범프를 구비하고, 상기 제1 범프들은 상기 이너 리드들에 접합되고, 상기 제2 범프들은 상기 제2 회로들에 접합되고, 상기 언더필은 상기 기판과 상기 칩 사이에 충진되고, 상기 언더필 커버 영역 및 상기 제1 회로의 상기 제1 회로 부분을 커버한다.
상기 제2 회로들은 상기 칩 설치 영역에 설치되며 인접한 상기 이너 리드들 사이에는 설치되지 않으므로, 인접한 상기 제1 회로 부분들 사이에 비교적 넓은 상기 제1 공간이 형성되고, 상기 언더필을 충진할 때, 상기 칩과 상기 회로 기판 사이에 기포가 발생되지 않도록 할 수 있고, 상기 칩 설치 영역에 설치된 상기 각 제2 회로를 통해 인접한 회로 또는 범프가 열 압착 시 서로 접촉하여 단락되는 것을 방지할 수 있으며, 회로 형성 공정에서 인접한 회로의 브릿지 현상이 발생하는 것을 방지할 수도 있다.
도 1은 본 고안의 회로 기판의 평면도이다.
도 2는 도 1의 부분 확대도이다.
도 3은 본 고안의 칩 패키지 구조의 평면도이다.
도 4는 도3의 부분 확대도이다.
도 5는 본 고안의 칩 패키지 구조의 단면도이다.
도 1과 도 2는 본 고안의 회로 기판(100)이며, 상기 회로 기판(100)은 기판(110), 복수의 제1 회로(120), 복수의 제2 회로(140) 및 솔더 레지스트층(150)을 포함하고, 상기 기판(110)의 재료는 폴리이미드(Polyimide, PI)를 선택하나, 이에 한정 되지 않는다. 상기 기판(110)은 칩 설치 영역(111) 및 언더필 커버 영역(112)을 구비하며, 제1 축(Y) 방향을 따라 상기 언더필 커버 영역(112)은 상기 칩 설치 영역(111)에 인접한다. 본 실시예에서, 상기 기판(110)은 회로 레이아웃 영역(113)을 더 구비하고, 상기 회로 레이아웃 영역(113)은 상기 언더필 커버 영역(112)에 인접하고, 상기 언더필 커버 영역(112)은 상기 칩 설치 영역(111) 및 상기 회로 레이아웃 영역(113) 사이에 위치한다. 상기 솔더 레지스트층(150)은 상기 회로 레이아웃 영역(113)을 커버한다.
도 1과 도 2를 참고하면, 상기 제1 축(Y) 방향과 교차하는 제2 축(X) 방향을 따라 상기 제 1 회로(120)들이 상기 기판(110)에 배열 설치되고, 상기 각 제1 회로(120)는 이너 리드(121) 및 제1 회로 부분(122)을 구비하며, 상기 제1 회로 부분(122)은 상기 이너 리드(121)에 연결되고, 상기 이너 리드(121)들은 상기 칩 설치 영역(111)에 설치되고, 상기 제1 회로 부분(122)은 상기 언더필 커버 영역(112)에 설치된다. 도 2를 참고하면, 인접한 상기 제1 회로 부분(122)들 사이에 제1 공간(131)을 구비하고, 상기 제1 공간(131)은 제1 폭(W1)을 구비하며, 바람직하게, 상기 제1 폭(W1)은 5 μm 이상이며, 인접한 상기 이너 리드(121)들 사이에 제2 공간(132)을 구비하고, 상기 제2 공간(132)은 상기 제1 공간(131)에 연통되고, 상기 제2 공간(132)은 제2 폭(W2)을 구비하며, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 작지 않다.
도 3, 도 4 및 도 5를 참고하면, 본 고안의 칩 패키지 구조(10)로서, 상기 칩 패키지 구조(10)는 상기 회로 기판(100), 칩(200) 및 언더필(300)을 포함한다. 상기 이너 리드(121)들은 상기 칩(200)의 복수의 제1 범프(210)를 접합하기 위한 것이며, 본 실시예에서, 상기 각 제1 회로(120)는 제2 회로 부분(123) 및 아우터 리드(124)를 더 구비하며, 상기 제2 회로 부분(123)들은 상기 회로 레이아웃 영역(113)에 설치되고, 상기 솔더 레지스트층(150)은 상기 제2 회로 부분(123)들을 커버하고, 상기 아우터 리드(124)들을 노출시키고, 상기 제2 회로 부분(123)은 상기 제1 회로 부분(122)에 연결되고, 상기 제1 회로 부분(122)은 상기 이너 리드(121)와 상기 제2 회로 부분(123) 사이에 위치하고, 상기 아우터 리드(124)는 다른 전자 소자(미도시)에 접합하기 위한 것이다.
도 1과 도 2를 참고하면, 상기 제2 회로(140)들은 상기 칩 설치 영역(111)에 설치되며 인접한 상기 이너 리드(121)들 사이에 설치되지 않는다. 본 실시예에서, 상기 제1 축(Y)은 상기 제1 공간(131) 및 상기 제2 회로(140)를 통과하고, 상기 제1 회로(120)들과 상기 제2 회로(140)들 사이에 비교적 큰 공간을 갖도록 함으로써 상기 언더필(300)이 상기 회로 기판(100)과 상기 칩(200)에서 유동하도록 한다. 상기 제2 회로(140)들은 상기 칩(200)의 복수의 제2 범프(220, 도3, 도 4 및 도 5 참고)를 접합하기 위한 것이며, 상기 각 제2 회로(140)는 폭(W)을 구비하고, 상기 제1 폭(W1)은 상기 폭(W)보다 작지 않고, 바람직하게는, 상기 제2 폭(W2)도 상기 폭(W)보다 작지 않다. 또한 인접한 상기 제2 회로(140)들 사이에 제3 공간(141)을 구비하고, 상기 제3 공간(141)은 제3 폭(W3)을 구비한다.
상기 기판(110)은 재료, 제조공정 환경온도 및 제조공정 시간 등 조건의 상이함으로 인해 팽창 또는 수축되므로, 상기 제1 공간(131), 상기 제2 공간(132) 및 상기 제3 공간(141)의 폭이 상기 기판(110)의 팽창 또는 수축에 따라 변화하여, 상기 제1 공간, 상기 제2 공간(132) 및 상기 제3 공간(141)의 폭이 규격 요구에 부합할 수 없게 된다. 규격 요구에 부합하기 위해, 상기 제1 공간(131)의 상기 제1 폭(W1), 상기 제2 공간(132)의 상기 제2 폭(W2) 및 상기 제3 공간(141)의 상기 제3 폭(W3)은 하기 공식에 부합되어야 한다.
W1=A1+R1 그리고 A1=R1×C, 여기서 W1은 상기 제1 폭이고, A1은 제1 보상값이며, R1은 제1 설정값이고, 상기 제1 설정값은 상기 제1 공간(131)의 규격요구값이며, C는 0.001 이하의 계수이다.
W2=A2+R2 그리고 A2=R2×C, 여기서 W2는 상기 제2 폭이고, A2는 제2 보상값이며, R2는 제2 설정값이고, 상기 제2 설정값은 상기 제2 공간(132)의 규격요구값이며, C는 0.001 이하의 계수이다.
W3=A3+R3 그리고 A3=R3×C, 여기서 W3은 상기 제3 폭이고, A3은 제3 보상값이며, R3은 제3 설정값이고, 상기 제3 설정값은 상기 제3 공간(141)의 규격요구값이며, C는 0.001 이하의 계수이다.
도 3과 도 4를 참고하면, 열 압착 공정에서, 상기 기판(110)은 열을 받아 팽창 또는 수축되는데, 상기 보상값에 의해, 상기 각 이너 리드(121) 및 상기 각 제2 회로(140)가 상기 제1 범프(210) 및 상기 각 제2 범프(220)에 각각 맞접합되도록 하여, 상기 칩(200)의 상기 제1 범프(210)들이 상기 이너 리드(121)들에 접합될 때, 또는 상기 제2 범프(220)들이 상기 제2 회로(140)에 접합될 때 편향되면서, 단락 또는 접합 면적이 부족하게 되는 것을 방지할 수 있다.
도 1과 도 2를 참고하면, 상기 솔더 레지스트층(150)은 상기 기판(100)을 커버하고, 상기 칩 설치 영역(111), 상기 언더필 커버 영역(112), 상기 복수의 이너 리드(121), 상기 복수의 제1 회로 부분(122), 상기 제1 공간(131) 및 상기 복수의 제2 회로(140)를 노출시킨다. 본 실시예에서, 상기 솔더 레지스트층(150)은 상기 회로 레이아웃 영역(113) 및 상기 복수의 제2 회로 부분(123)을 더 커버한다.
도 3, 도 4 및 도 5를 참고하면, 상기 칩 패키지 구조(10)의 상기 칩(200)은 상기 칩 설치 영역(111)에 설치되고, 상기 제1 범프(210)들은 상기 이너 리드(121)들에 접합되고, 상기 제2 범프(220)들은 상기 제2 회로(140)들에 접합된다. 본 실시예에서, 도 3과 도 5를 참고하면, 상기 제2 축(X) 방향을 따라, 상기 칩(200)은 길이(L)를 구비하고, 상기 길이(L)는 42 mm 이하이며, 상기 각 제1 범프(210)는 두께(D)를 구비하고, 상기 두께(D)는 18 μm 이하이다. 바람직하게는, 상기 각 제1 범프(210)의 상기 두께(D)와 상기 각 제2 범프(220)의 두께는 실질적으로 동일하다.
도 4와 도 5 를 참고하면, 상기 언더필(300)은 상기 기판(110)과 상기 칩(200) 사이에 충진되고, 상기 언더필(300)은 상기 언더필 커버 영역(112) 및 상기 제1 회로 부분(122)들을 커버한다. 바람직하게는, 상기 언더필(300)은 상기 복수의 이너 리드(121), 상기 복수의 제1 범프(210) 및 상기 복수의 제2 범프(220)를 커버한다.
본 고안은 상기 제2 회로(140)들이 상기 칩 설치 영역(111)에 설치되나 인접한 상기 이너 리드(121)들 사이에는 설치되지 않도록 하므로, 인접한 상기 제1 회로 부분(122)들 사이에 비교적 넓은 상기 제1 공간(131)을 구비하여, 회로 형성 공정에서 인접한 회로의 브릿지 현상이 발생하는 것을 방지할 수 있으며, 상기 열 압착 공정에서 인접한 상기 복수의 제1 범프(210) 또는 인접한 상기 복수의 제1 회로(120)가 서로 접촉하여 단락되는 것을 방지하며, 또한 상기 언더필(300)을 충진할 때, 상기 언더필 커버 영역(112)에 도포되는 상기 언더필(300)이 상기 제1 공간(131)을 통해 상기 기판(110)과 상기 칩(200) 사이로 흘러가게 함으로써, 상기 칩(200)과 상기 회로 기판(100) 사이에서 기포가 발생되지 않도록 할 수 있다.
본 고안의 보호범위는 청구범위를 기준으로 하며, 당업자가 본 고안의 정신과 범위를 이탈하지 않는 범위 내에서 행한 수정 및 변경은 모두 본 고안의 보호범위에 속한다.

Claims (10)

  1. 기판, 복수의 제1 회로, 복수의 제2 회로, 솔더 레지스트층을 포함하고,
    상기 기판은, 칩 설치 영역 및 언더필 커버 영역을 구비하고, 제1 축 방향을 따라 상기 언더필 커버 영역은 상기 칩 설치 영역에 인접하며;
    각각의 상기 제1 회로는, 이너 리드 및 제1 회로 부분을 구비하며, 상기 제1 회로 부분은 상기 이너 리드에 연결되고, 상기 제1 축 방향과 교차되는 제2 축 방향을 따라 상기 제1 회로는 상기 기판에 배열 설치되고, 인접한 상기 제1 회로 부분 사이에 제1 공간을 구비하며, 상기 제1 공간은 제1 폭을 구비하며, 상기 각 제1 회로의 상기 이너 리드는 칩의 제1 범프가 접합되도록 상기 칩 설치 영역에 설치되고, 각각의 상기 제1 회로의 상기 제1 회로 부분은 상기 언더필 커버 영역에 설치되며;
    상기 제2 회로들은, 상기 칩 설치 영역에 설치되며 인접한 상기 이너 리드 사이에는 설치되지 않고, 각각의 상기 제2 회로는 상기 칩의 제2 범프를 접합하기 위한 것이며, 각각의 상기 제2 회로는 폭을 구비하고, 제1 폭은 상기 폭 보다 작지 않고;
    상기 솔더 레지스트층은 상기 기판을 커버하고, 상기 칩 설치 영역, 상기 언더필 커버 영역, 각각의 상기 제1 회로의 상기 이너 리드 및 상기 제1 회로 부분, 상기 제1 공간 및 상기 제2 회로들을 노출시키는,
    회로 기판.
  2. 제1항에 있어서,
    인접한 상기 이너 리드 사이에 제2 공간을 구비하고, 상기 제2 공간은 상기 제1 공간에 연통되며, 상기 제2 공간은 제2 폭을 구비하고, 상기 제2 폭은 상기 제1 폭보다 작지 않고, 상기 제2 폭은 상기 제2 회로의 상기 폭보다 작지 않은,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 공간의 상기 제1 폭은 하기 공식에 부합되며,
    W1=A1+R1, A1=R1×C
    여기서 W1은 상기 제1 폭이고, A1은 제1 보상값이며, R1은 제1 설정값이고, 상기 제1 설정값은 상기 제1 공간의 규격 요구값이며, C는 0.001 이하의 계수인,
    회로 기판.
  4. 제2항에 있어서,
    상기 제2 공간의 상기 제2 폭은 하기 공식에 부합되며,
    W2=A2+R2, A2=R2×C
    여기서 W2는 상기 제2 폭이고, A2는 제2 보상값이며, R2는 제2 설정값이고, 상기 제2 설정값은 상기 제2 공간의 규격 요구값이며, C는 0.001 이하의 계수인,
    회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    인접한 상기 제2 회로들 사이에 제3 공간을 구비하며, 상기 제3 공간은 제3 폭을 가지며, 상기 제3 폭은 하기 공식에 부합되며;
    W3=A3+R3, A3=R3×C,
    여기서, W3은 상기 제3 폭이고, A3은 제3 보상값이며, R3은 제3 설정값이고, 상기 제3 설정값은 상기 제3 공간의 규격 요구값이며, C는 0.001 이하의 계수인,
    회로 기판.
  6. 제1항에 있어서,
    상기 제1 폭은 5 μm 이상인 회로 기판.
  7. 제1항에 있어서,
    상기 제1 축은 상기 제1 공간 및 제2 회로를 통과하는 회로 기판.
  8. 제1항 내지 제 7항 중 어느 한 항의 회로기판;
    상기 칩 설치영역에 설치되고, 복수의 제1 범프 및 복수의 제2 범프를 구비하며, 상기 제1 범프들은 상기 이너 리드들에 접합되고, 상기 제2 범프들은 상기 제2 회로들에 접합되는 칩; 및
    상기 기판과 상기 칩 사이에 충진되고, 상기 언더필 커버 영역 및 상기 제1 회로의 상기 제1 회로 부분을 커버하는 언더필을 포함하는,
    칩 패키지 구조.
  9. 제8항에 있어서,
    상기 제2 축 방향을 따라, 상기 칩은 길이를 가지며, 상기 길이는 42 mm 이하인,
    칩 패키지 구조.
  10. 제8항에 있어서,
    각각의 상기 제1 범프는 두께를 가지며, 상기 두께는 18 μm 이하인,
    칩 패키지 구조.
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