KR100392720B1 - 배선의 레이아웃이 향상된 칩 스케일 패키지 - Google Patents

배선의 레이아웃이 향상된 칩 스케일 패키지 Download PDF

Info

Publication number
KR100392720B1
KR100392720B1 KR10-2000-0058098A KR20000058098A KR100392720B1 KR 100392720 B1 KR100392720 B1 KR 100392720B1 KR 20000058098 A KR20000058098 A KR 20000058098A KR 100392720 B1 KR100392720 B1 KR 100392720B1
Authority
KR
South Korea
Prior art keywords
wiring board
chip
wiring
semiconductor chip
opening
Prior art date
Application number
KR10-2000-0058098A
Other languages
English (en)
Other versions
KR20010070124A (ko
Inventor
류우진 후미히라
Original Assignee
닛폰 덴키(주)
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛폰 덴키(주), 엔이씨 일렉트로닉스 코포레이션 filed Critical 닛폰 덴키(주)
Publication of KR20010070124A publication Critical patent/KR20010070124A/ko
Application granted granted Critical
Publication of KR100392720B1 publication Critical patent/KR100392720B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 장치는 외주부에 전극을 갖는 반도체 칩과, 상기 반도체 칩에 부착된 제 1과 제 2 표면을 갖고 상기 반도체 칩의 전극을 노출시키기 위한 개구부를 갖는 배선 기판과, 상기 배선 기판의 제 2 표면상에 배열되고 상기 개구부와 비교하여 상기 배선 기판의 내측에 배열된 외부 단자를 포함한다. 상기 반도체 장치는 상기 전극과 외부 단자를 전기적으로 접속하기 위해 배선 기판의 제 2 표면상에 매설된 배선을 포함한다. 상기 배선은 상기 외부 단자로부터 배선 기판의 외측으로 연장하고 상기 개구부를 우회하여 상기 전극에 도달한다.

Description

배선의 레이아웃이 향상된 칩 스케일 패키지{Chip scale package in which layout of wiring lines is improved}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 칩 패드와 패키지의 외부 단자를 상호 접속하기 위한 칩 스케일(사이즈) 패키지(CSP; Chip Scale Package)의 배선 레이아웃(layout)에 관한 것이다.
치수에 있어서, CSP는 사용중인 칩과 동일하거나 또는 약간 더 크고, 상기 칩 사이즈와 비교하여 치수에 있어서 소형화된 고정밀도형 패키지로서 사용된다.
CSP들이 외형에 있어서 BGA와 LGA로 대표되는 에리어형(단자들이 패키지 표면상에 격자형으로 배열됨) 패키지들과 SOP, SON, QFP 및 QFN으로 대표되는 외주형(단자들이 외주에 배열됨) 패키지들로 대략 분류되지만, 본 발명은 에리어형 CSP들에 관한 것이다.
최근에, 외부 단자를 땜납 볼로서 배열한 BGA형 CSP가 폭넓게 사용된다.
도 3a 내지 도 3c는 종래의 BGA형 CSP(1)를 도시한다. 도 3a는 그 저면도이고, 도 3b는 그 측면도이며, 도 3c는 도 3a의 A 부분의 확대도이다.
종래의 BGA형 CSP(1)에 있어서, 외부 단자(14)는 반도체 칩(15a)의 표면상에 배열된다. 종래의 BGA형 CSP(1)는 구성에 있어서 배선 기판(11)과, 이 배선 기판(11)의 외주(periphery) 부근에 설치된 배선 기판 개구부(12)와, 상기 배선 기판(11)의 저부에 매설된 배선(13)과, 상기 배선 기판(11)의 저부에 설치된 외부 단자(14)와, 상기 배선 기판(11)의 상부면에 페이스 다운으로 탑재되고 상기 배선 기판(11) 보다 치수에 있어서 약간 더 작은 반도체 칩(15a)과, 이 반도체 칩(15a)의 외주에 설치된 칩 패드(16) 및 상기 반도체 칩(15a)의 측면과 상기 배선 기판(11)의 상면의 외주에 적용되는 보강 수지(17)를 포함한다.
종래의 BGA형 CSP(1)는 반도체 칩 표면상에 배열된 외부 단자를 가지므로, 도 3c에 도시된 바와 같이 패키지의 외부로부터 내부로 향해서 배선 기판(11)의 외주와, 반도체 칩(15a)의 외주와, 칩 패드(16) 및, 최외주 외부 단자(14)가 차례로 배열되어 있다. 또한, 칩 패드(16)가 배열된 영역에서, 배선 기판 개구부(12)가 설치되어 있고, 이를 통과하는 칩 패드(16)는 패키지의 저부 측면상에서 노출된다. 또한, 배선(13)은 외부 단자(14)와 칩 패드(16)를 상호 접속하기 위해 제공되어 이들 사이에 전도성을 제공한다. 이러한 목적을 위해, 배선(13)은 칩 패드(16)로부터 출발하여 내측으로 향해서, 배선 기판 개구부(12)의 외주에 도달하여 배선 기판(11)위를 돌아 외부 단자(14)에 도달한다.
그러나, 종래의 BGA형 CSP(1)에 대해, 배선(13)을 매설하기 위한 영역은 칩 패드(16)내에 배열되어 외부 단자(14)를 매설하기 위한 영역을 제외한 배선 기판(11)상의 영역에 한정된다. 따라서, 반도체 칩(15a)이 치수에 있어서 감소되면, 배선 영역도 감소된다. 감소된 배선 영역에 대해, 배선이 곤란하거나 불가능하게 되는 문제점이 있다. 외부 단자의 어레이가 일본 국내 규격 또는 국제 규격에 규정되어 있으므로, 배선 기판상의 외부 단자간의 여유 공간은 이들 규격이 변경되지 않는 한 변화되지 않는다. 따라서, 반도체 칩(15a)의 감소된 치수에 대해 배선이 곤란하게 되거나 불가능하게 되는 상기 문제점은 외부 단자간의 여유 공간에서가 아니라 칩 패드(16)와 외부 단자간의 영역에서 발생한다. 배선이 칩 패드(16)와 외부 단자간의 영역에서 곤란하게 되는 경우에도 CSP가 제조된다면, 배선 패턴 설계의 곤란성과 열응력 부하로 인해 칩 패드(16)가 손상되는 위험성이 발생한다. 이러한 문제점은 반도체 장치의 미세화, 고속화, 소전력화의 요청에 따라 칩 사이즈를 감소시킬 때에 장애로 되는 문제가 있다.
(발명의 요약)상술한 관점에서, 본 발명의 목적은 배선 패턴 설계의 곤란성 뿐만 아니라 접속 공정후에 인가되는 열응력 부하에 의해 야기되는 칩 패드(16)의 손상등이 없고, 안정하게 접합할 수 있으며, 신뢰성이 높고 칩 치수를 용이하게 감소시키는 반도체 장치를 제공하는 것이다.
도 1a는 본 실시예의 BGA형 CSP의 저면도.
도 1b는 도 1a의 측면도.
도 1c는 도 1a의 B 부분의 확대도.
도 2 (a) 내지 (e)는 본 실시예의 BGA형 CSP를 제조하는 공정중에 칩 장착 공정으로부터 보강 수지 프레임 접착 공정까지를 공정 순서로 도시한 측면도.
도 3a는 종래의 BGA형 CSP를 도시한 저면도.
도 3b는 도 3a의 측면도.
도 3c는 도 3a의 A 부분의 확대도.
*도면의 주요 부분에 대한 부호의 설명*
2 : BGA형 CSP 11 : 배선 기판
12 : 배선 기판 개구부 13 : 배선
14 : 외부 단자 15b : 반도체 칩
16 : 칩 패드 17 : 보강 수지
18 : 보강 수지 프레임 19 : 접착제
본 발명의 제 1 특징은 외주부에 전극을 갖는 반도체 칩과, 상기 반도체 칩이 접합된 배선 기판과, 상기 배선 기판을 부분적으로 노출시키기 위한 개구부와, 상기 반도체 칩에 대향하고 상기 개구부로부터 내측에 설치되도록 상기 배선 기판상에 배열된 외부 단자 및, 배선의 외부 단자가 배열되는 표면상에 매설되고 상기 전극과 외부 단자를 전기적으로 접속하기 위한 배선을 포함하는 반도체 장치에 관한 것으로, 상기 배선의 통로는 상기 외부 단자로부터 출발하여 상기 개구부에서 외측으로 향해서 상기 전극에 도달하도록 설정된 것을 특징으로 한다.
본 발명의 반도체 장치에 따르면, 배선 기판내에 형성된 개구부로부터 외측에 있는 영역은 배선을 위한 충분한 여유 공간을 얻기 위해 배선 매설 영역으로서 사용되고, 배선 영역이 칩 치수나 또는 칩 패드 위치의 변화로 인해 감소되지 않는효과를 제공한다.
따라서, 칩 치수를 감소시키는데 있어서 실패들이 거의 발생하지 않는다. 본 발명의 반도체 장치는 배선을 매설하기 위해 배선 기판상의 필요 공간의 개구부 주위의 여유 공간을 사용하여 배선이 곤란하거나 불가능하게 되는 것을 회피할 수 있다. 배선의 곤란성은 외부 단자의 변경 없이 회피할 수 있으므로, 외부 단자 어레이의 적합성은 일본 국내 규격과 국제 규격으로 유지할 수 있다. 이것으로, 본 발명에 따른 반도체 장치의 상기 형상은 무리 없이 안정하게 배선 패턴 설계를 행할 수 있다. 페이스 다운 접합의 경우에, 외주로부터 칩 패드까지의 거리 즉, 그 사이에 배선하기 위한 거리가 너무 짧으면, 패키지 구성 재료의 열팽창 계수 차이로 인한 응력이 패드에 적용되어 이를 손상시킨다. 본 발명에 따르면, 배선이 외주 개구부의 외주들의 외측 주변으로부터 출발하여 패드에 접속하며, 그리하여 개구부 외주와 칩 패드 사이에 충분히 큰 거리를 제공할 수 있다. 따라서, 접속 공정들이 완료된 후에 적용되는 열응력 부하들(thermal stress loads)로 인한 칩 패드 손상과 같은 실패의 발생이 억제되므로, 패키지 신뢰성이 유지될 뿐만아니라 향상되게 된다.
(도면의 간단한 설명)이하에서 도면을 참조하여 본 발명의 일 실시예가 기술된다. 본 실시예에 따른 반도체 장치는 TAB 기술을 사용하여 반도체 칩을 본딩(bonding)하는 반도체 패키지이고, 외부 접속을 위한 BDGA 방식을 채용하는 반도체 패키지와, 소위 BGA형 CSP(도 1 참조)이다.
도 1a 내지 도 1c를 참조하면, 본 실시예를 참조하면, BGA형 CSP(2)는 반도체 칩의 표면 영역에 배열된 외부 단자(14)를 갖는다. 본 실시예의 BGA형 CSP(2)는 배선 기판(11)과, 이 배선 기판(11)의 외주 부근에 형성된 배선 기판 개구부(12)와, 배선 기판(11)의 저부에 배설된 배선(13)과, 배선 기판(11)의 저부에 배치된 외부 단자(14)와, 배선 기판(11)의 상면상에 하향 직면 방식으로 설치되고 배선 기판(11) 보다 약간 치수가 작은 반도체 칩(15b) 및, 반도체 칩(15b)의 표면상의 외주부에 배치된 칩 패드(16)를 포함한다.
본 실시예의 BGA형 CSP(2)가 반도체 칩 표면 영역에 배열된 외부 단자(14)를 가지므로, 도 1c에 도시된 바와 같이 패키지 외측으로부터 내측을 향해서, 배선 기판(11)의 외주, 반도체 칩(15b)의 외주, 칩 패드(16) 및, 최외측 외부 단자(14)가 차례로 배치되어 있다. 또한, 배선 기판 개구부(12)는 칩 패드(16)의 배열 영역에 설치되어서 칩 패드(16)를 패키지의 저면측에 노출시키고 있다. 더욱이, 배선(13)은 외부 단자(14)와 칩 패드(16)를 상호 연결하여 그 사이에 전도성을 제공한다.
본 실시예의 BGA형 CSP(2)의 경우에, 칩 패드(16)로부터 시작한 배선(13)은 칩 패드로부터 외측을 향하여 배선 기판 개구부(12)의 외주들의 외측 주위에 도달하고 배선 기판 개구부(12)로부터 보여지는 바와 같은 외측에 있는 배선 기판(11)상을 돌아 가고, 배선 기판 개구부(12)를 지나서 외부 단자(14)에 도달한다.
즉, 칩 패드(16)로부터 보여지는 바와 같은 외측인 배선 기판(11)상의 그러한 영역은 그 내부의 배선(11)을 매설하기 위한 영역으로서 사용된다.
다른 한편, 반도체 칩(15b)은 외부 단자(14) 배열 면적에 대한 치수가 반도체 칩(15a)에 대한 치수 보다 작다. 따라서, 칩 패드(16)는 최외주 외부 단자(14)에 근접하게 된다. 상기 반도체 칩(15b)이 설치된 때에도, 본 실시예의 BGA형 CSP(2)에 의해 칩 패드(16)로부터 외측으로 되는 배선 기판(11)상의 영역은 배선(13)의 매설 영역으로서 사용되어, 배선 매설 영역의 좁아지는 것을 회피하고 배선에 있어서 곤란성을 회피한다. 물론, 반도체 칩(15a)이 설치될 수도 있고, 이 경우에 배선 기판 개구부(12) 주위의 배선 기판상의 여유 공간은 배선 매설 공간으로서 사용되고, 배선 패턴의 설계를 용이하게 한다.
이에 의해, 반도체 칩의 많은 종류에 있어서, 네 코너와 그 중심에 배열된 칩 패드들을 갖는 반도체 칩이 있다. 상기 반도체 칩은 코너들 사이의 엣지상에서 어떤 칩 패드를 갖지 않는다. 반도체 칩은 배선 기판에 부착된다. 배선 기판은 칩 패드를 반도체 칩상에 노출시키기 위한 여러 배선 기판 개구부들을 갖는다. 예를 들면, 배선 기판은 네 코너와 그 중심에 배열된 다섯 개의 개구부들을 갖는다. 다섯 개의 개구부들 각각은 반도체 칩의 네 코너와 그 중심에 배열된 칩 패드들의 각 다섯 그룹들에 대응한다. 도 1a 내지 도 1c에 도시된 패키지는 네 코너와 그 중심에 배열된 칩 패드의 다섯 개의 그룹들을 구비하는 반도체 칩과, 상기 칩 패드들의 각 그룹들을 각각 노출시키는 다섯 개의 개구부들을 구비하는 배선 기판을 포함하는 패키지의 일예이다.
상기 패키지는 본 발명에 적합하다. 즉, 반도체 칩의 코너 사이에 칩 패드가 없기 때문에, 배선 기판의 코너 사이에 개구부가 없다. 따라서, 개구부(12)로부터 배선 기판(11)의 외측을 향해 배열된 배선(13)은 코너 사이에 개구부와 패드를 갖지 않는 영역을 통해 외부 단자(14)에 연결된다.
본 발명의 BGA형 CSP(2)에는 도 1b에 도시된 바와 같이 보강 수지 프레임(18)이 설치되어 있다. 보강 수지 프레임(18)은 반도체 칩(15b)의 외주부에 설치되어 있다. 또한, 보강 수지 프레임(18)은 배선 기판(11)과 반도체 칩(15b)을 접합하기 위한 영역의 외측으로 돌출하는 배선 기판(11)의 외주부에 접합되어 배선 기판(11)의 외주부를 지지한다. 따라서, 반도체 칩(15b)을 접합하기 위한 영역의 외부로 돌출하는 배선 기판(11)의 외주부는 보강될 수 있고, 이러한 외주부상에 놓인 배선에 가해지는 과도한 응력을 회피하여 배선을 보호한다.
배선 기판(11)은 폴리이미드 테이프 등으로 이루어진다. 칩 패드(16)는 Al 패드 등으로 이루어진다. 외부 단자는 땜납 볼 등으로 이루어진다. 보강 수지 프레임(18)은 에폭시 수지 등으로 이루어진다. 반도체 칩(15b)과 배선 기판(11)은 접착제로 접합된다.
도 2 (a) 내지 (e)를 참조하여 본 발명의 BGA형 CSP(2)를 제조하는 방법이 하기에 상세히 기술된다. 상술한 구조를 갖는 배선 기판이 제조된 후에, 칩-마운트 공정(도 2 (a)), 칩-마운트 경화 공정(도 2 (b)), 인너-리드(inner-lead) 접합 공정(도 2 (c)), 땜납-볼 부착 공정(도 2 (d)) 및 보강 수지 프레임 접착 공정(도 2 (e))이 차례로 실행된다.
반도체 칩(15b)은 배선 기판(11)상에 설치된다. 이 경우에, 반도체 칩상에 전극을 제공하는 칩 패드는 배선 기판 개구부(12)(도 2 (a))에 배치되어 있다. 반도체 칩(15b)과 접촉하는 배선 기판(11)의 표면상에는 열가소성 접착제(19)가 적용되어 반도체 칩(15b)과 배선 기판(11)을 서로 열압착 접합한다(도 2 (b)).
인너-리드는 칩 패드에 접속된다. 배선 기판 개구부(12)에서 칩 패드와 대면하는 인너-리드 표면상에는 미리 인너 범프(도시 생략)가 형성되어 있다. 인너 범프는 칩 패드를 갖는 적어도 그 접촉 표면상에 Au로 얇게 도금된 구리로 만들어진 코어로 이루어지고 Au와 Al의 사용에 의해 칩 패드와 접합된다. 칩 패드상에는 툴(20)이 인너 리드 표면에서 하강하여 인너 범프와 칩 패드를 가열 가압하여 접합한다. 동시에, 툴(20)은 인너 리드의 불필요한 부분을 절단하여 사용한다(도 2 (c)).
다음에, 땜납 볼(21)은 배선 패턴의 랜딩부에 설치되고 가열 용융되어 패키지의 저부에 접합된다(도 2 (d)).
다음에, 보강 수지 프레임(18)이 접착된다. 보강 수지 프레임(18)의 내부 외주면은 반도체 칩(15b)의 외부 외주면에 접합되어 보강 수지 프레임(18)의 저부를 배선 기판(11)의 외주면에 접합한다.
칩 마운트 공정, 칩 마운트 경화 공정, 인너-리드 접합 공정, 솔더 볼 접착 공정 및 보강 수지 프레임 부착 공정이 그대로 사용된다. 즉, 본 실시예의 BGA형 CSP(2)를 제조하기 위해 새로운 설비나 공정이 요구되지 않고, 현존하는 반도체 조립/제조 설비로 제조할 수 있다.
본 실시예의 BGA형 CSP(2)는 본 발명에 따라 이들 실시예중 하나에 불과하다. 반도체 칩은 상향 대면 방법으로 접합된다. 내부 접속은 TAB 기술에 의하지 않으나 인너 리드와 같은 배선을 사용하는 배선 접합 기술에 의해 이루어진다. 이 경우에, 본 발명의 효과가 얻어진다.
본 발명의 반도체 장치에 따르면, 배선 기판내에 형성된 개구부로부터 외측에 있는 영역은 배선을 위한 충분한 여유 공간을 얻기 위해 배선 매설 영역으로서 사용되고, 배선 영역이 칩 치수나 또는 칩 패드 위치의 변화로 인해 감소되지 않는 효과를 제공한다.
따라서, 칩 치수를 감소시키는 방해도 발생하지 않는다. 본 발명의 반도체 장치는 배선을 매설하기 위해 배선 기판상의 필요 공간의 개구부 주위의 여유 공간을 사용하여 배선이 곤란하거나 불가능하게 되는 것을 회피할 수 있다. 배선의 곤란성은 외부 단자의 변경 없이 회피할 수 있으므로, 외부 단자 어레이의 적합성은 일본 국내 규격과 국제 규격으로 유지할 수 있다. 이것으로, 본 발명에 따른 반도체 장치의 상기 형상은 무리 없이 안정하게 배선 패턴 설계를 행할 수 있다. 페이스 다운 접합의 경우에, 외주로부터 칩 패드까지의 거리 즉, 그 사이에 배선하기 위한 거리가 너무 짧으면, 패키지 구성 재료의 열팽창 계수 차이로 인한 응력은 패드에 적용되어 이를 손상시킨다. 본 발명에 따르면, 배선은 외주 개구부의 외주 의 외측 주변으로부터 출발하여 패드를 접속하기 위해 개구부 외주와 칩 패드 사이에 충분히 큰 거리를 제공할 수 있다. 따라서, 칩 패드 손상과 같은 문제의 발생은 접속 공정이 완료된 후에 적용되는 열응력으로 인해 억제되므로, 패키지 신뢰성이 유지되어 향상된 효과를 얻을 수 있다.

Claims (8)

  1. 반도체 장치에 있어서,
    반도체 칩으로서, 그 외주부에 전극을 갖는, 상기 반도체 칩과,
    제 1 표면 및 제 2 표면을 갖는 배선 기판으로서, 상기 배선 기판의 제 1 표면은 상기 반도체 칩에 부착되고, 상기 기판은 상기 반도체 칩의 상기 전극을 노출시키기 위한 개구부를 가지는, 상기 배선 기판과,
    상기 배선 기판의 상기 제 2 표면상에 배열되고 상기 개구부에 비해 상기 배선 기판의 내측에 배열되는 외부 단자와,
    상기 전극과 상기 외부 단자를 전기적으로 접속하도록 놓인 배선을 포함하며,
    상기 배선은 상기 외부 단자로부터 상기 배선 기판의 외측 방향을 향하여 연장하고 상기 개구부를 우회(detouring)하고 상기 배선 기판의 내측 방향을 향해 방향을 역행하여 상기 전극에 도달하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 배선은 상기 개구부를 우회하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 장치는 상기 배선 기판과 반도체 칩에 접합되는 수지를 더 포함하는 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 표면과 제 2 표면을 갖는 배선 기판으로서, 상기 배선 기판은 중심부와 이 중심부를 에워싸는 외주부를 갖는, 상기 배선 기판과,
    상기 배선 기판의 상기 제 1 표면의 상기 중심부 상에 배열되고 적어도 하나의 칩 패드를 갖는 반도체 칩과,
    상기 배선 기판의 상기 제 2 표면의 상기 중심부 상에 배열되는 복수의 외부 단자들과,
    상기 반도체 칩의 상기 칩 패드를 에워싸는 표면과 상기 칩 패드를 노출시키기 위해 상기 배선 기판을 통해 관통하고 상기 중심부와 외주부 사이의 주변에 배열되는 개구부와,
    상기 개구부에 의해 노출되는 칩 패드로부터 상기 외주부를 향해 진행하고, 상기 외주부와 상기 중심부들 사이의 상기 개구부를 진행하여 우회하고, 상기 중심부에 진행하여 상기 외부 단자와 접속하는 배선을 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 장치는 상기 배선 기판과 상기 반도체 칩에 접합되는 수지를 더 포함하는 반도체 장치.
  6. 반도체 장치에 있어서,
    제 1 표면과 제 2 표면을 갖는 배선 기판으로서, 상기 배선 기판은 중심부와 상기 중심부를 에워싸는 외주부를 갖는, 상기 배선 기판과,
    상기 배선 기판의 상기 제 1 표면의 상기 중심부 상에 배열되고 반도체 칩의 코너부에 배열되는 칩 패드들의 그룹을 갖는 반도체 칩으로서, 상기 코너부는 상기 칩 패드들의 상기 그룹 바로 밑의 제 1 부분과 상기 제 1 부분을 에워싸는 제 2 부분을 가지며, 상기 반도체 칩은 상기 코너 부분을 제외한 제 1 잔여 부분을 갖는, 상기 반도체 칩과,
    매트릭스로 상기 배선 기판의 상기 제 2 표면의 상기 중심부 상에 배열되는 복수의 외부 단자들과,
    상기 코너 부분을 노출시키기 위해 상기 배선 기판을 통해 관통하는 개구부로서, 상기 배선 기판은 상기 제 1 잔여부분에 대응하고 어떤 개구부를 형성하기 위한 것이 아닌 제 2 잔여부분을 갖는, 상기 개구부와,
    상기 배선 기판 내에 또는 상기 배선 기판의 상기 제 2 표면상에 각각 형성되는 복수의 배선들로서, 상기 배선들 각각은 상기 개구부에 의해 노출되는 각 칩 패드들로부터 상기 외주부를 향해 진행하고, 상기 제 2 잔여부분에 진행하고 상기 외주부와 상기 중심부 사이에 상기 개구부를 우회하고, 상기 중심부에 진행하여 상기 각 외부 단자들과 접속하는, 상기 복수의 배선들을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 장치는 볼 그리드형 칩 사이즈 패키지(ball grid type chip size package)인 반도체 장치.
  8. 제 7 항에 있어서, 상기 장치는 상기 배선 기판과 반도체 칩에 접합되는 수지를 더 포함하는 반도체 장치.
KR10-2000-0058098A 1999-10-05 2000-10-04 배선의 레이아웃이 향상된 칩 스케일 패키지 KR100392720B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP28492999A JP3371867B2 (ja) 1999-10-05 1999-10-05 半導体装置
JP99-284929 1999-10-05

Publications (2)

Publication Number Publication Date
KR20010070124A KR20010070124A (ko) 2001-07-25
KR100392720B1 true KR100392720B1 (ko) 2003-07-28

Family

ID=17684896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0058098A KR100392720B1 (ko) 1999-10-05 2000-10-04 배선의 레이아웃이 향상된 칩 스케일 패키지

Country Status (4)

Country Link
US (1) US6657293B1 (ko)
JP (1) JP3371867B2 (ko)
KR (1) KR100392720B1 (ko)
TW (1) TW543127B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7790500B2 (en) * 2002-04-29 2010-09-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
TWM271321U (en) * 2004-09-10 2005-07-21 Aiptek Int Inc Flip-chip packaging device
TWI254997B (en) * 2004-09-10 2006-05-11 Aiptek Int Inc Process of manufacturing flip-chips and the apparatus thereof
JP6591808B2 (ja) * 2015-07-06 2019-10-16 ローム株式会社 パワーモジュールおよびインバータ装置
US9930772B2 (en) * 2015-12-30 2018-03-27 Te Connectivity Corporation Printed circuit and circuit board assembly configured for quad signaling
CN106011830B (zh) * 2016-07-29 2018-03-30 南京科润新材料技术有限公司 一种乳化发黑液

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174400A (ja) * 1997-08-28 1999-03-16 Nec Kyushu Ltd Ｂｇａ型半導体装置及びその製造方法
JPH1187560A (ja) * 1997-09-09 1999-03-30 Mitsui High Tec Inc 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3330468B2 (ja) * 1995-06-30 2002-09-30 富士通株式会社 配線基板及び半導体装置
US5686764A (en) * 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
JP3447908B2 (ja) * 1997-02-13 2003-09-16 富士通株式会社 ボールグリッドアレイパッケージ
JP3459765B2 (ja) 1997-07-16 2003-10-27 シャープ株式会社 実装検査システム
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
US6249047B1 (en) * 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
US6285560B1 (en) * 1999-09-20 2001-09-04 Texas Instruments Incorporated Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174400A (ja) * 1997-08-28 1999-03-16 Nec Kyushu Ltd Ｂｇａ型半導体装置及びその製造方法
JPH1187560A (ja) * 1997-09-09 1999-03-30 Mitsui High Tec Inc 半導体装置

Also Published As

Publication number Publication date
JP2001110930A (ja) 2001-04-20
TW543127B (en) 2003-07-21
KR20010070124A (ko) 2001-07-25
JP3371867B2 (ja) 2003-01-27
US6657293B1 (en) 2003-12-02

Similar Documents

Publication Publication Date Title
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US7772687B2 (en) Multiple electronic component containing substrate
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US5815372A (en) Packaging multiple dies on a ball grid array substrate
US7687803B2 (en) Semiconductor device and method for manufacturing semiconductor device
US6620648B2 (en) Multi-chip module with extension
US7388295B2 (en) Multi-chip module
US6736306B2 (en) Semiconductor chip package comprising enhanced pads
US20110074037A1 (en) Semiconductor device
JPH11312712A (ja) 半導体装置及びその製造方法
US5559316A (en) Plastic-molded semiconductor device containing a semiconductor pellet mounted on a lead frame
KR100392720B1 (ko) 배선의 레이아웃이 향상된 칩 스케일 패키지
US20060197229A1 (en) Semiconductor device
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
US6261869B1 (en) Hybrid BGA and QFP chip package assembly and process for same
JP4038021B2 (ja) 半導体装置の製造方法
US6229222B1 (en) Semiconductor device and method of fabricating the same
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
JP3968321B2 (ja) 半導体装置およびその製造方法
KR100337455B1 (ko) 반도체패키지
JP3739632B2 (ja) 半導体装置およびその製造方法
JP4030363B2 (ja) 半導体装置
KR0182510B1 (ko) 탭 테이프를 적용한 칩 스케일 패키지
KR100459820B1 (ko) 칩스케일패키지및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee