JPH1187560A - 半導体装置 - Google Patents

半導体装置

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JPH1187560A
JPH1187560A JP9262739A JP26273997A JPH1187560A JP H1187560 A JPH1187560 A JP H1187560A JP 9262739 A JP9262739 A JP 9262739A JP 26273997 A JP26273997 A JP 26273997A JP H1187560 A JPH1187560 A JP H1187560A
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Abstract

(57)【要約】 【課題】 半導体装置の放熱性及び電気特性の向上に対
応できると共に、半導体装置の小型・軽量化及び多端子
化の要求に対応することのできる信頼性の高い半導体装
置を低コストで提供することにある。 【解決手段】 半導体装置１０は、半導体素子１１の表
裏面に、第１及び第２の導体回路パターン１２、１３が
それぞれ形成された第１のインターポーザ１４と、第３
及び第４の導体回路パターン１５、１６が形成された第
２のインタポーザ１７とが、第１及び第２の絶縁性接着
剤１８、１９の一例である液状エラストマ樹脂１８ａ、
１９ａを介して固着されている。さらに、前記半導体素
子１１と外部配線基板２０との電気的な導通回路を形成
するファン・インのエリア・アレイ状に突出した構造の
複数の外部接続端子２１の一例であるソルダ・ボール２
１ａを有する構成とされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁性部材に導体
回路を積層したインターポーザを構成部材とするＣＳＰ
（チップ・スケール・パッケージ）型の半導体装置に係
る。詳細には、集積回路素子の主面とその反対面にそれ
ぞれのインターポーザを備えたＣＳＰ型の半導体装置の
構造に関する。
【０００２】
【従来の技術】情報処理機器の高速化、高機能化に伴
い、半導体装置の作動に超高周波を用いるようになって
きている。そのためポリイミド基板に微細な間隔で形成
された導体回路パターンの複数のリード（電送路）を超
高周波信号が電送される際に、隣接する前記リードに信
号が漏れてしまうクロストーク現象を生じるという問題
があった。
【０００３】このような問題点を解決するために、絶縁
性基板の一例であるポリイミドテープ基板に形成された
導体回路パターンの反対面に、導電性の金属薄板からな
る支持基板を固着し、この導体回路パターンの所定の前
記リードと前記支持基板とを貫通孔を介して接続し、放
熱及び接地機能を備えた半導体装置が提案されている
（特願９−２２１６１参照）。
【０００４】この方式の半導体装置は、表面に複数の電
極パッドを設けた半導体素子の主面側に接合されてお
り、絶縁性部材層の前記電極パッド面側には、複数のリ
ードが配列された第１の導体回路パターン層を、他面側
には、接地・放熱機能を備えた支持基板層を備え、さら
に、前記リードの一端部には、前記集積回路素子の電極
パッドに電気的に接続されるリードボンデイングパッド
を、前記リードの他端部には、円形皿状にディプレスさ
れた半導体素子搭載部の周辺にファン・アウト状に配置
され、外部導通回路を形成する外部接続端子ランドを設
けたインターポーザと、前記インターポーザの内部接続
端子パッドと半導体素子の電極パッドとをリード・ボン
ディング（ワイヤレス・ボンデング方式）で接続された
半導体素子と、前記半導体素子搭載部に封止樹脂を充填
して前記半導体素子を封止する封止樹脂部と、第１の導
体回路パターン層の一端部を被覆し、前記外部接続端子
ランドに対応する複数のビア・ホールを設けたソルダ・
レジスト層と、前記ビア・ホールを介して外部接続端子
ランドに接続され、外部配線パターン側に突出した半田
ボール叉はバンプから成る外部接続端子とを具備した構
成とされるものである。
【０００５】上記の半導体装置にあっては、導電性プレ
ーン層を有するインターポーザを備えた構成としている
ので、半導体装置の放熱性、電気特性（寄生電流の拡
散）の向上の要求には対応できるが、外部接続端子（半
田ボールまたはバンプ）が集積回路素子搭載部の外周に
配置されるファン・アウト状のエリア・アレイ構造であ
るため小型・軽量化に対応することができないという問
題があった。
【０００６】近来、前記の問題点を解決する為に、導体
回路パターンが集積回路素子搭載領域範囲に引き回され
外部接続端子がファン・イン状のエリア・アレイ構造の
ＣＳＰ（チップ・スケール・パッケージ）型の半導体装
置が提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、この種
のＣＳＰ型の半導体装置では、外部接続端子（半田ボー
ルまたはバンプ）が集積回路素子搭載部領域範囲に配置
されるファン・イン状のエリア・アレイ構造であるた
め、半導体装置の小型・軽量化に対応することはできる
が、外部接続端子ランド間に引き回すリードの本数が制
限されるので、多端子化に対応することのできないとい
う問題があった。本発明は、上記の実情に鑑みてなされ
たもので、半導体装置の電気的特性を向上させると共
に、半導体装置の小型・軽量化の要求に対応でき、且つ
多端子化の要求にも対応することのできるＣＳＰ型の半
導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成する請求項１記載の半導体装置は、第１の絶縁性部材
の表裏面に第１及び第２の導体回路パターンを備え、し
かも、前記第１の絶縁性部材に設けられたスルーホール
を介して第１及び第２の導体回路パターンの第１の導通
部が形成され、さらに、その中央部に半導体素子搭載領
域を設けた第１のインターポーザと、前記第１のインタ
ーポーザの半導体素子搭載領域に固着され、前記第２の
導体回路パターンの各リードのリードボンディング端子
とは、リードボンディングにより、それぞれ電気的に接
続された半導体素子と、前記半導体素子の裏面に固着さ
れており、第２の絶縁性部材の表裏に第３及び第４の導
体回路パターンを備え、しかも、第２の絶縁性部材に設
けられた貫通孔を介して第２導体回路パターンと第３及
び第４の導体回路パターンとの間に電気的導通回路を形
成する第２の導通部と第２の絶縁性部材に設けられたス
ルーホールを介して第３の導体回路パターンの各リード
の第１の外部接続ランドと所定の外部接続端子との間に
電気的導通回路を形成する第３の導通部と第２の絶縁性
部材に設けられたスルーホールを介して第３及び第４の
導体回路パターンの接地端子の第４の導通部とが形成さ
れた第２のインターポーザと、前記半導体素子、前記第
２の導通部を封止する封止樹脂と、第４の導体回路パタ
ーンの各リードの第２の外部接続端子ランド及び第３の
導通部、さらには、第４の導体回路パターンの外枠に設
けた第４の接地端子を露出する開口部を備え、第４の導
体回路パターンを被覆するカバーレジストと、前記カバ
ーレジストの開口部を介して接続され、外部配線基板側
に突出した外部接続端子とを具備して成る構成とされて
いる。
【０００９】請求項２記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第１の導体回路パター
ンは、第２の導体パターンを覆う熱的、電氣的伝導性の
良好な金属から成り、その表面に耐食性の金属めつき層
を設け接地・放熱基板を設けた構成とされている。
【００１０】請求項３記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第１の導通部及び第４
の導通部は、第１、第２、第３、及び第４の導体回路パ
ターンのそれぞれの外枠の四隅に形成された接地端子に
対応し、第１の導体回路パターンと外部接続端子との間
に接地回路を形成する構成とされている。
【００１１】請求項４記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第３の導通部は、半導
体素子搭載部領域範囲にファン・インのエリア・アレイ
状に形成され、電源又は信号用のいずれか一方の前記外
部接続端子と前記半導体素子との間に電源又は信号回路
を形成する構成とされている。
【００１２】請求項５記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第２の導通部は、前記
半導体素子搭載部領域に近接して形成され、前記半導体
素子と第２の導電回路パターンとの間の電源及び信号用
回路のいずれか一方を第３の導体回路パターンとの間
に、他方を第４の導体回路パターンとの間に分岐して導
通回路を形成する構成とされている。
【００１３】請求項６記載の半導体装置は、請求項１〜
５記載のいずれか１項記載の半導体装置にあっては、前
記第２、第３及び第４の導体回路パターンの前記外枠
は、接地回路を形成する共通接地端子である構成とされ
ている。請求項７記載の半導体装置は、請求項１〜６記
載のいずれか１項記載の半導体装置にあっては、前記第
１、第２、第３及び第４の導体回路パターンは、金属薄
板からプレス加工又はエッチング加工で形成された所要
形状のインナー・リードフレームを用いた構成とされて
いる。
【００１４】
【発明の実施の形態】続いて、添付した図面に基づき本
発明の実施の態様の一例について詳細に説明する。ここ
で、図１は本発明の一実施の態様に係る半導体装置の構
成を示す断面図、図２は本発明の一実施の態様に係る半
導体装置の外部接続端子側を示す平面図、図３は本発明
の一実施の態様に係る第３の導体回路パターンを示す平
面図、図４は本発明の実施の態様の一例に係る第２のイ
ンターポーザの構成を示す断面図、図５は本発明の実施
の態様の一例に係る第４の導体回路パターンを示す平面
図である。
【００１５】図１及び２に示すように、本発明の一実施
の形態に係る半導体装置１０は、半導体素子１１の表裏
面に、第１及び第２の導体回路パターン１２、１３がそ
れぞれ形成された第１のインターポーザ１４と、第３及
び第４の導体回路パターン１５、１６が形成された第２
のインタポーザ１７とが、第１及び第２の絶縁性接着剤
１８、１９の一例である液状エラストマ樹脂１８ａ、１
９ａを介して固着されている。さらに、前記半導体素子
１１と外部配線基板２０との電気的な導通回路を形成す
るファン・インのエリア・アレイ状に突出した構造の複
数の外部接続端子２１の一例であるソルダ・ボール２１
ａを有している。
【００１６】図１に示すように、前記第１のインタポー
ザ１４は、第１の絶縁性部材２２の一例である第１のポ
リイミド樹脂テープ２２ａが使用され、その表側には導
電性部材の一例である耐食性金属の一例である表面層に
Ｎｉめっき層を有する銅箔材から成る第１の導体回路パ
ターン１２が形成されている。そして第１のポリイミド
樹脂テープ２２ａには、複数のスルー・ホールが形成さ
れ、第１の導体回路パターン１２の第１の接地端子２４
と電気的導通回路を形成し、第１の導体回路パターン１
２に接地・放熱の機能を付加する電気的な第１の導通部
２３を有している。
【００１７】一方、前記第１のポリイミド樹脂テープ２
２ａの裏面側には、図１に示すように、中央の半導体素
子搭載領域２５の周囲には第２の導体回路パターン１３
が形成されている。そして、前記第２の導体回路パター
ン１３には、多数の第１のリード２６を有し、各リード
２６の一端部には、前記半導体素子１１と電気的に接合
するリードボンディング端子２７を、その他端部には、
第２のインタポーザと電気的に接続する第１のリード接
続端子２８を有している。さらに、その周縁には、所要
数の第２の接地端子２９（本実施の態様では四隅に設け
ている）を設けている。そして各第１のリード２６の所
定のリード２６ａを除いて分離した第１の外枠３０を備
えている。しかも、前記第２の接地端子２９は前記第１
の導通部２３に対応している。
【００１８】このように第１のインターポーザ１４を構
成することによって、第１のポリイミド樹脂テープ２２
ａに設けた所要数のスルー・ホールを介して第１の導体
回路パターン１２の第１の接地端子２４と第２の導体回
路パターン１３の第２の接地端子２９との間に接地回路
を形成している。そして、この接地回路によって第１の
導体回路パターン１２を接地・放熱板として機能させこ
とができると共に、前記第１の外枠３０を接地用の共用
端子として用いることもできる。
【００１９】なほ、この実施の形態では、第１の絶縁性
部材２２としてポリイミド樹脂テープを使用したが、ポ
リイミド樹脂フィルムやその他の熱に強いシート又はテ
ープであれば使用可能である。
【００２０】図４に示すように、前記第２のインタポー
ザ１７は、第２の絶縁性部材３１の一例である第２のポ
リイミド樹脂テープ３１ａが使用され、その表裏面に、
図３及び図５に示す、第３及び第４の導体回路パターン
１５、１６を備えている。
【００２１】図３に示すように、第３の導体回路パター
ン１５は、内側に向かって伸びる多数の第２のリード３
３を有する。そして、前記各リード３３の一端部には、
それぞれ第１の外部接続端子ランド３４を設け、その他
端部には、それぞれ第２のリード接続端子３５を設けて
いる。さらに、その周縁には、所要数の第３の接地端子
３６（本実施の態様では回路パターンの四隅）を設けて
いる。そして、前記各第２のリード３３の所定のリード
３３ａを除いて分離した第２の外枠３７を備えている。
しかも、前記第３の接地端子３６は導電性接着剤層Ａを
介して前記第２の接地端子２９に接続するようにしてい
る。
【００２２】一方、図５に示すように、前記第４の導体
回路パターン１６は、内側に向かって伸びる多数の第３
のリード３８を有する。そして、前記各リード３８の一
端部には、それぞれ第２の外部接続端子ランド３９を設
け、その他端部には、第３のリード接続端子４０を設け
ている。さらに、その周縁には、所要数の第４の接地端
子４１（本実施の態様では回路パターンの四隅）が設け
られている。そして、前記各第３のリード３８の所定の
リード３８ａを除いて前記リードが分離した第３の外枠
４２を備えている。しかも、前記第４の接地端子４１は
前記第３の接地端子３６に対応している。
【００２３】図３及び図５に示すように、第２のポリイ
ミド樹脂テープ３１ａの周囲には、前記第３のリード接
続端子４０が露出した所定数の貫通孔（本実施の態様で
は斜線で示す４個の貫通孔）３２が形成されている。そ
して、この部分で前記各第１のリード接続端子２８と前
記各第３の及び第４のリード接続端子３５、４０とがそ
れぞれ対応したリード接続端子が重なりあって、接合の
一例である超音波接合によって電気的に接合された第２
の導通部２３ａ（図１、図４参照）を有している。ここ
で、超音波接合に変えて導電性接着剤を用いても同様な
結果を得ることができる。
【００２４】さらに、第２のポリイミド樹脂テープ３１
ａには、前記第３の導体回路パターン１５の第１の外部
接続端子ランド３４に対応するスルー・ホールが形成さ
れ、この部分で外部接続端子２１の所定の端子（本実施
の態様では信号のＩ／Ｏ端子）と電気的導通回路を形成
する第３の導通部２３ｂを有している。
【００２５】また、第２のポリイミド樹脂テープ３１ａ
には、前記第３及び第４の接地端子３６、４１に対応す
るスルー・ホールが形成され、この部分で前記第３の導
体回路３６と第４の接地端子４１との間に電気的導通回
路を形成する第４の導通部２３ｃを有している。
【００２６】そして、前記第１の導通部２３及び前記第
４の導通部２３ｃとこれに接続する第１、第２、第３、
第４の接地端子と導電性接着剤とによって前記外部接続
端子の所定の端子（本実施の態様では図２に示す外枠の
四隅に形成された外部接続接地端子）と第１の導体回路
パターン１２との間に電気的導通回路を形成して第１の
導体回路パターン１２に接地的機能を付加している。
【００２７】上記のように構成された第１のインターポ
ーザ及び第２のインターポーザを構成部材とする半導体
装置１０は、前記第１のインターポーザ１４の半導体素
子搭載領域２５には、半導体素子１１が第１の絶縁性接
着剤１８の一例である第１の液状エラストマ樹脂１８ａ
を用いて接合されると共に、前記半導体素子１１の各電
極パッドと前記第１のリード２６のリードボンデング端
子２７とはリード・ボンディングにより接続されてい
る。さらに、半導体素子１１の裏面には、前記第２のイ
ンターポーザ１７が第２の絶縁性接着剤１９の一例であ
る第２の液状エラストマ樹脂１９ａを用いて接合される
と共に、前記各第１のリード接続端子２８と前記各第３
の及び第４のリード接続端子３５、４０とがそれぞれ対
応したリード接続端子に超音波接合によって電気的に接
合（図１、図４参照）されている。そして、前記半導体
素子、前記第１、第２及び第３のリード接続端子の第２
の導通部２３ａを封止樹脂４３の一例である封止用エラ
ストマ樹脂で樹脂封止され、さらに、図１、図４及び図
５に示すように、前記第４の導体パターン１６を、前記
第４の接地端子ランド４１、第２の外部接続端子ランド
３９及び前記第３の導通部２３ｂを露出する開口部４４
を設けた絶縁性のカバー・レジスト４５で被覆保護する
と共に、該開口部４４を介して前記カバー・レジスト側
に突出する外部接続端子２１を設けた図１に示すよう
に、外周部に接地用の外部接続端子とファン・インのエ
リア・アレイ状の外部接続端子を備えた半導体装置が形
成される。ここで、前記カバー・レジスト４５は、液状
レジストをシルク印刷法又はフィルム・フォトレジスト
露光法を用いて形成されたものであってもよい。
【００２８】以上のような構成となっているので、半導
体素子と外部接続端子の結合は、第２の導通部２３ａで
第２の導体回路パターン及び第３の導体回路パターンに
適切に分岐され、内側方向に回路の変更を行うことがで
きる（図１、図２、図３、図４、図５参照）。そして、
前記半導体素子１１と外部接続端子２１との間に各導通
部を介し、適切な組合せの電気的導通回路を形成するこ
とができる。
【００２９】前記実施の態様では、前記半導体素子搭載
領域は第１の導体回路パターン側に突出するようにデイ
プレスして素子搭載キャビティを形成すると共に、前記
第１のリードのリードボンディング端子が前記キャビテ
ィ側に突出するように再ディプレスした構成としている
が（図１参照）、再ディプレスを形成しない構成とする
こともできる。
【００３０】さらに、第２のインタポーザは、第２の絶
縁性部材の表裏面に第１及び第２の導体回路パターンを
形成した構成としているが、絶縁性部材の片面に第１の
導体回路パターンを形成し、他の絶縁性部材に第２の導
体回路パターンを形成してそれぞれを絶縁性接着剤で接
合した構成とすることもできる。この構成とすれば導体
回路パターンの形成加工が容易になる。
【００３１】さらに、前記第１、第２、第３及び第４の
導体回路パターンを金属薄板からプレス加工又はエッチ
ング加工で形成された所要形状のそれぞれのインナー・
リードフレームを用いた構成としているので、導体回路
パターンの形成加工が容易になり、半導体装置の製造コ
ストの低減が可能となる。
【００３２】さらに、前記第１のリード接続端子、第２
及び第３のリード接続端子の第１の導通部を形成してい
るので、第２及び第３のリード接続端子を内側方向に延
在したエリア・アレイ状の配置に形成することができ
る。これによって多端子化の対応がより容易になる。
【００３３】
【発明の効果】請求項１、２記載の半導体装置は、半導
体素子の信号のＩ／Ｏパッド、電源パッド及び接地パッ
ドと外部接続端子との導通回路が、半導体素子搭載領域
に隣接して設けた導通部で、第３及び第４の導体回路パ
ターンに分岐し、外部接続端子ランドがファン・インの
エリア・アレイ状に配置された第２のインターポーザを
有する構成とされているので、半導体素子の外形サイズ
に近いパッケージサイズに小型化・軽量化することがで
きると共に、半導体装置の多端子化に対応することがで
きる。
【００３４】請求項２記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第１の導体回路パター
ンには、熱的、電氣的伝導性の良好な金属から成る接地
・放熱の機能を有する構成としているので、半導体装置
のクロストーク現象を防ぎ電気特性を向上させることが
できる。
【００３５】請求項３記載の半導体装置は、請求項１記
載の半導体装置にあっては、第２、第３、第４の導体回
路の各外枠に第１の導体回路パターンと外部接続端子と
の間に接地回路を形成する接地端子を設けているので、
第１又は第２の導体回路パターンのいずれか一方を接地
回路又は／及び電源回路とし機能させることができ、Ｉ
／Ｏ信号回路と電源回路とが分離され、半導体装置の電
気特性をより向上させることができる。
【００３６】請求項４記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第３の導通部は、半導
体素子搭載部領域範囲にファン・インのエリア・アレイ
状に形成され、電源又は信号用のいずれか一方の前記外
部接続端子と前記半導体素子との間に電源又は信号回路
を形成する構成とされているので、半導体装置の小型化
と多端子化とにさらに容易に対応することができるとと
もに電氣的特性をいっそう向上させることができる。
【００３７】請求項５記載の半導体装置は、請求項１記
載の半導体装置にあっては、前記第４の導通部は、前記
半導体素子搭載部領域に近接して形成され、前記半導体
素子と第２の導電回路パターンとの間の電源及び信号用
回路のいずれか一方を第３の導体回路パターンとの間
に、他方を第４の導体回路パターンとの間に回路を変換
する分岐を形成する構成とされているので、外部接続端
子間の間隔が短縮され、多端子化が容易に実現すること
ができる。
【００３８】請求項６記載の半導体装置は、請求項１〜
４記載のいずれか１項記載の半導体装置にあっては、前
記第２、第３及び第４の導体回路パターンの前記外枠
は、接地回路を形成する共通接地端子である構成とされ
ているので、第１、第２及び第３の導体回路パターンの
外枠を接地共通回路とすることができ、半導体素子の回
路設計の自由度を向上させることができる。
【００３９】請求項７記載の半導体装置は、請求項１〜
６記載のいずれか１項記載の半導体装置にあっては、前
記第１、第２、第３及び第４の導体回路パターンは、金
属薄板からプレス加工又はエッチング加工で形成された
所要形状のインナー・リードフレームを用いた構成とさ
れているので、導体回路パターンの形成が容易になり、
製造コストを低減することができ、低価格の半導体装置
の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の態様の一例に係る半導体装置の
構成を示す断面図である。
【図２】本発明の実施の態様の一例に係る半導体装置の
外部接続端子側を示す平面図である。
【図３】本発明の実施の態様の一例に係る半導体装置の
第３の導体回路パターンを示す平面図である。
【図４】本発明の実施の態様の一例に係る半導体装置の
第２のインターポーザの構成を示す断面図である。
【図５】本発明の実施の態様の一例に係る半導体装置の
第４の導体回路パターンを示す平面図である。
【符号の説明】
１０ 半導体装置 １１ 半導体素子 １２ 第１の導体回路パターン １３ 第２の導体回路パターン １４ 第１のインターポーザ １５ 第３の導体回路パターン １６ 第４の導体回路パターン １７ 第２のインタポーザ １８ 第１の絶縁性接着剤 １８ａ 液状エラストマ樹脂 １９ 第２の絶縁性接着剤 １９ａ 液状エラストマ樹脂 ２０ 外部配線基板 ２１ 外部接続端子 ２１ａ ソルダ・ボール ２２ 第１の絶縁性部材 ２２ａ 第１のポリイミド樹脂テープ ２３ 第１の導通部 ２３ａ 第２の導通部 ２３ｂ 第３の導通部 ２３ｃ 第４の導通部 ２４ 第１の接地端子 ２５ 半導体素子搭載領域 ２６ 第１のリード ２６ａ リード ２７ リードボンディング端子 ２８ 第１のリード接続端子 ２９ 第２の接地端子 ３０ 第１の外枠 ３１ 第２の絶縁性部材 ３１ａ 第２のポリイミド樹脂テープ ３２ 貫通孔 ３３ 第２のリード ３３ａ リード ３４ 第１の外部接続端子ランド ３５ 第２のリード接続端子 ３６ 第３の接地端子 ３７ 第２の外枠 ３８ 第３のリード ３８ａ リード ３９ 第２の外部接続端子ランド ４０ 第３のリード接続端子 ４１ 第４の接地端子 ４２ 第３の外枠 ４３ 封止樹脂 ４４ 開口部 ４５ カバー・レジスト

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁性部材の表裏面に第１及び第
    ２の導体回路パターンを備え、しかも、前記第１の絶縁
    性部材に設けられたスルーホールを介して第１及び第２
    の導体回路パターンの第１の導通部が形成され、さら
    に、その中央部に半導体素子搭載領域を設けた第１のイ
    ンターポーザと、前記第１のインターポーザの半導体素
    子搭載領域に固着され、前記第２の導体回路パターンの
    各リードのリードボンディング端子とは、リードボンデ
    ィングにより、それぞれ電気的に接続された半導体素子
    と、前記半導体素子の裏面に固着されており、第２の絶
    縁性部材の表裏に第３及び第４の導体回路パターンを備
    え、しかも、第２の絶縁性部材に設けられた貫通孔を介
    して第２導体回路パターンと第３及び第４の導体回路パ
    ターンとの間に電気的導通回路を形成する第２の導通部
    と第２の絶縁性部材に設けられたスルーホールを介して
    第３の導体回路パターンの各リードの第１の外部接続ラ
    ンドと所定の外部接続端子との間に電気的導通回路を形
    成する第３の導通部と第２の絶縁性部材に設けられたス
    ルーホールを介して第３及び第４の導体回路パターンの
    接地端子の第４の導通部とが形成された第２のインター
    ポーザと、前記半導体素子、前記第２の導通部を封止す
    る封止樹脂と、第４の導体回路パターンの各リードの第
    ２の外部接続端子ランド及び第３の導通部、さらには、
    第４の導体回路パターンの外枠に設けた第４の接地端子
    を露出する開口部を備え、第４の導体回路パターンを被
    覆するカバーレジストと、前記カバーレジストの開口部
    を介して接続され、外部配線基板側に突出した外部接続
    端子とを具備して成ることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の導体回路パターンは、第２の
    導体パターンを覆う熱的、電氣的伝導性の良好な金属か
    ら成り、その表面に耐食性の金属めつき層を設け接地・
    放熱基板を設けた構成としたことを特徴とする請求項１
    記載の半導体装置。
  3. 【請求項３】 前記第１の導通部及び第４の導通部は、
    第１、第２、第３、及び第４の導体回路パターンのそれ
    ぞれの外枠の四隅に形成された接地端子に対応し、第１
    の導体回路パターンと外部接続端子との間に接地回路を
    形成する構成としたことを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】 前記第３の導通部は、半導体素子搭載部
    領域範囲にファン・インのエリア・アレイ状に形成さ
    れ、電源又は信号用のいずれか一方の前記外部接続端子
    と前記半導体素子との間に電源又は信号回路を形成する
    ことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記第２の導通部は、前記半導体素子搭
    載部領域に近接して形成され、前記半導体素子と第２の
    導電回路パターンとの間の電源及び信号用回路のいずれ
    か一方を第３の導体回路パターンとの間に、他方を第４
    の導体回路パターンとの間に分岐して導通回路を形成す
    ることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記第２、第３及び第４の導体回路パタ
    ーンの前記外枠は、接地回路を形成する共通接地端子で
    あることを特徴とする請求項１から５記載のいずれか１
    項に記載の半導体装置。
  7. 【請求項７】 前記第１、第２、第３及び第４の導体回
    路パターンは、金属薄板からプレス加工又はエッチング
    加工で形成された所要形状のインナー・リードフレーム
    であることを特徴とする請求項１〜６記載のいずれか１
    項に記載の半導体装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351393B1 (en) 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
US6373717B1 (en) 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
KR100392720B1 (ko) * 1999-10-05 2003-07-28 닛폰 덴키(주) 배선의 레이아웃이 향상된 칩 스케일 패키지
US6992896B2 (en) 2003-01-30 2006-01-31 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7023707B2 (en) 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7161810B2 (en) 2003-01-30 2007-01-09 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
KR100708044B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지
US7332818B2 (en) 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
US7352052B2 (en) 2004-04-30 2008-04-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7024764B2 (en) 1999-07-02 2006-04-11 International Business Machines Corporation Method of making an electronic package
US6373717B1 (en) 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
US6829823B2 (en) 1999-07-02 2004-12-14 International Business Machines Corporation Method of making a multi-layered interconnect structure
US6351393B1 (en) 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
KR100392720B1 (ko) * 1999-10-05 2003-07-28 닛폰 덴키(주) 배선의 레이아웃이 향상된 칩 스케일 패키지
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
KR100708044B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지
US7035113B2 (en) 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US7023707B2 (en) 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7161810B2 (en) 2003-01-30 2007-01-09 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US6992896B2 (en) 2003-01-30 2006-01-31 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7665207B2 (en) 2003-01-30 2010-02-23 Endicott Interconnect Technologies, Inc. Method of making a multi-chip electronic package having laminate carrier
US7352052B2 (en) 2004-04-30 2008-04-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor
US7932605B2 (en) 2004-04-30 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor
US7332818B2 (en) 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
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