JP3447908B2 - ボールグリッドアレイパッケージ - Google Patents

ボールグリッドアレイパッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はボールグリッドアレ
イパッケージに関する。携帯機器においては、パッケー
ジが搭載基板上に実装されている。パッケージとして
は、大略、ピングリッドアレイ（ＰＧＡ）パッケージ、
ＱＦパッケージ（ＱＦＰ）、及びボールグリッドアレイ
（ＢＧＡ）パッケージがある。近年、携帯機器では更に
小型化が求められており、これに伴い、パッケージの実
装密度を向上させて搭載基板（回路モジュール）のサイ
ズを小さくすることが求められている。
【０００２】ＱＦＰでは、ガルウィングリード端子の配
置は周面に限られるため、端子の数が多くなると、パッ
ケージのサイズが大きくなってしまう。これに対して、
ピングリッドアレイ（ＰＧＡ）パッケージ及びボールグ
リッドアレイ（ＢＧＡ）パッケージでは、端子を底面に
配置するため、端子の数が多くても、パッケージのサイ
ズを小さく出来る。ピングリッドアレイ（ＰＧＡ）パッ
ケージとボールグリッドアレイ（ＢＧＡ）パッケージと
を比較してみる。ピングリッドアレイ（ＰＧＡ）パッケ
ージでは、基板に孔をあけてピンを挿入した構成である
ため、ピンのピッチは２．５４ｍｍ以下には出来ない。
これに対し、ボールグリッドアレイ（ＢＧＡ）パッケー
ジでは、半田ボールが、基板の下面の半田ボール搭載用
パッド上に搭載されて並んでいる構成であるため、半田
ボールのピッチは２．５４ｍｍの半分の１．２７ｍｍま
で狭く出来る。よって、端子の数が同じである場合に、
サイズを最小に出来るパッケージの形式、換言すれば、
端子の数が多くなってもサイズを大きくしなくて済むパ
ッケージの形式は、ボールグリッドアレイ（ＢＧＡ）パ
ッケージである。よって、パッケージの実装密度を向上
させて搭載基板（回路モジュール）のサイズを小さくす
るには、ボールグリッドアレイ（ＢＧＡ）パッケージが
有利である。
【０００３】
【従来の技術】図１６は従来のボールグリッドアレイパ
ッケージ１０を示す。図１６（Ｂ）は、ボールグリッド
アレイパッケージ１０を下側よりみて示す。図１６
（Ｃ）は、図１６（Ａ）中、円１１で囲んだ部分を拡大
して示す。ボールグリッドアレイパッケージ１０は、ボ
ールグリッドアレイパッケージ用基板１２と、ボールグ
リッドアレイパッケージ用基板１２上に実装してある半
導体部品１３と、半導体部品１３を封止している樹脂１
４と、多数の半田ボール１５とを有する。
【０００４】ボールグリッドアレイパッケージ用基板１
２は、図１６（Ｃ）に示すように、多層構造を有し、下
面に、半田ボール搭載用パッド１６を有し、上面にワイ
ヤボンディング用パッド１７を有し、内部に、配線パタ
ーン１８とビア１９とを有する。配線パターン１８とビ
ア１９とを介して、ワイヤボンディング用パッド１７と
半田ボール搭載用パッド１６とが電気的に接続してあ
る。
【０００５】２０はワイヤであり、一端が半導体部品１
３に、他端がワイヤボンディング用パッド１７にボンデ
ィングしてある。半田ボール１５は、半田ボール搭載用
パッド１６に半田付けされて固定してある。半田ボール
搭載用パッド１６の周囲は、ソルダーレジスト２２で囲
まれている。ボールグリッドアレイパッケージ１０は、
図１６（Ａ），（Ｃ）に示すように、半田ボール１５を
搭載基板２５上の対応するパッド２６に半田付けされて
搭載基板２５上に搭載される。半田ボール１５のパッド
２６への半田付けは、ボールグリッドアレイパッケージ
１０が載置されて仮固定された搭載基板２５をリフロー
炉を通すことによってなされる。
【０００６】搭載基板２５には、パッド２６より延びて
いる配線パターン２７、及び配線パターン２７の端のチ
ップ部品用パッド２８が形成してある。チップ部品用パ
ッド２８にチップ部品２９が半田付けしてある。パッド
ボールグリッドアレイパッケージ１０及びチップ部品２
９が搭載基板２５上に搭載されたものを回路モジュール
３０という。
【０００７】
【発明が解決しようとする課題】回路モジュール３０に
おいて、半田ボール１５がパッド２６へ半田付けされた
個所はボールグリッドアレイパッケージ１０自体で隠れ
ている。このため、以下の問題があった。 半田ボール１５のパッド２６への半田付け不良を修復
出来ない。修復しようとする場所に半田ごてが届かない
からである。このため、半田ボール１５のパッド２６へ
の半田付け不良があると、回路モジュール２７は修復が
出来ず、不良品となってしまう。
【０００８】ジャンパ線又はチップ部品を半田付けし
て行う電気的特性の改造が出来ない。ジャンパ線又はチ
ップ部品を半田付けする場所がないからである。 半田ボール１５とパッド２６との間の半田付けの状態
を確認出来ない。テスタのプローブをあてる場所が無い
からである。半田ボール１５とパッド２６との間の半田
付けについての信頼性を保証することがむずかしい。
【０００９】そこで、本発明は、上記課題を解決したボ
ールグリッドアレイパッケージを提供することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１の発明は、下面
に半田ボール搭載用パッドが多数並んでいるボールグリ
ッドアレイパッケージ用基板と、該ボールグリッドアレ
イパッケージ用基板に実装してある半導体部品と、該ボ
ールグリッドアレイパッケージ用基板の下面の半田ボー
ル搭載用パッド上に搭載されて並んでいる多数の半田ボ
ールとよりなり、各半田ボールが搭載基板上の対応する
パッドと半田付けされて実装されるボールグリッドアレ
イパッケージにおいて、上記ボールグリッドアレイパッ
ケージ用基板を、その側面及び上面及び下面のうち側面
に臨む部分に亘って配されており、途中にくびれ部を有
し、該くびれ部の先にパッド部を有する構成である複数
の側面側電極を有し、且つ、上記半導体部品と該半田ボ
ール搭載用パッドを上記の側面側電極を経由して電気的
に接続する配線を有する構成としたものである。
【００１１】請求項２の発明は、下面に半田ボール搭載
用パッドが多数並んでいるボールグリッドアレイパッケ
ージ用基板と、該ボールグリッドアレイパッケージ用基
板に実装してある半導体部品と、該ボールグリッドアレ
イパッケージ用基板の下面の半田ボール搭載用パッド上
に搭載されて並んでいる多数の半田ボールとよりなり、
各半田ボールが搭載基板上の対応するパッドと半田付け
されて実装されるボールグリッドアレイパッケージにお
いて、上記ボールグリッドアレイパッケージ用基板を、
そのハーフスルーホール内に形成してある複数のハーフ
スルーホール電極を有し、且つ、上記半導体部品と該半
田ボール搭載用パッドを上記のハーフスルーホール電極
を経由して電気的に接続する配線を有する構成としたも
のである。
【００１２】請求項３の発明は、下面に半田ボール搭載
用パッドが多数並んでいるボールグリッドアレイパッケ
ージ用基板と、該ボールグリッドアレイパッケージ用基
板に実装してある半導体部品と、該ボールグリッドアレ
イパッケージ用基板の下面の半田ボール搭載用パッド上
に搭載されて並んでいる多数の半田ボールとよりなり、
上記ボールグリッドアレイパッケージ用基板が、そのハ
ーフスルーホール内に形成してある複数のハーフスルー
ホール電極を有し、且つ、上記半導体部品と該半田ボー
ル搭載用パッドを上記のハーフスルーホール電極を経由
して電気的に接続する配線を有する構成であるボールグ
リッドアレイパッケージが、各半田ボールを搭載基板上
の対応するパッドと半田付けされて該搭載基板上に実装
されており、且つ、該ボールグリッドアレイパッケージ
の該ボールグリッドアレイパッケージ用基板の所定の側
面側電極の間にチップ部品が半田付けしてある構成とし
たものである。
【００１３】
【発明の実施の形態】図３は本発明の第１実施例になる
ボールグリッドアレイパッケージ４０を示す。図３
（Ｂ）は、ボールグリッドアレイパッケージ４０を下側
よりみて示す。図１及び図２は、図１（Ａ）中、円４１
で囲んだ部分を拡大して示す。ボールグリッドアレイパ
ッケージ（以下ＢＧＡパッケージという）４０は、ボー
ルグリッドアレイパッケージ用基板（以下ＢＧＡパッケ
ージ用基板という）４２と、ＢＧＡパッケージ用基板４
２上に実装してある半導体部品４３と、半導体部品４３
を封止している樹脂４４と、多数の半田ボール４５とを
有する。
【００１４】ＢＧＡパッケージ用基板４２は、ＢＴレジ
ン製であり、矩形状を有し、図１に示すように、４層構
造であり、下面５６に、半田ボール搭載用パッド４６を
有し、上面に、ワイヤボンディング用パッド４７を有
し、周面に、ハーフスルーホール電極４８を有し、内部
に、内部配線パターン４９とビア５０とを有する。ハー
フスルーホール電極４８が、特許請求の範囲の欄記載の
「周囲の電極」を構成する。符号４９は、内部配線パタ
ーン全体を指し、符号５０は、ビア全体を指す。半田ボ
ール搭載用パッド４６は、ソルダーレジスト５７より覗
いている。
【００１５】ＢＧＡパッケージ用基板４２の上面は、中
央にあって大部分を占め、最も低い位置に位置している
矩形状の中央面部５１と、この中央面部５１を囲み、中
央面部５１より一段高い中段面部５２と、この中段面部
５２とＢＧＡパッケージ用基板４２の周側面５４との間
を占めて周囲に沿っており、中段面部５２より更に一段
高い位置に位置している周囲沿い面５３とよりなる。
【００１６】ＢＧＡパッケージ用基板４２は、ＢＧＡパ
ッケージ用基板４２に相当する部分がマトリクス状に並
んで作り込まれた大きな基板であって、多数のスルーホ
ールが狭いピッチで直線状に並んだスルーホール列が、
ＢＧＡパッケージ用基板４２に相当する部分の境界に沿
って格子状に配されたものを、スルーホール列に沿って
切断することによって切り出したものである。よって、
ＢＧＡパッケージ用基板４２の周側面５４には、多数の
ハーフスルーホール５５が狭いピッチｐ１で並んでい
る。ハーフスルーホールとは、スルーホールの半分をい
う。
【００１７】ワイヤボンディング用パッド４７は、中段
面部５２に設けてある。ハーフスルーホール電極４８
は、周側面５４のうちハーフスルーホール５５の場所
と、周囲沿い面５３のうち上記ハーフスルーホール５５
に対応する部分と、下面５６のうち上記ハーフスルーホ
ール５５に臨む部分とに亘って、図１中「コ」字形に形
成してある。ハーフスルーホール電極４８は、周側面５
４上の電極部分４８ａと、周囲沿い面５３上の電極部分
４８ｂと、下面５６上の電極部分４８ｃとよりなる。周
囲沿い面５３上の電極部分４８ｂは、途中にくびれ部４
８ｂ−１を有し、くびれ部４８ｂ−１の先側に、ワイヤ
ボンディング用パッド部４８ｂ−２を有する構成であ
る。後述するように、くびれ部４８ｂ−１及びワイヤボ
ンディング用パッド部４８ｂ−２は、後述する半田ボー
ル４５に関する半田付け不良を修復できるようにするた
めに形成してある。即ち、くびれ部４８ｂ−１は、レー
ザビームによる切断がし易いようにするために形成して
あり、ワイヤボンディング用パッド部４８ｂ−２は、ジ
ャンパ線の半田付け接続ができるように形成してある。
【００１８】図１に示すように、半田ボール搭載用パッ
ド４６とハーフスルーホール電極４８の電極部分４８ｃ
とが、ビア５０−１、内部配線パターン４９−１、ビア
５０−２を介して電気的に接続してある。また、ワイヤ
ボンディング用パッド４７とハーフスルーホール電極４
８の電極部分４８ｂのワイヤボンディング用パッド部４
８ｂ−２とが、ビア５０−３、内部配線パターン４９−
２、ビア５０−４を介して電気的に接続してある。よっ
て、図４に併せて示すように、ワイヤボンディング用パ
ッド４７と半田ボール搭載用パッド４６（半田ボール４
５）とが、内部配線パターン４９−１、ビア５０−１等
によって、ハーフスルーホール電極４８を経由して電気
的に接続してある。特許請求の範囲の欄記載の「配線」
とは、内部配線パターン４９−１等、及びビア５０−１
等を含む概念である。
【００１９】半導体部品４３はＢＧＡパッケージ用基板
４２の上面の中央面部５１上に固定してある。ワイヤ５
８は、一端が半導体部品４３に、他端がワイヤボンディ
ング用パッド４７にボンディングしてある。樹脂４４
は、半導体部品４３、ワイヤ５８、ワイヤボンディング
用パッド４７を覆っている。くびれ部４８ｂ−１及びワ
イヤボンディング用パッド部４８ｂ−２は、樹脂によっ
て覆われていず、露出している。
【００２０】上記構成のＢＧＡパッケージ４０は、図３
（Ａ）に示すように、半田ボール４５を搭載基板２５上
の対応するパッド２６に半田付けされて搭載基板２５上
に搭載される。半田ボール４５のパッド２６への半田付
けは、ＢＧＡパッケージ４０が載置されて仮固定された
搭載基板２５をリフロー炉を通すことによってなされ
る。
【００２１】搭載基板２５には、パッド２６より延びて
いる配線パターン２７、及び配線パターン２７の端のチ
ップ部品用パッド２８が形成してある。チップ部品用パ
ッド２８にチップ部品２９が半田５９で半田付けしてあ
る。ＢＧＡパッケージ４０及びチップ部品２９が搭載基
板２５上に搭載されて、回路モジュール３０Ａが完成す
る。
【００２２】回路モジュール３０Ａにおいて、半導体部
品１３とチップ部品２９とは、図４に示すように、電気
的に接続されている。図４では２本のルート６１、６２
だけが示してある。回路モジュール３０Ａの状態で、Ｂ
ＧＡパッケージ４０についてみると、ハーフスルーホー
ル電極４８は露出しており接近出来る状態にある。
【００２３】次に、上記ハーフスルーホール電極４８の
機能について説明する。 （１）半田ボール４５とパッド２６との半田付けの確認 図１に示すように、テスタ６５の一のプローブ６６をハ
ーフスルーホール電極４８に接触させ、別のプローブ６
７をチップ部品２９の端子に接触させ、導通がとれてい
るか否かをみることによって、半田ボール４５とパッド
２６とが正常に半田付けされていることを電気的に確認
できる。よって、この確認を各半田ボール４５とパッド
２６との半田付け部について行うことによって、回路モ
ジュール３０Ａの信頼性を保証することが出来る。
【００２４】（２）半田付け不良の場合の修復 半田ブリッジの場合 図５（Ａ）は、隣合う半田ボール４５が半田７０で繋が
って半田ブリッジが生じている状態を示す。この場合に
は、図５（Ｂ）に示すように、半田ブリッジが起きてい
る２本のルート６１、６２のうち同じルート、例えばル
ート６１について、くびれ部４８ｂ−１をレーザビーム
で切断するともに、チップ部品２９とチップ部品用パッ
ド２８との間の半田５９を除去し、ジャンパ線７１の一
端をワイヤボンディング用パッド部４８ｂ−２に半田付
けし、他端をチップ部品用パッド２８のうち半田５９が
除去された端子２９ａに半田付けする。７２は切断され
た個所を示す。これによって、半田７０は残っているけ
れども、半田７０はルート６１とルート６２との短絡経
路を構成しなくなり、半導体部品４３とチップ部品２９
とはジャンパ線７１でもって接続された状態となり、半
田ブリッジの影響は無くなり、半田ブリッジは修復され
る。
【００２５】半田非接続（オープン）の場合 図６（Ａ）は、一のルート６１について、半田ボール４
５がパッド２６より浮いており、半田ボール４５とパッ
ド２６とが半田付けされていず、半導体部品４３とチッ
プ部品２９とが電気的に接続されていない状態を示す。
この場合には、図６（Ｂ）に示すように、ジャンパ線７
５の一端をワイヤボンディング用パッド部４８ｂ−２に
半田付けし、他端をチップ部品用パッド２８に半田付け
する。これによって、半導体部品４３とチップ部品２９
とは、ジャンパ線７１でもって接続された状態となり、
半田ボール４５の浮きによる半田非接続（オープン）は
実質的に修復される。
【００２６】（３）回路モジュール３０Ａ（ＢＧＡパッ
ケージ４０）の電気的特性の改造 回路モジュール３０Ａ（ＢＧＡパッケージ４０）の電気
的特性の改造は、ＢＧＡパッケージ４０が搭載基板２５
上に搭載された後の状態で行われる。図７は、バイパス
コンデンサ８０が、ＢＧＡパッケージ用基板４２の電源
パターンから引き出されているハーフスルーホール電極
４８−１とグランドパターンから引き出されているハー
フスルーホール電極４８−２とに半田８１で半田付けさ
れて、ＢＧＡパッケージ用基板４２の周側面５４上に追
加された状態を示す。バイパスコンデンサ８０が追加さ
れたことによって、回路モジュール３０Ａ（ＢＧＡパッ
ケージ４０）の電気的特性が改造されている。
【００２７】図８は、ジャンパ線７５が、ハーフスルー
ホール電極４８−２と搭載基板２５のグランドパターン
８６との間に接続された状態を示す。ジャンパ線７５が
追加されたことによって、グランド電位が強化されてい
る。このように回路モジュール３０Ａ（ＢＧＡパッケー
ジ４０）の電気的特性を簡単に改造できることは、新製
品の開発のための期間が短いことが要求されている場合
に好都合である。
【００２８】ここで、図３（Ｂ）より分かるように、ハ
ーフスルーホール電極４８はＢＧＡパッケージ用基板４
２も周側面５４に形成してあるので、その数は、半田ボ
ール搭載用パッド４６（半田ボール４５）の数より少な
い。一方、上記ダムタイプのボールグリッドアレイパッ
ケージ４０において、半田付け不良が起きやすい場所は
経験上分かっており、コーナ付近である。ダムタイプの
ＢＧＡパッケージ４０は上記のリフロー炉を通されると
きに加熱されることによって、中央が凸となる形状に反
るからである。そこで、半田ボール４５のうちＢＧＡパ
ッケージ用基板４２の各コーナの部分及びその近傍に位
置する半田ボール４５についてだけ、ハーフスルーホー
ル電極４８と電気的に接続してある。
【００２９】キャビティタイプのＢＧＡパッケージの場
合には、リフロー炉を通されるときの加熱によって、中
央が凹となる形状に反る。この場合でも、半田付け不良
が起きやすい場所はコーナ付近である。そこで、この場
合にも、半田ボール４５のうちＢＧＡパッケージ用基板
４２の各コーナの部分及びその近傍に位置する半田ボー
ル４５についてだけ、ハーフスルーホール電極４８と電
気的に接続してある。
【００３０】図９及び図１０は本発明の第２実施例にな
るＢＧＡパッケージ４０Ａを示す。ＢＧＡパッケージ４
０Ａにおいては、半田ボール搭載用パッド４６とハーフ
スルーホール電極４８の電極部分４８ｃとが、ＢＧＡパ
ッケージ用基板４２の下面５６に配した外部配線パター
ン９０で電気的に接続してある。図１１、図１２及び図
１３は本発明の第３実施例になるＢＧＡパッケージ４０
Ｂを示す。
【００３１】ＢＧＡパッケージ４０Ｂは、ハーフスルー
ホール電極４８Ｂを除いて、図９及び図１０のＢＧＡパ
ッケージ４０Ａと同じである。ハーフスルーホール電極
４８Ｂは、図２中のハーフスルーホール電極４８中、く
びれ部４８ｂ−１を有しない形状としたものである。図
１４は、バイパスコンデンサ８０が、ＢＧＡパッケージ
用基板の電源パターンから引き出されているハーフスル
ーホール電極４８Ｂ−１とグランドパターンから引き出
されているハーフスルーホール電極４８Ｂ−２とに半田
８１で半田付けされて、ＢＧＡパッケージ用基板の周側
面上に追加された状態を示す。バイパスコンデンサ８０
が追加されたことによって、回路モジュール３０Ｂ（Ｂ
ＧＡパッケージ４０Ｂ）の電気的特性が改造されてい
る。図１５は、ハーフスルーホール電極４８−２と搭載
基板２５Ｂのグランドパターン８６Ｂとの間が半田１０
０で接続された状態を示す。これによって、グランド電
位が強化されている。
【００３２】
【発明の効果】以上説明したように、請求項１の発明に
よれば、ボールグリッドアレイパッケージ用基板を、そ
の側面及び上面及び下面のうち側面に臨む部分に亘って
配された複数の側面側電極を有し、且つ、上記半導体部
品と該半田ボール搭載用パッドを上記の側面側電極を経
由して電気的に接続する配線を有する構成であり、側面
側電極は、途中にくびれ部を有し、くびれ部の先にパッ
ド部を有する構成としたため、側面側電極を利用するこ
とによってボールグリッドアレイパッケージが搭載基板
上に実装された状態において半田ボールの半田接続の状
態を電気的に確認することが出来ることは勿論、くびれ
部の個所を切断することによって、電極の切断を簡単に
行うことが出来る。
【００３３】請求項２の発明によれば、側面電極は、ハ
ーフスルーホール内に形成してあるハーフスルーホール
電極である構成としたため、比較的簡単に形成出来る。
【００３４】
【００３５】請求項３の発明によれば、ボールグリッド
アレイパッケージが搭載基板上に実装されており、所定
の側面側電極の間にチップ部品が半田付けしてある構成
であるため、電気的特性の改造を簡単に図った回路モジ
ュールを実現出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例になるボールグリッドアレ
イパッケージの要部を拡大して示す図である。
【図２】図１に示す部分の斜視図である。
【図３】本発明の第１実施例になるボールグリッドアレ
イパッケージを示す図である。
【図４】回路モジュールにおけるは半導体部品とチップ
部品との電気的接続を説明する図である。
【図５】半田ブリッジが生じている場合の修復を説明す
る図である。
【図６】半田ボールとパッドとが半田付けされていない
場合の修復を説明する図である。
【図７】電気的特性の改造の１例を示す図である。
【図８】電気的特性の改造の別の例を示す図である。
【図９】本発明の第２実施例になるボールグリッドアレ
イパッケージの要部を拡大して示す図である。
【図１０】図９のＢＧＡパッケージの底面図である。
【図１１】本発明の第３実施例になるボールグリッドア
レイパッケージの一のコーナ部付近の斜視図である。
【図１２】図１１のＢＧＡパッケージの断面図である。
【図１３】図１１のＢＧＡパッケージの底面図である。
【図１４】電気的特性の改造を示す、図７に対応する図
である。
【図１５】電気的特性の改造を示す、図８に対応する図
である。
【図１６】従来のボールグリッドアレイパッケージを示
す図である。
【符号の説明】
２５、２５Ａ 搭載基板 ２６ パッド ２７ 配線パターン ２８ チップ部品用パッド ２９ チップ部品 ３０Ａ，３０Ｂ 回路モジュール ４０、４０Ａ，４０Ｂ ボールグリッドアレイパッケー
ジ ４２ ボールグリッドアレイパッケージ用基板 ４３ 半導体部品 ４４ 樹脂 ４５ 半田ボール ４６ 半田ボール搭載用パッド ４７ ワイヤボンディング用パッド ４８、４８Ｂ ハーフスルーホール電極 ４８ａ，４８ｂ，４８ｃ 電極部分 ４８ｂ−１ くびれ部 ４８ｂ−２ ワイヤボンディング用パッド部 ４９−１、４９−２ 内部配線パターン ５０−１〜５０−４ ビア ５１ 中央面部 ５２ 中段面部 ５３ 周囲沿い面 ５４ 周側面 ５５ ハーフスルーホール ５８ ワイヤ ５９、７０、８１、１００ 半田 ６５ テスタ ７１、７５、８５ ジャンパ線 ７２ 切断された個所 ８０ バイパスコンデンサ ９０ 外部配線パターン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−148608（ＪＰ，Ａ) 特開 平８−148629（ＪＰ，Ａ) 特開 平９−22929（ＪＰ，Ａ) 特開 平８−115997（ＪＰ，Ａ) 特開 平９−260528（ＪＰ，Ａ) 特開 平５−109921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 下面に半田ボール搭載用パッドが多数並
    んでいるボールグリッドアレイパッケージ用基板と、該
    ボールグリッドアレイパッケージ用基板に実装してある
    半導体部品と、該ボールグリッドアレイパッケージ用基
    板の下面の半田ボール搭載用パッド上に搭載されて並ん
    でいる多数の半田ボールとよりなり、各半田ボールが搭
    載基板上の対応するパッドと半田付けされて実装される
    ボールグリッドアレイパッケージにおいて、 上記ボールグリッドアレイパッケージ用基板を、その側
    面及び上面及び下面のうち側面に臨む部分に亘って配さ
    れており、途中にくびれ部を有し、該くびれ部の先にパ
    ッド部を有する構成である複数の側面側電極を有し、且
    つ、上記半導体部品と該半田ボール搭載用パッドを上記
    の側面側電極を経由して電気的に接続する配線を有する
    構成としたことを特徴とするボールグリッドアレイパッ
    ケージ。
  2. 【請求項２】 下面に半田ボール搭載用パッドが多数並
    んでいるボールグリッドアレイパッケージ用基板と、該
    ボールグリッドアレイパッケージ用基板に実装してある
    半導体部品と、該ボールグリッドアレイパッケージ用基
    板の下面の半田ボール搭載用パッド上に搭載されて並ん
    でいる多数の半田ボールとよりなり、各半田ボールが搭
    載基板上の対応するパッドと半田付けされて実装される
    ボールグリッドアレイパッケージにおいて、 上記ボールグリッドアレイパッケージ用基板を、そのハ
    ーフスルーホール内に形成してある複数のハーフスルー
    ホール電極を有し、且つ、上記半導体部品と該半田ボー
    ル搭載用パッドを上記のハーフスルーホール電極を経由
    して電気的に接続する配線を有する構成としたことを特
    徴とするボ ールグリッドアレイパッケージ。
  3. 【請求項３】 下面に半田ボール搭載用パッドが多数並
    んでいるボールグリッドアレイパッケージ用基板と、該
    ボールグリッドアレイパッケージ用基板に実装してある
    半導体部品と、該ボールグリッドアレイパッケージ用基
    板の下面の半田ボール搭載用パッド上に搭載されて並ん
    でいる多数の半田ボールとよりなり、上記ボールグリッ
    ドアレイパッケージ用基板が、そのハーフスルーホール
    内に形成してある複数のハーフスルーホール電極を有
    し、且つ、上記半導体部品と該半 田ボール搭載用パッド
    を上記のハーフスルーホール電極を経由して電気的に接
    続する配線を有する構成であるボールグリッドアレイパ
    ッケージが、各半田ボールを搭載基板上の対応するパッ
    ドと半田付けされて該搭載基板上に実装されており、 且つ、該ボールグリッドアレイパッケージの該ボールグ
    リッドアレイパッケージ用基板の所定の側面側電極の間
    にチップ部品が半田付けしてある構成としたことを特徴
    とする回路モジュール。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000228451A (ja) * 1999-02-05 2000-08-15 Matsushita Electric Ind Co Ltd 電子部品
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
KR100397003B1 (ko) * 1999-09-28 2003-09-02 마쯔시다덴기산교 가부시키가이샤 전자 부품 및 그 제조 방법
JP3371867B2 (ja) * 1999-10-05 2003-01-27 日本電気株式会社 半導体装置
JP2001185640A (ja) 1999-12-24 2001-07-06 Nec Corp 表面実装型パッケージ及び電子部品並びに電子部品の製造方法
US6378757B1 (en) * 2001-01-31 2002-04-30 Agilent Technologies, Inc. Method for edge mounting flex media to a rigid PC board
GB2377654A (en) * 2001-07-20 2003-01-22 Alex Chang Artificial eye for dolls
US6806568B2 (en) * 2001-07-20 2004-10-19 The Board Of Trustees Of The University Of Arkansas Decoupling capacitor for integrated circuit package and electrical components using the decoupling capacitor and associated methods
US7507914B2 (en) 2004-06-30 2009-03-24 Honeywell International Inc. Micro-castellated interposer
DE102004031997A1 (de) * 2004-07-01 2006-01-26 Infineon Technologies Ag Gehäuse für ein Halbleiter-Bauelement und Halbleiter-Bauelement-Test-System zum Testen der Kontaktierung bei übereinander angeordneten Halbleiter-Bauelementen
JP4701779B2 (ja) * 2005-03-25 2011-06-15 日本電気株式会社 集積回路パッケージ組立構造
US7919717B2 (en) * 2005-08-19 2011-04-05 Honeywell International Inc. Three-dimensional printed circuit board
US7701045B2 (en) 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
JP4791313B2 (ja) * 2006-09-29 2011-10-12 京セラ株式会社 配線基板および電子装置
US7829977B2 (en) * 2007-11-15 2010-11-09 Advanced Semiconductor Engineering, Inc. Low temperature co-fired ceramics substrate and semiconductor package
US8638568B2 (en) * 2010-08-27 2014-01-28 Steering Solutions Ip Holding Corporation Mounted circuit card assembly
EP2535926A3 (en) * 2011-06-17 2015-08-05 BIOTRONIK SE & Co. KG Semiconductor package
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
CN102569247A (zh) * 2012-01-17 2012-07-11 华为终端有限公司 集成模块、集成系统板和电子设备
US20160064301A1 (en) * 2013-04-17 2016-03-03 Ps4 Luxco S.A.R.L. Semiconductor device
KR102380304B1 (ko) * 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
US9997468B2 (en) * 2015-04-10 2018-06-12 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with shielding and method of manufacturing thereof
WO2016203774A1 (ja) * 2015-06-19 2016-12-22 日本電信電話株式会社 フレキシブルプリント配線板のはんだ接合構造
JP6623356B1 (ja) * 2019-05-23 2019-12-25 合同会社ｊｕｊｕｂｅ 電子部品の実装構造及び電子部品の実装方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60148151A (ja) * 1984-01-13 1985-08-05 Hitachi Ltd 半導体装置
JPH01217931A (ja) * 1988-02-26 1989-08-31 Hitachi Ltd フリップチップ
JP2703673B2 (ja) * 1991-05-17 1998-01-26 三菱電機株式会社 半導体装置
JP2570498B2 (ja) * 1991-05-23 1997-01-08 モトローラ・インコーポレイテッド 集積回路チップ・キャリア
JPH05206314A (ja) * 1991-11-12 1993-08-13 Nec Corp 半導体装置
JPH0738217A (ja) * 1993-07-22 1995-02-07 Nec Corp セラミック基板
JP2541487B2 (ja) * 1993-11-29 1996-10-09 日本電気株式会社 半導体装置パッケ―ジ
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
US5689091A (en) * 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure

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