JP3371867B2 - 半導体装置 - Google Patents
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- H01L2924/151—Die mounting substrate
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ＣＳＰに係り、半導体チップ上のチップパッドとパッケ
ージ上の外部端子とを接続する際の配線構造に関する。
ＣＳＰとは、Chip Scale Package 或いはChip Size
Packageの略で、チップサイズと同等或いはわずかに
大きいパッケージの総称であり、パッケージサイズをチ
ップサイズに対して小型化した高密度型パッケージにつ
いて用いられる。ＣＳＰは、外形について、ＢＧＡ、Ｌ
ＧＡに代表されるエリアアレイ型（パッケージ面に端子
が格子状に配列されたタイプ）のものと、ＳＯＰ、ＳＯ
Ｎ、ＱＦＰ、ＱＦＮに代表されるペリフェラル型（パッ
ケージの周辺に端子が配列されたタイプ）のものとに大
別されるが、本発明は、エリアアレイ型のＣＳＰに関す
るのもである。
ＣＳＰに係り、半導体チップ上のチップパッドとパッケ
ージ上の外部端子とを接続する際の配線構造に関する。
ＣＳＰとは、Chip Scale Package 或いはChip Size
Packageの略で、チップサイズと同等或いはわずかに
大きいパッケージの総称であり、パッケージサイズをチ
ップサイズに対して小型化した高密度型パッケージにつ
いて用いられる。ＣＳＰは、外形について、ＢＧＡ、Ｌ
ＧＡに代表されるエリアアレイ型（パッケージ面に端子
が格子状に配列されたタイプ）のものと、ＳＯＰ、ＳＯ
Ｎ、ＱＦＰ、ＱＦＮに代表されるペリフェラル型（パッ
ケージの周辺に端子が配列されたタイプ）のものとに大
別されるが、本発明は、エリアアレイ型のＣＳＰに関す
るのもである。
【０００２】
【従来の技術】現在、半田ボールを外部端子として、格
子配列したＢＧＡ型ＣＳＰが広く利用されている。図３
に、従来のＢＧＡ型ＣＳＰ１を示した。（ａ）は底面
図、（ｂ）は側面図、（ｃ）は（ａ）におけるＡ部拡大
図である。従来のＢＧＡ型ＣＳＰ１は、半導体チップ表
面範囲内において外部端子を配列したＣＳＰである。従
来のＢＧＡ型ＣＳＰ１は、配線基板１１と、配線基板１
１の周縁近傍に設けられた配線基板開口部１２と、配線
基板１１の底面に敷設された配線１３と、配線基板１１
の底面に配置された外部端子１４と、配線基板１１の上
面にフェイスダウンで搭載され、配線基板１１よりやや
サイズが小さい半導体チップ１５ａと、半導体チップ１
５ａの表面上の周縁部に配置されたチップパッド１６
と、半導体チップ１５ａの側面と配線基板１１の上面側
の周縁部に塗布された補強樹脂１７を備えて構成され
る。従来のＢＧＡ型ＣＳＰ１は、半導体チップ表面範囲
内において外部端子を配列したＣＳＰであるので、図３
（ｃ）に示すように、パッケージ外部から内部に向かっ
て、配線基板１１の縁、半導体チップ１５ａの縁、チッ
プパッド１６、最外周の外部端子１４の順で位置する。
そして、チップパッド１６の配列領域において配線基板
開口部１２が設けられ、かかる配線基板開口部１２によ
りチップパッド１６がパッケージ底面側に露出してい
る。さらに、配線１３が外部端子１４とチップパッド１
６とを繋ぎ、両者間を電気的に導通可能にしている。こ
のとき、配線１３はチップパッド１６から内側へ向か
い、配線基板開口部１２の縁に到達し、配線基板１１上
を引き回され、外部端子１４に到達している。
子配列したＢＧＡ型ＣＳＰが広く利用されている。図３
に、従来のＢＧＡ型ＣＳＰ１を示した。（ａ）は底面
図、（ｂ）は側面図、（ｃ）は（ａ）におけるＡ部拡大
図である。従来のＢＧＡ型ＣＳＰ１は、半導体チップ表
面範囲内において外部端子を配列したＣＳＰである。従
来のＢＧＡ型ＣＳＰ１は、配線基板１１と、配線基板１
１の周縁近傍に設けられた配線基板開口部１２と、配線
基板１１の底面に敷設された配線１３と、配線基板１１
の底面に配置された外部端子１４と、配線基板１１の上
面にフェイスダウンで搭載され、配線基板１１よりやや
サイズが小さい半導体チップ１５ａと、半導体チップ１
５ａの表面上の周縁部に配置されたチップパッド１６
と、半導体チップ１５ａの側面と配線基板１１の上面側
の周縁部に塗布された補強樹脂１７を備えて構成され
る。従来のＢＧＡ型ＣＳＰ１は、半導体チップ表面範囲
内において外部端子を配列したＣＳＰであるので、図３
（ｃ）に示すように、パッケージ外部から内部に向かっ
て、配線基板１１の縁、半導体チップ１５ａの縁、チッ
プパッド１６、最外周の外部端子１４の順で位置する。
そして、チップパッド１６の配列領域において配線基板
開口部１２が設けられ、かかる配線基板開口部１２によ
りチップパッド１６がパッケージ底面側に露出してい
る。さらに、配線１３が外部端子１４とチップパッド１
６とを繋ぎ、両者間を電気的に導通可能にしている。こ
のとき、配線１３はチップパッド１６から内側へ向か
い、配線基板開口部１２の縁に到達し、配線基板１１上
を引き回され、外部端子１４に到達している。
【０００３】
【発明が解決しようとする課題】しかし、従来のＢＧＡ
型ＣＳＰ１では、配線１１の敷設領域はチップパッド１
６の内側であって、外部端子１４の敷設領域を除く配線
基板１１上の領域に限られる。したがって、半導体チッ
プ１５ａのサイズが小さくなるに従い、配線領域が小さ
くなる。配線領域が小さくなることによって、配線が困
難又は不可能になるという問題点がある。外部端子１４
の配列位置は、国内規格又は国際規格によって定められ
ている故に、配線基板上の外部端子間の余地は、国内規
格又は国際規格が変更しない限り、変わらない。したが
って半導体チップ１５ａのサイズが小さくなるに従い、
配線が困難又は不可能になるという問題は、外部端子間
の余地ではなく、特に、チップパッド１６と外部端子と
の間の領域において生じる。チップパッド１６と外部端
子との間の領域において、配線が困難がである場合に、
あえて、ＣＳＰを製造する場合は、配線パターン設計の
困難性、及び、接続工程終了後の熱応力負荷に伴うチッ
プパッド１６の損傷というリスクを背負わなければなら
ないという問題点がある。かかる問題点は、半導体デバ
イスの微細化、高速化、小電力化の要請に伴い、チップ
サイズを小さくする際の障害となり好ましくない。
型ＣＳＰ１では、配線１１の敷設領域はチップパッド１
６の内側であって、外部端子１４の敷設領域を除く配線
基板１１上の領域に限られる。したがって、半導体チッ
プ１５ａのサイズが小さくなるに従い、配線領域が小さ
くなる。配線領域が小さくなることによって、配線が困
難又は不可能になるという問題点がある。外部端子１４
の配列位置は、国内規格又は国際規格によって定められ
ている故に、配線基板上の外部端子間の余地は、国内規
格又は国際規格が変更しない限り、変わらない。したが
って半導体チップ１５ａのサイズが小さくなるに従い、
配線が困難又は不可能になるという問題は、外部端子間
の余地ではなく、特に、チップパッド１６と外部端子と
の間の領域において生じる。チップパッド１６と外部端
子との間の領域において、配線が困難がである場合に、
あえて、ＣＳＰを製造する場合は、配線パターン設計の
困難性、及び、接続工程終了後の熱応力負荷に伴うチッ
プパッド１６の損傷というリスクを背負わなければなら
ないという問題点がある。かかる問題点は、半導体デバ
イスの微細化、高速化、小電力化の要請に伴い、チップ
サイズを小さくする際の障害となり好ましくない。
【０００４】本発明は以上の従来技術における問題に鑑
みてなされたものであって、配線パターン設計の困難
性、及び、接続工程終了後の熱応力負荷に伴うチップパ
ッド１６の損傷等の障害がなく、安定してボンディング
でき、信頼性に優れ、チップのダウンサイジングに支障
のない半導体装置を提供することを課題とする。
みてなされたものであって、配線パターン設計の困難
性、及び、接続工程終了後の熱応力負荷に伴うチップパ
ッド１６の損傷等の障害がなく、安定してボンディング
でき、信頼性に優れ、チップのダウンサイジングに支障
のない半導体装置を提供することを課題とする。
【０００５】
【０００６】また本出願第１の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側に引き回された後、前記電極に到達する
様に設定してなることを特徴とする半導体装置である。
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側に引き回された後、前記電極に到達する
様に設定してなることを特徴とする半導体装置である。
【０００７】また本出願第２の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側となる前記配線基板上に引き回された
後、内側へ向い、前記開口部の縁のうち外側となる縁を
通過し、前記電極に到達する様に設定してなることを特
徴とする半導体装置である。
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側となる前記配線基板上に引き回された
後、内側へ向い、前記開口部の縁のうち外側となる縁を
通過し、前記電極に到達する様に設定してなることを特
徴とする半導体装置である。
【０００８】また本出願第３の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側となる前記配線基板上に引き回された
後、内側へ向い、前記開口部の縁のうち外側となる縁を
通過し、前記開口部を通って前記配線基板の反対側へ至
り、前記電極に到達する様に設定してなることを特徴と
する半導体装置である。
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記外部端子から出た配線が、前記
開口部より外側となる前記配線基板上に引き回された
後、内側へ向い、前記開口部の縁のうち外側となる縁を
通過し、前記開口部を通って前記配線基板の反対側へ至
り、前記電極に到達する様に設定してなることを特徴と
する半導体装置である。
【０００９】また本出願第４の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記電極から出た配線が、前記開口
部の縁のうち外側となる縁に至り、前記開口部より外側
となる前記配線基板上に引き回された後、前記外部端子
に到達する様に設定してなることを特徴とする半導体装
置である。
備える半導体チップと、前記半導体チップに接合する配
線基板と、前記配線基板を開口する開口部と、前記半導
体チップと反対側かつ前記開口部より内側となる前記配
線基板上に配置された外部端子と、前記電極と前記外部
端子とを電気的に接続し、前記配線基板の外部端子のあ
る面に敷設される配線とを備える半導体装置において、
前記配線の経路を、前記電極から出た配線が、前記開口
部の縁のうち外側となる縁に至り、前記開口部より外側
となる前記配線基板上に引き回された後、前記外部端子
に到達する様に設定してなることを特徴とする半導体装
置である。
【００１０】以下、半導体チップが配線基板にフェース
ダウンボンディングされる半導体装置に限定した発明を
本出願第５の発明から本出願第７の発明として開示す
る。
ダウンボンディングされる半導体装置に限定した発明を
本出願第５の発明から本出願第７の発明として開示す
る。
【００１１】また本出願第５の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記外部端子から出た配線が、前記開
口部より外側に引き回された後、前記電極に到達する様
に設定してなることを特徴とする半導体装置である。
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記外部端子から出た配線が、前記開
口部より外側に引き回された後、前記電極に到達する様
に設定してなることを特徴とする半導体装置である。
【００１２】また本出願第６の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記外部端子から出た配線が、前記開
口部より外側となる前記配線基板上に引き回された後、
内側へ向い、前記開口部の縁のうち外側となる縁を通過
し、前記電極に到達する様に設定してなることを特徴と
する半導体装置である。
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記外部端子から出た配線が、前記開
口部より外側となる前記配線基板上に引き回された後、
内側へ向い、前記開口部の縁のうち外側となる縁を通過
し、前記電極に到達する様に設定してなることを特徴と
する半導体装置である。
【００１３】また本出願第７の発明は、周縁部に電極を
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記電極から出た配線が、外側へ向か
い、前記開口部の縁のうち外側となる縁を通過し、前記
開口部より外側となる前記配線基板上に引き回された
後、前記外部端子に到達する様に設定してなることを特
徴とする半導体装置である。
備える半導体チップと、前記半導体チップの電極形成面
に接合する配線基板と、前記電極と対面する位置で前記
配線基板を開口する開口部と、前記半導体チップと反対
側かつ前記電極及び前記開口部より内側となる前記配線
基板上に配置された外部端子と、前記電極と前記外部端
子とを電気的に接続し、前記配線基板の外部端子のある
面に敷設される配線とを備える半導体装置において、前
記配線の経路を、前記電極から出た配線が、外側へ向か
い、前記開口部の縁のうち外側となる縁を通過し、前記
開口部より外側となる前記配線基板上に引き回された
後、前記外部端子に到達する様に設定してなることを特
徴とする半導体装置である。
【００１４】また本出願第８の発明は、本出願第１から
第７の発明うちいずれか一の発明の半導体装置におい
て、前記半導体チップの周辺部に周設される樹脂枠を備
え、前記半導体チップとの接合範囲内から外方へ突出し
ている前記配線基板の周縁部（いわゆるフランジ部）に
前記樹脂枠が接合し、前記配線基板の周縁部を支持して
なることを特徴とする。
第７の発明うちいずれか一の発明の半導体装置におい
て、前記半導体チップの周辺部に周設される樹脂枠を備
え、前記半導体チップとの接合範囲内から外方へ突出し
ている前記配線基板の周縁部（いわゆるフランジ部）に
前記樹脂枠が接合し、前記配線基板の周縁部を支持して
なることを特徴とする。
【００１５】「外側」とは、配線基板の周縁に近い方を
いい、「内側」とは、配線基板の周縁から遠い方をい
う。
いい、「内側」とは、配線基板の周縁から遠い方をい
う。
【００１６】
【発明の作用・効果】本発明の半導体装置によれば、配
線基板に設けられた開口部より外側の領域も、配線敷設
領域として利用されるため、パッケージ周縁部におい
て、配線のための余地が十分に得られ、チップサイズの
変更や、チップパッドの位置変更によって、配線領域が
狭まることがないという効果がある。したがって、チッ
プサイズを小さくする際の障害も生じにくい。開口部の
周囲の配線基板上の余地のうち配線を敷設するのに必要
な広さのある余地を利用することにより、配線が困難又
は不可能になることを回避できるという効果がある。外
部端子の位置を変更することなく配線の困難性を回避可
能なので、外部端子配列の国内規格及び国際規格への適
合を維持することができ、需要を狭めることなく市場に
供給できるという効果がある。このような構造の本発明
の半導体装置によれば、無理のない安定した配線パター
ン設計を行うことができる。
線基板に設けられた開口部より外側の領域も、配線敷設
領域として利用されるため、パッケージ周縁部におい
て、配線のための余地が十分に得られ、チップサイズの
変更や、チップパッドの位置変更によって、配線領域が
狭まることがないという効果がある。したがって、チッ
プサイズを小さくする際の障害も生じにくい。開口部の
周囲の配線基板上の余地のうち配線を敷設するのに必要
な広さのある余地を利用することにより、配線が困難又
は不可能になることを回避できるという効果がある。外
部端子の位置を変更することなく配線の困難性を回避可
能なので、外部端子配列の国内規格及び国際規格への適
合を維持することができ、需要を狭めることなく市場に
供給できるという効果がある。このような構造の本発明
の半導体装置によれば、無理のない安定した配線パター
ン設計を行うことができる。
【００１７】フェイスダウンボンディングの場合、開口
部の縁からチップパッドまでの距離、すなわちその間の
配線の距離が短い場合には、パッケージの構成材料の熱
膨張係数差に基づく応力によって、パッドに負荷がかか
り、傷つけやすくなる。本発明によれば、外周の開口部
の縁のうち外側となる縁から配線を出してパッドに接続
するため、開口部の縁からチップパッドまでの距離を十
分にとることができる。したがって、接続工程終了後の
熱応力負荷に伴うチップパッド１６の損傷等の障害が生
じにくく、パッケージの信頼性が維持、向上できるとい
う効果がある。
部の縁からチップパッドまでの距離、すなわちその間の
配線の距離が短い場合には、パッケージの構成材料の熱
膨張係数差に基づく応力によって、パッドに負荷がかか
り、傷つけやすくなる。本発明によれば、外周の開口部
の縁のうち外側となる縁から配線を出してパッドに接続
するため、開口部の縁からチップパッドまでの距離を十
分にとることができる。したがって、接続工程終了後の
熱応力負荷に伴うチップパッド１６の損傷等の障害が生
じにくく、パッケージの信頼性が維持、向上できるとい
う効果がある。
【００１８】本出願第８の発明の半導体装置によれば、
上記効果があるとともに、半導体チップの周辺部に周設
される樹脂枠を備え、半導体チップとの接合範囲内から
外方へ突出している配線基板の周縁部（いわゆるフラン
ジ部）に前記樹脂枠が接合し、配線基板の周縁部を支持
しているので、半導体チップとの接合範囲内から外方へ
突出している配線基板の周縁部が補強され、かかる周縁
部上に敷設されている配線に無理な外力が加わらず、か
かる配線が保護されるという効果がある。
上記効果があるとともに、半導体チップの周辺部に周設
される樹脂枠を備え、半導体チップとの接合範囲内から
外方へ突出している配線基板の周縁部（いわゆるフラン
ジ部）に前記樹脂枠が接合し、配線基板の周縁部を支持
しているので、半導体チップとの接合範囲内から外方へ
突出している配線基板の周縁部が補強され、かかる周縁
部上に敷設されている配線に無理な外力が加わらず、か
かる配線が保護されるという効果がある。
【００１９】
【発明の実施の形態】以下に本発明の一実施の形態につ
き図面を参照して説明する。本実施形態の半導体装置
は、ＴＡＢ技術によって半導体チップをボンディングす
る半導体パッケージであり、外部接続方式としてＢＧＡ
方式を採用する半導体パッケージ、ＢＧＡ型ＣＳＰ２で
ある（図１参照）。
き図面を参照して説明する。本実施形態の半導体装置
は、ＴＡＢ技術によって半導体チップをボンディングす
る半導体パッケージであり、外部接続方式としてＢＧＡ
方式を採用する半導体パッケージ、ＢＧＡ型ＣＳＰ２で
ある（図１参照）。
【００２０】まず、本実施形態のＢＧＡ型ＣＳＰ２の構
造につき説明する。図１は本実施形態のＢＧＡ型ＣＳＰ
２を示す底面図（ａ）、側面図（ｂ）及びＢ部拡大図
（ｃ）である。本実施形態のＢＧＡ型ＣＳＰ２は、半導
体チップ表面範囲内において外部端子を配列したＣＳＰ
である。本実施形態のＢＧＡ型ＣＳＰ２は、配線基板１
１と、配線基板１１の周縁近傍に設けられた配線基板開
口部１２と、配線基板１１の底面に敷設された配線１３
と、配線基板１１の底面に配置された外部端子１４と、
配線基板１１の上面にフェイスダウンで搭載され、配線
基板１１よりややサイズが小さい半導体チップ１５ｂ
と、半導体チップ１５ｂの表面上の周縁部に配置された
チップパッド１６とを備えて構成される。本実施形態の
ＢＧＡ型ＣＳＰ２は、半導体チップ表面範囲内において
外部端子を配列したＣＳＰであるので、図１（ｃ）に示
すように、パッケージ外部から内部に向かって、配線基
板１１の縁、半導体チップ１５ｂの縁、チップパッド１
６、最外周の外部端子１４の順で位置する。そして、チ
ップパッド１６の配列領域において配線基板開口部１２
が設けられ、かかる配線基板開口部１２によりチップパ
ッド１６がパッケージ底面側に露出している。さらに、
配線１３が外部端子１４とチップパッド１６とを繋ぎ、
両者間を電気的に導通可能にしている。以上の点は、従
来のＢＧＡ型ＣＳＰ１の構造と同様である。
造につき説明する。図１は本実施形態のＢＧＡ型ＣＳＰ
２を示す底面図（ａ）、側面図（ｂ）及びＢ部拡大図
（ｃ）である。本実施形態のＢＧＡ型ＣＳＰ２は、半導
体チップ表面範囲内において外部端子を配列したＣＳＰ
である。本実施形態のＢＧＡ型ＣＳＰ２は、配線基板１
１と、配線基板１１の周縁近傍に設けられた配線基板開
口部１２と、配線基板１１の底面に敷設された配線１３
と、配線基板１１の底面に配置された外部端子１４と、
配線基板１１の上面にフェイスダウンで搭載され、配線
基板１１よりややサイズが小さい半導体チップ１５ｂ
と、半導体チップ１５ｂの表面上の周縁部に配置された
チップパッド１６とを備えて構成される。本実施形態の
ＢＧＡ型ＣＳＰ２は、半導体チップ表面範囲内において
外部端子を配列したＣＳＰであるので、図１（ｃ）に示
すように、パッケージ外部から内部に向かって、配線基
板１１の縁、半導体チップ１５ｂの縁、チップパッド１
６、最外周の外部端子１４の順で位置する。そして、チ
ップパッド１６の配列領域において配線基板開口部１２
が設けられ、かかる配線基板開口部１２によりチップパ
ッド１６がパッケージ底面側に露出している。さらに、
配線１３が外部端子１４とチップパッド１６とを繋ぎ、
両者間を電気的に導通可能にしている。以上の点は、従
来のＢＧＡ型ＣＳＰ１の構造と同様である。
【００２１】しかし、本実施形態のＢＧＡ型ＣＳＰ２に
おいては、チップパッド１６から出た配線１３は、チッ
プパッド１６から外側へ向かい、配線基板開口部１２の
縁のうち外側の縁に至り、配線基板開口部１２より外側
の配線基板１１上を引き回された後、配線基板開口部１
２を迂回し、外部端子１４に到達している。したがっ
て、配線１１の敷設領域はチップパッド１６の内側であ
って、外部端子１４の敷設領域を除く配線基板１１上の
領域に限られない。つまり、チップパッド１６より外側
をなる配線基板１１上の領域も配線１１の敷設領域とし
て利用されている。一方、半導体チップ１５ｂは、外部
端子１４の配列面積に対するサイズが、半導体チップ１
５ａのそれに比較して小さくなっている。そのため、チ
ップパッド１６の位置が最外周の外部端子１４に接近し
てしまう。このような半導体チップ１５ｂを搭載する場
合にあっても、本実施形態のＢＧＡ型ＣＳＰ２によれ
ば、チップパッド１６より外側となる配線基板１１上の
領域も配線１１の敷設領域として利用しているので、配
線敷設領域が狭まることなく配線が困難となることがな
い。もちろん、半導体チップ１５ａを搭載することもで
き、その場合には、配線基板開口部１２の周囲の配線基
板１１上の余地を配線敷設領域として利用してもよく、
配線パターン設計が容易となる。
おいては、チップパッド１６から出た配線１３は、チッ
プパッド１６から外側へ向かい、配線基板開口部１２の
縁のうち外側の縁に至り、配線基板開口部１２より外側
の配線基板１１上を引き回された後、配線基板開口部１
２を迂回し、外部端子１４に到達している。したがっ
て、配線１１の敷設領域はチップパッド１６の内側であ
って、外部端子１４の敷設領域を除く配線基板１１上の
領域に限られない。つまり、チップパッド１６より外側
をなる配線基板１１上の領域も配線１１の敷設領域とし
て利用されている。一方、半導体チップ１５ｂは、外部
端子１４の配列面積に対するサイズが、半導体チップ１
５ａのそれに比較して小さくなっている。そのため、チ
ップパッド１６の位置が最外周の外部端子１４に接近し
てしまう。このような半導体チップ１５ｂを搭載する場
合にあっても、本実施形態のＢＧＡ型ＣＳＰ２によれ
ば、チップパッド１６より外側となる配線基板１１上の
領域も配線１１の敷設領域として利用しているので、配
線敷設領域が狭まることなく配線が困難となることがな
い。もちろん、半導体チップ１５ａを搭載することもで
き、その場合には、配線基板開口部１２の周囲の配線基
板１１上の余地を配線敷設領域として利用してもよく、
配線パターン設計が容易となる。
【００２２】また、本実施形態のＢＧＡ型ＣＳＰ２は、
図１（ｂ）に示すように補強樹脂枠１８を備えている。
補強樹脂枠１８は、半導体チップ１５ｂの周辺部に周設
されている。そして、補強樹脂枠１８は、配線基板１１
と半導体チップ１５ｂとの接合範囲内から外方へ突出し
ている配線基板１１の周縁部に接合し、配線基板１１の
周縁部を支持している。そのため、半導体チップ１５ｂ
との接合範囲内から外方へ突出している配線基板１１の
周縁部が補強され、かかる周縁部上に敷設されている配
線に無理な外力が加わらず、かかる配線が保護される。
図１（ｂ）に示すように補強樹脂枠１８を備えている。
補強樹脂枠１８は、半導体チップ１５ｂの周辺部に周設
されている。そして、補強樹脂枠１８は、配線基板１１
と半導体チップ１５ｂとの接合範囲内から外方へ突出し
ている配線基板１１の周縁部に接合し、配線基板１１の
周縁部を支持している。そのため、半導体チップ１５ｂ
との接合範囲内から外方へ突出している配線基板１１の
周縁部が補強され、かかる周縁部上に敷設されている配
線に無理な外力が加わらず、かかる配線が保護される。
【００２３】配線基板１１には、ポリイミドテープ等を
用いる。チップパッド１６には、Ａｌパッド等を用い
る。外部端子には、半田ボール等を用いる。補強樹脂枠
１８には、エポキシ樹脂等を用いる。半導体チップ１５
ｂと配線基板１１とは接着剤を介して接合される。
用いる。チップパッド１６には、Ａｌパッド等を用い
る。外部端子には、半田ボール等を用いる。補強樹脂枠
１８には、エポキシ樹脂等を用いる。半導体チップ１５
ｂと配線基板１１とは接着剤を介して接合される。
【００２４】次に、図２を参照して、本実施形態のＢＧ
Ａ型ＣＳＰ２の製造工程につき説明する。上述のような
構造の配線基板を製造後、図２に示すようにチップマウ
ント（図２（ａ））、チップマウントキュア（図２
（ｂ））、インナーリードボンディング（図２
（ｃ））、半田ボール付け（図２（ｄ））、補強樹脂枠
接着（図２（ｅ））の各工程を施す。
Ａ型ＣＳＰ２の製造工程につき説明する。上述のような
構造の配線基板を製造後、図２に示すようにチップマウ
ント（図２（ａ））、チップマウントキュア（図２
（ｂ））、インナーリードボンディング（図２
（ｃ））、半田ボール付け（図２（ｄ））、補強樹脂枠
接着（図２（ｅ））の各工程を施す。
【００２５】半導体チップ１５ｂを配線基板１１に搭載
する。このとき、半導体チップ上の電極たるチップパッ
ドは配線基板開口部１２に配置される（図２（ａ））。
半導体チップ１５ｂと接触する配線基板１１の面には、
熱可塑性の接着剤１９が塗布されており、半導体チップ
１５ｂと配線基板１１を熱圧着する（図２（ｂ））。次
に、インナーリードをチップパッドに接続する。開配線
基板開口部１２においてチップパッドと対面するインナ
ーリード面に、あらかじめインナーバンプ（図示せず）
を形成しておく。インナーバンプはＣｕをコアとして少
なくともチップパッドとの接触面に薄くＡｕメッキを施
したものを用い、チップパッドとはＡｕとＡｌの合金接
合とする。チップパッド上位置においてツール２０をイ
ンナーリード面に下ろし、インナーバンプとチップパッ
ドとを加熱加圧して接合する。このとき同時にツール２
０によりインナーリードの不要な部分は切断される（図
２（ｃ））。次に、半田ボール２１を配線パターのラン
ド部に配置し、加熱、溶融して、半田ボール２１をパッ
ケージ底面に接合する（図２（ｄ））。次に、補強樹脂
枠１８を接着する。補強樹脂枠１８の内周面を半導体チ
ップ１５ｂの外周面に接合し、補強樹脂枠１８の底面を
配線基板１１の周縁部表面に接合する（図２（ｅ））。
する。このとき、半導体チップ上の電極たるチップパッ
ドは配線基板開口部１２に配置される（図２（ａ））。
半導体チップ１５ｂと接触する配線基板１１の面には、
熱可塑性の接着剤１９が塗布されており、半導体チップ
１５ｂと配線基板１１を熱圧着する（図２（ｂ））。次
に、インナーリードをチップパッドに接続する。開配線
基板開口部１２においてチップパッドと対面するインナ
ーリード面に、あらかじめインナーバンプ（図示せず）
を形成しておく。インナーバンプはＣｕをコアとして少
なくともチップパッドとの接触面に薄くＡｕメッキを施
したものを用い、チップパッドとはＡｕとＡｌの合金接
合とする。チップパッド上位置においてツール２０をイ
ンナーリード面に下ろし、インナーバンプとチップパッ
ドとを加熱加圧して接合する。このとき同時にツール２
０によりインナーリードの不要な部分は切断される（図
２（ｃ））。次に、半田ボール２１を配線パターのラン
ド部に配置し、加熱、溶融して、半田ボール２１をパッ
ケージ底面に接合する（図２（ｄ））。次に、補強樹脂
枠１８を接着する。補強樹脂枠１８の内周面を半導体チ
ップ１５ｂの外周面に接合し、補強樹脂枠１８の底面を
配線基板１１の周縁部表面に接合する（図２（ｅ））。
【００２６】チップマウント、チップマウントキュア、
インナーリードボンディング、半田ボール付け、補強樹
脂枠接着の各工程は従来の製造ラインをそのまま利用可
能である。すなわち、本実施形態のＢＧＡ型ＣＳＰ２を
製造するために新たな設備や工程を要することはなく、
現有の半導体組立製造設備によって製造可能である。
インナーリードボンディング、半田ボール付け、補強樹
脂枠接着の各工程は従来の製造ラインをそのまま利用可
能である。すなわち、本実施形態のＢＧＡ型ＣＳＰ２を
製造するために新たな設備や工程を要することはなく、
現有の半導体組立製造設備によって製造可能である。
【００２７】本実施形態のＢＧＡ型ＣＳＰ２は、本出願
発明の一実施形態に過ぎない。半導体チップは、フェイ
スアップボンディングとしてもよい。内部接続はＴＡＢ
技術によらず、インナーリードをワイヤとしてワイヤボ
ンディング技術によってもよい。その場合にも本発明の
効果を得ることができる。
発明の一実施形態に過ぎない。半導体チップは、フェイ
スアップボンディングとしてもよい。内部接続はＴＡＢ
技術によらず、インナーリードをワイヤとしてワイヤボ
ンディング技術によってもよい。その場合にも本発明の
効果を得ることができる。
【図１】 本実施形態のＢＧＡ型ＣＳＰ２を示す底面図
（ａ）、側面図（ｂ）及び（ａ）におけるＢ部拡大図
（ｃ）である。
（ａ）、側面図（ｂ）及び（ａ）におけるＢ部拡大図
（ｃ）である。
【図２】 本実施形態のＢＧＡ型ＣＳＰ２の製造工程
のうち、チップマウント工程から補強樹脂枠接着工程ま
でを工程順に示した側面図である。
のうち、チップマウント工程から補強樹脂枠接着工程ま
でを工程順に示した側面図である。
【図３】 従来のＢＧＡ型ＣＳＰ１を示す底面図
（ａ）、側面図（ｂ）、（ａ）におけるＡ部拡大図
（ｃ）である。
（ａ）、側面図（ｂ）、（ａ）におけるＡ部拡大図
（ｃ）である。
１ 従来のＢＧＡ型ＣＳＰ
２ 本発明の実施形態のＢＧＡ型ＣＳＰ
１１ 配線基板
１２ 配線基板開口部
１３ 配線
１４ 外部端子
１５ａ、１５ｂ 半導体チップ
１６ チップパッド
１７ 補強樹脂
１８ 補強樹脂枠
１９ 接着剤
２０ ツール
２１ 半田ボール
Claims (8)
- 【請求項１】周縁部に電極を備える半導体チップと、前
記半導体チップに接合する配線基板と、前記配線基板を
開口する開口部と、前記半導体チップと反対側かつ前記
開口部より内側となる前記配線基板上に配置された外部
端子と、前記電極と前記外部端子とを電気的に接続し、
前記配線基板の外部端子のある面に敷設される配線とを
備える半導体装置において、前記配線の経路を、前記外
部端子から出た配線が、前記開口部より外側に引き回さ
れた後、前記電極に到達する様に設定してなることを特
徴とする半導体装置。 - 【請求項２】周縁部に電極を備える半導体チップと、前
記半導体チップに接合する配線基板と、前記配線基板を
開口する開口部と、前記半導体チップと反対側かつ前記
開口部より内側となる前記配線基板上に配置された外部
端子と、前記電極と前記外部端子とを電気的に接続し、
前記配線基板の外部端子のある面に敷設される配線とを
備える半導体装置において、前記配線の経路を、前記外
部端子から出た配線が、前記開口部より外側となる前記
配線基板上に引き回された後、内側へ向い、前記開口部
の縁のうち外側となる縁を通過し、前記電極に到達する
様に設定してなることを特徴とする半導体装置。 - 【請求項３】周縁部に電極を備える半導体チップと、前
記半導体チップに接合する配線基板と、前記配線基板を
開口する開口部と、前記半導体チップと反対側かつ前記
開口部より内側となる前記配線基板上に配置された外部
端子と、前記電極と前記外部端子とを電気的に接続し、
前記配線基板の外部端子のある面に敷設される配線とを
備える半導体装置において、前記配線の経路を、前記外
部端子から出た配線が、前記開口部より外側となる前記
配線基板上に引き回された後、内側へ向い、前記開口部
の縁のうち外側となる縁を通過し、前記開口部を通って
前記配線基板の反対側へ至り、前記電極に到達する様に
設定してなることを特徴とする半導体装置。 - 【請求項４】周縁部に電極を備える半導体チップと、前
記半導体チップに接合する配線基板と、前記配線基板を
開口する開口部と、前記半導体チップと反対側かつ前記
開口部より内側となる前記配線基板上に配置された外部
端子と、前記電極と前記外部端子とを電気的に接続し、
前記配線基板の外部端子のある面に敷設される配線とを
備える半導体装置において、前記配線の経路を、前記電
極から出た配線が、前記開口部の縁のうち外側となる縁
に至り、前記開口部より外側となる前記配線基板上に引
き回された後、前記外部端子に到達する様に設定してな
ることを特徴とする半導体装置。 - 【請求項５】周縁部に電極を備える半導体チップと、前
記半導体チップの電極形成面に接合する配線基板と、前
記電極と対面する位置で前記配線基板を開口する開口部
と、前記半導体チップと反対側かつ前記電極及び前記開
口部より内側となる前記配線基板上に配置された外部端
子と、前記電極と前記外部端子とを電気的に接続し、前
記配線基板の外部端子のある面に敷設される配線とを備
える半導体装置において、前記配線の経路を、前記外部
端子から出た配線が、前記開口部より外側に引き回され
た後、前記電極に到達する様に設定してなることを特徴
とする半導体装置。 - 【請求項６】周縁部に電極を備える半導体チップと、前
記半導体チップの電極形成面に接合する配線基板と、前
記電極と対面する位置で前記配線基板を開口する開口部
と、前記半導体チップと反対側かつ前記電極及び前記開
口部より内側となる前記配線基板上に配置された外部端
子と、前記電極と前記外部端子とを電気的に接続し、前
記配線基板の外部端子のある面に敷設される配線とを備
える半導体装置において、前記配線の経路を、前記外部
端子から出た配線が、前記開口部より外側となる前記配
線基板上に引き回された後、内側へ向い、前記開口部の
縁のうち外側となる縁を通過し、前記電極に到達する様
に設定してなることを特徴とする半導体装置。 - 【請求項７】周縁部に電極を備える半導体チップと、前
記半導体チップの電極形成面に接合する配線基板と、前
記電極と対面する位置で前記配線基板を開口する開口部
と、前記半導体チップと反対側かつ前記電極及び前記開
口部より内側となる前記配線基板上に配置された外部端
子と、前記電極と前記外部端子とを電気的に接続し、前
記配線基板の外部端子のある面に敷設される配線とを備
える半導体装置において、前記配線の経路を、前記電極
から出た配線が、外側へ向かい、前記開口部の縁のうち
外側となる縁を通過し、前記開口部より外側となる前記
配線基板上に引き回された後、前記外部端子に到達する
様に設定してなることを特徴とする半導体装置。 - 【請求項８】前記半導体チップの周辺部に周設される樹
脂枠を備え、前記半導体チップとの接合範囲内から外方
へ突出している前記配線基板の周縁部に前記樹脂枠が接
合し、前記配線基板の周縁部を支持してなることを特徴
とする請求項１から請求項７のうちいずれか一に記載の
半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP28492999A JP3371867B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
| TW089120073A TW543127B (en) | 1999-10-05 | 2000-09-28 | Chip scale package with improved wiring layout |
| KR10-2000-0058098A KR100392720B1 (ko) | 1999-10-05 | 2000-10-04 | 배선의 레이아웃이 향상된 칩 스케일 패키지 |
| US09/679,805 US6657293B1 (en) | 1999-10-05 | 2000-10-05 | Chip scale package in which layout of wiring lines is improved |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492999A JP3371867B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110930A JP2001110930A (ja) | 2001-04-20 |
| JP3371867B2 true JP3371867B2 (ja) | 2003-01-27 |
Family
ID=17684896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28492999A Expired - Fee Related JP3371867B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
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|---|---|
| US (1) | US6657293B1 (ja) |
| JP (1) | JP3371867B2 (ja) |
| KR (1) | KR100392720B1 (ja) |
| TW (1) | TW543127B (ja) |
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| US6812552B2 (en) * | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
| US7799611B2 (en) * | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
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| TWM271321U (en) * | 2004-09-10 | 2005-07-21 | Aiptek Int Inc | Flip-chip packaging device |
| TWI254997B (en) * | 2004-09-10 | 2006-05-11 | Aiptek Int Inc | Process of manufacturing flip-chips and the apparatus thereof |
| WO2008057770A2 (en) * | 2006-10-27 | 2008-05-15 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
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| US9930772B2 (en) * | 2015-12-30 | 2018-03-27 | Te Connectivity Corporation | Printed circuit and circuit board assembly configured for quad signaling |
| CN106011830B (zh) * | 2016-07-29 | 2018-03-30 | 南京科润新材料技术有限公司 | 一种乳化发黑液 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3330468B2 (ja) * | 1995-06-30 | 2002-09-30 | 富士通株式会社 | 配線基板及び半導体装置 |
| US5686764A (en) * | 1996-03-20 | 1997-11-11 | Lsi Logic Corporation | Flip chip package with reduced number of package layers |
| JP3447908B2 (ja) * | 1997-02-13 | 2003-09-16 | 富士通株式会社 | ボールグリッドアレイパッケージ |
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| US5977626A (en) * | 1998-08-12 | 1999-11-02 | Industrial Technology Research Institute | Thermally and electrically enhanced PBGA package |
| US6249047B1 (en) * | 1999-09-02 | 2001-06-19 | Micron Technology, Inc. | Ball array layout |
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