JP3330468B2 - 配線基板及び半導体装置 - Google Patents

配線基板及び半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップ等の電子部
品を配線基板内で支持した半導体装置に関し、より詳細
にはボールグリッドアレイ型（以下ＢＧＡという）の半
導体装置に関する。更に、本発明は上記半導体装置と搭
載されるべき回路基板との間に介在し、半導体装置の回
路変更を行うために用いられる配線基板に関する。
【０００２】近年、半導体チップが高集積化してきてお
り、また、半導体装置の実装の高密度化が要求されてき
ている。そこで、ＱＦＰ型半導体装置に比べて、装置の
裏面に端子を広いピッチで設けることができ、かつ端子
の変形が少ないという特徴を有するＢＧＡ型半導体装置
が注目されてきている。また、半導体チップの高集積化
に伴って、半導体装置の製造当初においては、機能変更
や不具合に対応するために、半導体装置が搭載されるマ
ザーボード（プリント基板、回路基板、配線基板、実装
基板又は単に基板などとも言われる）の配線変更が行わ
れることが多い。
【０００３】現実問題として、プリント板のパターン変
更には多大な時間と労力を要する。従って、通常、緊急
の対応としては、必要な配線変更部分にパターン間の短
絡用にストラップ線を用いる。ストラップ線の使用は、
半導体装置が搭載される表面側で行われる。よって、パ
ッケージのエッジに外部接続用端子が設けられている場
合には、ストラップ線でパターン変更を容易かつ応急的
に行うことができる。しかしながら、ＢＧＡ型半導体装
置では、外部接続用のボール状端子はパッケージの下
面、（より特定すれば半導体チップを支持するベースの
下面）に形成されているため、ボール状端子からストラ
ップ線の引き出しを半導体装置搭載側（部品搭載側）で
行うことはできない。
【０００４】
【従来技術】まず、図９を参照して、従来のＢＧＡ型半
導体装置を簡単に説明する。図９に示すＢＧＡ型半導体
装置１０は、配線を有するベース１２と、ベアチップで
ある半導体チップ（ＬＳＩチップ）１４と、封止部１６
と、ボール状のＳｎＰｂはんだバンプ１８とを有する。
半導体チップ１４に設けられている電極（図示を省略す
る）とベース１２の表面に設けられている電極とは、ワ
イヤでボンディングされている。ベース１２の表面に設
けられた電極とベース１２の裏面に設けられたはんだバ
ンプ１８とは、ベース内部に形成されている配線層やス
ルーホールを介して、電気的に接続されている。半導体
チップ１４及びベース１２の表面は図示するように、樹
脂製の封止部１６で封止されている。はんだバンプ１８
は外部接続端子（電極）として機能し、ベース１２の裏
面上にマトリクス状に配列されている。一般に、隣接す
るはんだバンプ１８の間隔は、１．５ｍｍ以下である。
【０００５】このようなＢＧＡ型半導体装置１０は、図
１０に示すように、ガラスエポキシ基板であるマザーボ
ード２０上に搭載可能である。マザーボード２０上に
は、マトリクス状に配列された電極２２及び配線を有す
る。はんだバンプ１８はマザーボード２０上の電極に接
触した状態ではんだ付けされる。
【０００６】前述したように、半導体チップの高集積化
に伴って、半導体装置の製造当初においては、機能変更
や不具合に対応するために、半導体装置が搭載されるマ
ザーボードの配線変更が行われることが多い。図１１
に、ＱＦＰ型半導体装置をマザーボードに搭載した状態
で、パターン変更（回路変更）のために、ストラップ線
（ジャンパ線ともいう）を接続する様子を示す。マザー
ボード２０上に形成されているランド２８上に、ＱＦＰ
型半導体装置のリード端子２６がはんだ付けされてい
る。参照番号３０ははんだフレットを示している。い
ま、回路変更により、ストラップ線３６をリード２６に
接続する必要がある場合、パルスヒートツール３２又は
はんだごて３４を用いて、ストラップ線３６の被覆中の
導体をランド２８上にはんだ付けする。このように、リ
ード端子が半導体装置のエッジから延びている場合に
は、ストラップ線を用いた回路変更は容易である。
【０００７】
【発明が解決しようとする課題】しかしながら、図１０
に示すように、マザーボード２０上に搭載された状態
で、ストラップ線３６をＢＧＡ半導体装置１０の端子
（既に、フィレット状態にある）に接続することは不可
能である。よって、ＢＧＡ型半導体装置では、ストラッ
プ線を用いた簡易な回路変更はできず、マザーボード２
０の配線（回路パターン）そのものを変更しなければな
らないという問題点がある。
【０００８】本発明は上記従来の問題点を解決し、マザ
ーボードの回路パターンを変更することなく、回路の設
計変更の自由度を高くすることを目的とする。
【０００９】
【問題点を解決するための手段】上記課題を達成するた
めに、本発明はまず、下記構成の配線基板を提供する。
即ち、請求項１に記載の発明は、ボールグリッドアレイ
タイプの半導体装置に用いられる配線基板であって、絶
縁物質で構成されるベースと、該ベースの第１の表面に
設けられ、パッケージされた電子部品の外部接続用端子
に接続可能な端子を有する第１の回路パターンと、前記
ベースの第２の表面に設けられると共に前記第１の回路
パターンに接続されかつマザーボードの接続用端子に接
続可能な端子と、この端子に接続されかつ端子間を通る
配線とを有する第２の回路パターンと前記ベースの第２
の表面に設けられ、前記第２の回路パターン内の回路構
成を変えるために接続されるストラップ用配線を接続可
能なストラップ用端子とを有し、かつ、前記ボールグリ
ッドアレイタイプの半導体装置に配設された状態におい
て、前記ストラップ用端子の配設位置が、前記ベースの
外部から前記ストラップ用配線を接続しうる位置に設定
されていることを特徴とするものである。
【００１０】請求項２に記載の発明は、請求項１におい
て、前記配線基板は、前記ベース内に形成されたスルー
ホールを有し、該スルーホールは前記第１の回路パター
ンと前記第２の回路パターンとを接続する。請求項３に
記載の発明では、請求項１又は２において、前記第１の
回路パターンに含まれる前記端子は平面状であり、前記
第２の回路パターンに含まれる前記端子はボール状であ
ることを特徴とする。
【００１１】請求項４に記載の発明は、請求項１ないし
３において、前記ストラップ用端子は、前記ベースの周
囲に配設されていることを特徴とするものである。
【００１２】請求項５に記載の発明は、配線基板とパッ
ケージされた電子部品とを有し、前記配線基板は請求項
１ないし４のいずれか一項記載のものであることを特徴
とする半導体装置である。請求項６に記載の発明では、
請求項５において、前記電子部品は半導体チップを含む
ことを特徴とする。
【００１３】請求項７に記載の発明は、マザーボードに
実装されるボールグリッドアレイタイプの半導体装置で
あって、半導体チップと、該半導体チップを支持するベ
ース基板と、前記半導体チップを封止するパッケージ
と、前記ベース基板の第１の表面に設けられた外部接続
用端子と、前記ベース基板の第２の表面に設けられ、ス
トラップ線が接続可能なストラップ用端子と、前記ベー
ス基板に設けられ、前記外部接続用端子とストラップ用
端子とを接続するスルーホールとを有し、 前記マザーボ
ードに実装された状態において、前記ストラップ用端子
の配設位置が、前記ベース基板の外部から前記ストラッ
プ用配線を接続しうる位置に設定されていることを特徴
とするものである。
【００１４】請求項８に記載の発明は、請求項７におい
て、前記外部接続用端子はボール状であることを特徴と
する。請求項９に記載の発明は、請求項７又は８におい
て、前記ストラップ用端子は平坦なランドであることを
特徴とする。
【００１５】請求項１０に記載の発明は、ボールグリッ
ドアレイタイプの半導体装置に用いられる配線基板であ
って、ベースと、該ベースの第１の表面に設けられ、半
導体装置の外部接続用端子と接続可能な外部接続用端子
と、前記ベースの第２の表面に設けられるとともに前記
第１の表面に設けられた外部接続用端子と接続され、回
路変更用のストラップ線が接続可能なストラップ用端子
と、前記ベースに設けられ、外部接続用端子と前記スト
ラップ用端子とを接続するスルーホールとを有し、前記
ストラップ用端子は前記外部接続用端子の位置に対しオ
フセットした位置で、かつ前記ベースの外部から前記ス
トラップ用配線を接続しうる位置に設定されていること
を特徴とするものである。
【００１６】
【作用】請求項１ないし６に記載の発明では、配線基板
を半導体装置等の電子部品とこれを搭載する基板（マザ
ーボード等）との間に介在する配線基板の回路構成（配
線）を変更することで、既存の基板に形成された回路パ
ターンを変更することなく、電子部品を含む回路変更を
行える。
【００１７】請求項７ないし９に記載の発明では、ベー
スの第２の表面に設けられたストラップ用端子にストラ
ップ線を接続することで、既存の基板に形成された回路
パターンを変更することなく、回路の変更を行える。請
求項１０に記載の発明では、回路変更用のストラップ線
をストラップ用端子に接続することで、既存の基板に形
成された回路パターンを変更することなく、回路の変更
を行える。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例による配線基板４
０と、これに搭載された前述のＢＧＡ型半導体装置１０
を示すである。なお、図９と同一の構成要素には同一の
参照番号を付けている。第１の実施例の特徴の１つは、
配線基板４０を半導体装置１０とマザーボード（図１に
は図示を省略してある）との間に介在させることで、マ
ザーボードの配線（回路パターン）を変更することな
く、回路変更を可能にした点にある。
【００１９】図２に、図１に示す配線基板４０の詳細を
示す。より特定すれば、図２（Ａ）は、配線基板４０の
平面図、図２（Ｂ）は平線基板４０の底面図である。配
線基板４０は、例えばガラスエポキシ等の絶縁物質で構
成されたベース４４を有する。ベース４４の表面（第１
の表面）には、図２（Ａ）に示すように、複数のランド
４６からなる回路パターンが形成されている。ランド４
６はマトリクス状に配列されている。この配列は、ＢＧ
Ａ型半導体装置１０のはんだバンプ１８の配列に相当す
る。すなわち、半導体装置１０を配線基板４０上に搭載
した場合、少なくとも所定の数、又はすべてのはんだバ
ンプ１８がランド４６の上にのる。換言すれば、ランド
４６の配列ピッチははんだバンプ１８の配列ピッチに等
しい。
【００２０】配線基板４０の裏面（第２の表面）は、図
２（Ｂ）に示す回路パターンを有する。この回路パター
ンは、ボール状のはんだバンプ４２、ストラップ用パッ
ド（端子）４８、及びはんだバンプ４２とストラップ用
パッド４８とを接続するストラップ用配線５０とを有す
る。はんだバンプ４２は、ランド４６に対応して設けら
れている。換言すれば、はんだバンプ４２の配列は、Ｂ
ＧＡ型半導体装置１０のはんだバンプ１８と同一配列で
ある。ストラップ用パッド４８は、ストラップ線が接続
できるように、ベース４４の裏面の周囲に設けられてい
る。
【００２１】図３は、図２（Ａ）に示すＩＩＩ−ＩＩＩ
線断面図である。ランド４６とはんだバンプ４２とは、
導体５２を内部に有するスルーホール５０で接続されて
いる。はんだバンプ４２は銅（Ｃｕ）のコア部分４２ａ
を有する。スルーホール５０内の導体５２は例えば、銅
のメッキである。またストラップ用配線５０も例えば銅
で構成される。
【００２２】半導体装置１０を含む回路を変更する必要
がある場合、半導体装置１０を配線基板４０に搭載し、
はんだバンプ１８を溶融してランド４６上に取り付け
る。そして、回路変更を実現するために、例えば図２
（Ｂ）に示すように、ストラップ線５４をストラップ用
パッド４８に接続する。ストラップ用パッド４８間のみ
ならず、ストラップ用パッド４８と、配線基板４０が搭
載されるマザーボード上の端子との間の接続も可能であ
る。このように、ＢＧＡ型半導体装置を含む回路に変更
があっても、マザーボードの回路パターンを変更するこ
となく対応が可能である。
【００２３】尚、前述の配線基板４０は単層構成であっ
たが、多層構成であってもよい。多層構成の一例を図４
に示す。図４に示す構成は、２層構成の配線基板を示
す。図４に示す配線基板は２つのガラスエポキシ製ベー
ス４４ａ及び４４ｂを有し、これらの間に銅などの内層
パターン５４が設けられている。ランド４６とはんだバ
ンプ４２とは、この内層パターン５４を介して電気的に
接続されている。このようにすることで、回路変更の自
由度がより大きくなる。
【００２４】次に、本発明の第２の実施例を説明する。
第２の実施例は、前述した課題を達成するために、ＢＧ
Ａ型半導体装置が搭載されるマザーボード（配線基板）
に工夫を施したものである。図５は、ＢＧＡ型半導体装
置１０を、本発明の第２の実施例によるマザーボード５
６上に搭載した状態を示す図である。マザーボード６０
は、単層又は多層構成であり、マザーボード５６のベー
ス（例えばガラスエポキシ製）６０内を貫通するスルー
ホール５８を有する。
【００２５】図６に示すように、スルーホール５８内に
は、銅などの導体が設けられており、ベース６０の第１
の面に設けられたランド６４とこれと対向する第２の面
に設けられたランド６６とを電気的に接続する。ランド
６４は、ＢＧＡ型半導体装置１０のはんだバンプ１８の
配列に対応してマトリクス状に配列されている。また、
ランド６６も同様にマトリクス状に配列されている。な
お、ランド６４と６６はスルーホール５８の位置からオ
フセットした位置に形成されている。
【００２６】いま、回路変更により、ストラップ線を用
いて実際に回路パターンを変更する場合、例えば図５に
示すように、ストラップ線６２を用いてランド６６間を
短絡する。これにより、ランド６６に対応するＢＧＡ型
半導体装置１０のはんだバンプ１８は短絡する。このよ
うにしても、マザーボード５６の回路パターンを変更す
ることなく、回路変更が容易に可能になる。
【００２７】尚、スルーホール５８及びランド６４、６
６が他の配線パターンに影響しないように設けることが
必要である。また、ＢＧＡ型半導体装置１０のすべての
パッド１８に対して、図５に示す構成を設ける必要はな
い。実際には、ストラップ線による配線処理が行われな
いであろうはんだバンプ１８（例えば、電源系）も存在
する可能性があり、このようなものに対するスルーホー
ル等は省略してもよい。
【００２８】次に、本発明の第３の実施例を説明する。
第３の実施例は、前述した課題を達成するために、ＢＧ
Ａ型半導体装置の構成に工夫を施したものである。図７
は、本発明の第３の実施例によるＢＧＡ型半導体装置の
斜視図である。より詳細には、図７（Ａ）はＢＧＡ型半
導体装置の斜視図、同図（Ｂ）は同図（Ａ）に示すＡ−
Ａ線に沿った断面の一部を示す図である。
【００２９】図７に示すＢＧＡ型半導体装置７０のパッ
ケージ（例えば、樹脂モールド）７２には、複数のスル
ーホール７４が形成されている。このスルーホール７４
の内部には、例えば銅のメッキなどの導体７５が形成さ
れている。また、パッケージ７２の上面にはランド７８
が設けられ、下面にはランド８０が設けられ、これらの
導体７５で電気的に接続されている。
【００３０】パッケージ７２の上面に設けられたランド
７８には、回路変更用のストラップ線７６が接続可能で
ある。図７に示す例では、ストラップ線７６は半導体装
置７０以外の部分に接続されるように示されているが、
ストラップ線７６を用いてランド７８間を電気的に接続
してもよい。ストラップ線７６は被覆されており、その
芯線を図７（Ｂ）に示すようにはんだ付けしてランド７
８に固定する。
【００３１】下側のランド８０上には、ボール状のはん
だバンプが設けられており、マザーボード８４上のラン
ド８６に固定した状態でははんだフィレット８２となっ
ている。下側のランド８０及びその上のはんだバンプは
従来と同様であるが、これにスルーホール７４を用いて
パッケージ７２の上面にもランド７８を形成したこと
に、本発明の第３の実施例の特徴の１つがある。
【００３２】以上の構成によれば、ＢＧＡ型半導体装置
７０をマザーボード８４に取り付けた状態で、マザーボ
ード８４の回路パターンを変更することなく、回路変更
が可能になる。図８は、本発明の第４の実施例によるＢ
ＧＡ型半導体装置９０を示す図である。前述の第３の実
施例では、ランド７８がパッケージの上面全面に形成さ
れていたが、図８に示す第４の実施例では、パッケージ
の上面の周辺部にのみ形成されている。
【００３３】ＢＧＡ型半導体装置９０は、配線パターン
を有するベース９４を有する。このベース９４はパッケ
ージとしても機能する。ベース９４は、ガラスエポキシ
等で形成された３つの層９４ａ、９４ｂ及び９４ｃを積
層した３層構成である。各層間には、内層パターンが形
成されている。ベース９４の中央部には凹部９５が設け
られ、ここに半導体チップ９２が収容されている。半導
体チップ９２とベース層９４ｂ上に形成されたパッドと
はワイヤ９３でボンディングされている。半導体チップ
９２は蓋９７で封止されている。
【００３４】ベース９４の底面上には、ボール状のはん
だバンプ９６が形成されている。はんだバンプ９６はス
ルーホール９８を介して内層パターンと電気的に接続さ
れるとともに、ベース９４の上面に設けられたランド１
００とも電気的に接続されている。このランド１００
は、図７（Ｂ）に示すランド７８に相当し、回路変更用
のストラップ線を接続可能である。
【００３５】図８に示す構成においても、本発明の第３
の実施例と同様に、ＢＧＡ型半導体装置９０をマザーボ
ード８４に取り付けた状態で、マザーボード８４の回路
パターンを変更することなく、回路変更が可能になる。
以上、本発明を説明した。本発明は上記各実施例に限定
されるものではない。また、本発明はＢＧＡ型の半導体
装置に限定されず、これと同様の端子構成を有する半導
体装置も含むものである。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
マザーボードの回路パターンを変更することなく、回路
の設計変更の自由度を高くすることができる。より詳細
には、次の通りである。
【００３７】請求項１ないし６に記載の発明では、配線
基板を半導体装置等の電子部品とこれを搭載する基板
（マザーボード等）との間に介在する配線基板の回路構
成（配線）を変更することで、既存の基板に形成された
回路パターンを変更することなく、電子部品を含む回路
変更を行える。
【００３８】請求項７ないし９に記載の発明では、ベー
スの第２の表面に設けられたストラップ用端子にストラ
ップ線を接続することで、既存の基板に形成された回路
パターンを変更することなく、回路の変更を行える。請
求項１０に記載の発明では、回路変更用のストラップ線
をストラップ用端子に接続することで、既存の基板に形
成された回路パターンを変更することなく、回路の変更
を行える。
【図面の簡単な説明】
【図１】本発明の第１の実施例による配線基板と、これ
に搭載されたＢＧＡ型半導体装置１０を示すである。
【図２】図１に示す配線基板を示す図である。
【図３】図２に示すＩＩＩ−ＩＩＩ線断面図である。
【図４】本発明の第１の実施例の変形例を示す断面図で
ある。
【図５】本発明の第２の実施例による配線基板及びこれ
に搭載される半導体装置を示す図である。
【図６】図５に示す配線基板の要部拡大断面図である。
【図７】本発明の第３の実施例による半導体装置を示す
図である。
【図８】本発明の第４の実施例による半導体装置を示す
図である。
【図９】従来の半導体装置の構成例を示す斜視図であ
る。
【図１０】従来の半導体装置を基板に搭載した様子を示
す図である。
【図１１】従来の別の半導体装置を基板に搭載した状態
で回路変更を行うためのストラップ線を接続する方法を
示す図である。
【符号の説明】
１０ ＢＧＡ型半導体装置 １８ はんだバンプ ４０ 配線基板 ４４ ベース ４６ ランド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 手島 康裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 審査官 中澤 登 (56)参考文献 特開 昭59−161847（ＪＰ，Ａ) 特開 昭64−32662（ＪＰ，Ａ) 特開 昭63−237535（ＪＰ，Ａ) 特開 平５−198732（ＪＰ，Ａ) 特開 平７−22095（ＪＰ，Ａ) 特開 平７−169872（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/32 H01L 23/52 - 23/538

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ボールグリッドアレイタイプの半導体装
    置に用いられる配線基板であって、 絶縁物質で構成されるベースと、 該ベースの第１の表面に設けられ、パッケージされた電
    子部品の外部接続用端子に接続可能な端子を有する第１
    の回路パターンと、 前記ベースの第２の表面に設けられると共に前記第１の
    回路パターンに接続されかつマザーボードの接続用端子
    に接続可能な端子と、この端子に接続されかつ端子間を
    通る配線とを有する第２の回路パターンと前記ベースの
    第２の表面に設けられ、前記第２の回路パターン内の回
    路構成を変えるために接続されるストラップ用配線を接
    続可能なストラップ用端子とを有し、 かつ、前記ボールグリッドアレイタイプの半導体装置に
    配設された状態において、前記ストラップ用端子の配設
    位置が、前記ベースの外部から前記ストラップ用配線を
    接続しうる位置に設定されていることを特徴とする配線
    基板。
  2. 【請求項２】 前記配線基板は、前記ベース内に形成さ
    れたスルーホールを有し、該スルーホールは前記第１の
    回路パターンと前記第２の回路パターンとを接続するこ
    とを特徴とする請求項１記載の配線基板。
  3. 【請求項３】 前記第１の回路パターンに含まれる前記
    端子は平面状であり、前記第２の回路パターンに含まれ
    る前記端子はボール状であることを特徴とする請求項１
    又は２記載の配線基板。
  4. 【請求項４】 前記ストラップ用端子は、前記ベースの
    周囲に配設されていることを特徴とする請求項１ないし
    ３のいずれか一項記載の配線基板。
  5. 【請求項５】 配線基板とパッケージされた電子部品と
    を有し、 前記配線基板は、請求項１ないし４のいずれか一項記載
    のものであることを特徴とする半導体装置。
  6. 【請求項６】 前記電子部品は半導体チップを含むこと
    を特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 マザーボードに実装されるボールグリッ
    ドアレイタイプの半導体装置であって、 半導体チップと、 該半導体チップを支持するベース基板と、 前記半導体チップを封止するパッケージと、 前記ベース基板の第１の表面に設けられた外部接続用端
    子と、 前記ベース基板の第２の表面に設けられ、ストラップ線
    が接続可能なストラップ用端子と、 前記ベース基板に設けられ、前記外部接続用端子とスト
    ラップ用端子とを接続するスルーホールとを有し、 前記マザーボードに実装された状態において、前記スト
    ラップ用端子の配設位置が、前記ベース基板の外部から
    前記ストラップ用配線を接続しうる位置に設定されてい
    ることを特徴とする半導体装置。
  8. 【請求項８】 前記外部接続用端子はボール状であるこ
    とを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記ストラップ用端子は平坦なランドで
    あることを特徴とする請求項７又は８に記載の半導体装
    置。
  10. 【請求項１０】 ボールグリッドアレイタイプの半導体
    装置に用いられる配線基板であって、 ベースと、 該ベースの第１の表面に設けられ、半導体装置の外部接
    続用端子と接続可能な外部接続用端子と、 前記ベースの第２の表面に設けられるとともに前記第１
    の表面に設けられた外部接続用端子と接続され、回路変
    更用のストラップ線が接続可能なストラップ用端子と、 前記ベースに設けられ、外部接続用端子と前記ストラッ
    プ用端子とを接続するスルーホールとを有し、 前記ストラップ用端子は前記外部接続用端子の位置に対
    しオフセットした位置で、かつ前記ベースの外部から前
    記ストラップ用配線を接続しうる位置に設定されている
    ことを特徴とする配線基板。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172879B1 (en) * 1998-06-30 2001-01-09 Sun Microsystems, Inc. BGA pin isolation and signal routing process
JP2000040867A (ja) * 1998-07-24 2000-02-08 Shinko Electric Ind Co Ltd 半導体チップ実装用回路基板
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP3371867B2 (ja) * 1999-10-05 2003-01-27 日本電気株式会社 半導体装置
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
JP2012079719A (ja) * 2010-09-30 2012-04-19 Chino Corp 機能追加型基板
US8969985B2 (en) * 2011-08-30 2015-03-03 Infineon Technologies Ag Semiconductor chip package and method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6022396A (ja) * 1983-07-19 1985-02-04 日本電気株式会社 回路基板
US4546413A (en) * 1984-06-29 1985-10-08 International Business Machines Corporation Engineering change facility on both major surfaces of chip module
JPS6225437A (ja) * 1985-07-25 1987-02-03 Nec Corp 多層配線基板
JPS6288346A (ja) * 1985-10-15 1987-04-22 Hitachi Ltd 多層配線基板
JPS62287658A (ja) * 1986-06-06 1987-12-14 Hitachi Ltd セラミックス多層回路板
US4803595A (en) * 1986-11-17 1989-02-07 International Business Machines Corporation Interposer chip technique for making engineering changes between interconnected semiconductor chips
US4922377A (en) * 1987-11-16 1990-05-01 Hitachi, Ltd. Module and a substrate for the module
JPH036844A (ja) * 1989-06-05 1991-01-14 Matsushita Electron Corp 半導体収積回路の製造方法
JP3090453B2 (ja) * 1989-07-10 2000-09-18 株式会社日立製作所 厚膜薄膜積層基板およびそれを用いた電子回路装置
CA2089435C (en) * 1992-02-14 1997-12-09 Kenzi Kobayashi Semiconductor device
US5354955A (en) * 1992-12-02 1994-10-11 International Business Machines Corporation Direct jump engineering change system
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
US5475567A (en) * 1993-12-20 1995-12-12 Delco Electronics Corp. Method for hermetically sealing a single layer ceramic thick film electronic module
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JPH0846136A (ja) * 1994-07-26 1996-02-16 Fujitsu Ltd 半導体装置
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US5701233A (en) * 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies

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