JPS6022396A - 回路基板 - Google Patents
回路基板Info
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- JPS6022396A JPS6022396A JP58131422A JP13142283A JPS6022396A JP S6022396 A JPS6022396 A JP S6022396A JP 58131422 A JP58131422 A JP 58131422A JP 13142283 A JP13142283 A JP 13142283A JP S6022396 A JPS6022396 A JP S6022396A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/19101—Disposition of discrete passive components
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-
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- H01L2924/301—Electrical effects
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0286—Programmable, customizable or modifiable circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0298—Multilayer circuits
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49004—Electrical device making including measuring or testing of device or component part
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回路基板に関し、特に多数のIC(集積回路)
チップを実装した高密度L S I (Large8c
ale Integration)パッケージにおける
回路基板に′関する。
チップを実装した高密度L S I (Large8c
ale Integration)パッケージにおける
回路基板に′関する。
近時の高性能コンピュータ等において、L81チップを
高密度実装する有効な方法とし゛C,高密度多層配線を
施しかつ基板裏面にいわゆるマトリックス状は配列され
た多数の入出力端子ビンを有するアルミナセラミック基
板を用いたマルチチップパッケージが用いられるように
かっCきている。
高密度実装する有効な方法とし゛C,高密度多層配線を
施しかつ基板裏面にいわゆるマトリックス状は配列され
た多数の入出力端子ビンを有するアルミナセラミック基
板を用いたマルチチップパッケージが用いられるように
かっCきている。
これは主として次の理由による。先ず、アルミナセラミ
ック基板が特に熱膨張率においてシリコンよりなるIC
チップと整合性が良く、ICチップを直接アルミナセラ
ミック基板に接着できるために、ICチップの高密度実
装が容易に実現できる。
ック基板が特に熱膨張率においてシリコンよりなるIC
チップと整合性が良く、ICチップを直接アルミナセラ
ミック基板に接着できるために、ICチップの高密度実
装が容易に実現できる。
また、マルチチップパッケージの高密度化、高集積度化
に伴ってマルチチップパッケージあたりの入出力端子ピ
ンを多数個必要とし、そのためには、基板の裏面全面を
使って入出力端子ピンをマトリナセラミック基板はこの
ようなマトリックス状に入出力ピンを十分な強度で形成
するのに最も適したものである。
に伴ってマルチチップパッケージあたりの入出力端子ピ
ンを多数個必要とし、そのためには、基板の裏面全面を
使って入出力端子ピンをマトリナセラミック基板はこの
ようなマトリックス状に入出力ピンを十分な強度で形成
するのに最も適したものである。
しかしながら、か\るアルミナセラミック基板の場合、
基板内部または基板の表面に形成される尚密度配線は、
高密度化のために微細かつ高多層が要求され、よって十
分な注意を払い管理を行って製造しても全°Cの配線が
100チ完全に得られる程度は必ずしも高くない。すな
わち歩留りは100チとはなり得ないのである。
基板内部または基板の表面に形成される尚密度配線は、
高密度化のために微細かつ高多層が要求され、よって十
分な注意を払い管理を行って製造しても全°Cの配線が
100チ完全に得られる程度は必ずしも高くない。すな
わち歩留りは100チとはなり得ないのである。
さらに、通常多層配線基板の設帽、製造後に設計変更が
発生することも考えられるが、設計変更はすなわち配線
変更を必要とする。従って、多層配線基板上におい°C
も、このような配線の修理や改造等が許容できるような
構造が望ましいことになる。
発生することも考えられるが、設計変更はすなわち配線
変更を必要とする。従って、多層配線基板上におい°C
も、このような配線の修理や改造等が許容できるような
構造が望ましいことになる。
その1例として、複数のICチップ間の配線の変更ある
いは修理が、IEEE Transaction on
Components 、 Hybrjde and
ManufacturingTechnology 、
vol 、 CHM’r−3、No、 1 、 Ma
rch1980(アイ・イー・イー・イー トランザク
S/コン オン コンポ−Jンツ、)1イブリツ(°′
アンド マニュファクチャリング テクノロジー。
いは修理が、IEEE Transaction on
Components 、 Hybrjde and
ManufacturingTechnology 、
vol 、 CHM’r−3、No、 1 、 Ma
rch1980(アイ・イー・イー・イー トランザク
S/コン オン コンポ−Jンツ、)1イブリツ(°′
アンド マニュファクチャリング テクノロジー。
第CHMT−3巻、ナンバ1.3月、1980年)の8
9ページ〜93ページにおいて掲載されている論文(I
BM Multic4ip Multilayer C
era−mic Modules for LS I
Chips Design forPerfomanc
e and Density)の91ページの第3図及
び92ペ一ジ右段下から26行目〜31行目において、
[設計変更および修理のために、0.5ミル厚に反覆絶
縁した2、2ミル金メツキ銅線を整形し、反覆をはがし
てT 8 M (Top SurfaceMetall
urgy :最上表面金属パッド)にボンディング接続
する。これを第3図に示す。この作業は内部x−y配線
をレーザ工具を用いてパッドから切離した後に行う。」
と記述されている如き方法で行われる。
9ページ〜93ページにおいて掲載されている論文(I
BM Multic4ip Multilayer C
era−mic Modules for LS I
Chips Design forPerfomanc
e and Density)の91ページの第3図及
び92ペ一ジ右段下から26行目〜31行目において、
[設計変更および修理のために、0.5ミル厚に反覆絶
縁した2、2ミル金メツキ銅線を整形し、反覆をはがし
てT 8 M (Top SurfaceMetall
urgy :最上表面金属パッド)にボンディング接続
する。これを第3図に示す。この作業は内部x−y配線
をレーザ工具を用いてパッドから切離した後に行う。」
と記述されている如き方法で行われる。
しかしながら、このような方法では、ICチ、ツブ間の
配線の変更あるいは修理には有効であり′でも、ICチ
ップと基板裏面の入出力端子間の接続配線の修理には有
効とはならない。何故なら、特定のICチップの端子と
特定の入出力端子間を接続する配線に製造不良が生じた
場合には、同−ICチップの同一端子、と同一人出力端
子を修理のために配線接続する必要があるが、基板表面
のICチップ端子から基板裏面の入出力端子に向9て修
理用配線を接続する経絡がないからである。
配線の変更あるいは修理には有効であり′でも、ICチ
ップと基板裏面の入出力端子間の接続配線の修理には有
効とはならない。何故なら、特定のICチップの端子と
特定の入出力端子間を接続する配線に製造不良が生じた
場合には、同−ICチップの同一端子、と同一人出力端
子を修理のために配線接続する必要があるが、基板表面
のICチップ端子から基板裏面の入出力端子に向9て修
理用配線を接続する経絡がないからである。
通常セラミック基板の場合、基板表面から裏面へ向けて
配線層を通すような孔を穿設することは必らすしも不可
能ではないが、基板の製造の困難性や配線密度の著しい
低下の点等から現実性に乏しい。
配線層を通すような孔を穿設することは必らすしも不可
能ではないが、基板の製造の困難性や配線密度の著しい
低下の点等から現実性に乏しい。
本発明の目的は、配線基板の製造後に表面に実装される
ICチップの特定端子と基板裏面の入出力端子ビンとの
間の接続配線やスルー央−ル配線に断線が発見された場
合にも、配線基板に何等手を加えることなく極めて容易
に配線不良を救済できる回路基板を提供することにある
。
ICチップの特定端子と基板裏面の入出力端子ビンとの
間の接続配線やスルー央−ル配線に断線が発見された場
合にも、配線基板に何等手を加えることなく極めて容易
に配線不良を救済できる回路基板を提供することにある
。
本発明による回路基板は、裏面に複数の入出力ピンが取
付けられ内部において電源用配線層が設けられかつこれ
ら入出力ピンの各々を基板裏面から表面に導通接続する
ためのスルーホール配線が設けられた基板と、この基板
の表面に形成された信号用配m層と、この信号用配線層
の上面に形成され回路素子を搭載接続するための表面パ
ッドとを有する回路基板であって、その特徴とするとこ
ろは、表面パッドの形成面に形成され修理用配線線材を
接続するだめの複数の修理用パッドと、基板裏面に形成
された複数の予備端子と、これら修理用パッドの各々と
予備端子の各々とを電気的に接続すべく基板及び信号用
配線層を夫々貫通し”C設けられた予備配線部とを有す
ることにある。
付けられ内部において電源用配線層が設けられかつこれ
ら入出力ピンの各々を基板裏面から表面に導通接続する
ためのスルーホール配線が設けられた基板と、この基板
の表面に形成された信号用配m層と、この信号用配線層
の上面に形成され回路素子を搭載接続するための表面パ
ッドとを有する回路基板であって、その特徴とするとこ
ろは、表面パッドの形成面に形成され修理用配線線材を
接続するだめの複数の修理用パッドと、基板裏面に形成
された複数の予備端子と、これら修理用パッドの各々と
予備端子の各々とを電気的に接続すべく基板及び信号用
配線層を夫々貫通し”C設けられた予備配線部とを有す
ることにある。
以下に本発明を図面を参照しつつ説明する。
第1図は本発明の実施例に係る回路基板を用いて構成し
たマルチチップパッケージの1部破断部を有する側視図
である。図におい”r、IJま入出力端子ビンであり、
予備端子ピン8と共にセラミック多層基板9の裏面にマ
lックス状に配列しで取付けられている。これらの端子
は通常プリント板(図示せず)上のコネクタに挿入され
て、他のマルチチップパッケージと相互接続されるもの
である。2はICチップを示し、本例では周知のチップ
キャリヤに収容されている。これらICテップ2は、セ
ラミック多層基板9の最上表面において表面パッド3と
接続される。そして、基板9上の他のICチップとの間
の相互信号接続及び入出力端子1との相互接続が、信号
配線層6及びスルーホール配線4によりなされる。
たマルチチップパッケージの1部破断部を有する側視図
である。図におい”r、IJま入出力端子ビンであり、
予備端子ピン8と共にセラミック多層基板9の裏面にマ
lックス状に配列しで取付けられている。これらの端子
は通常プリント板(図示せず)上のコネクタに挿入され
て、他のマルチチップパッケージと相互接続されるもの
である。2はICチップを示し、本例では周知のチップ
キャリヤに収容されている。これらICテップ2は、セ
ラミック多層基板9の最上表面において表面パッド3と
接続される。そして、基板9上の他のICチップとの間
の相互信号接続及び入出力端子1との相互接続が、信号
配線層6及びスルーホール配線4によりなされる。
10は修理用配線線拐である。信号配線層6やスルーホ
ール配線4のいずれかが製造中あるいはその後の例等か
の事故等に起因して断線した場合、その配線によっC接
続されている入出力端子1のいずれかとICチップの表
面IC端子パッド3の相互を、修理するために接続する
必要があるが、この修理用線材10により先ず当該1c
パツド3と別に設けられている修理用配線パッド7とを
接続する。この修理用配線パッド7は後に詳述する如く
、信号配線層6をスルーホール配線4とにより予め特定
の予備端子8に接続され°Cいる。
ール配線4のいずれかが製造中あるいはその後の例等か
の事故等に起因して断線した場合、その配線によっC接
続されている入出力端子1のいずれかとICチップの表
面IC端子パッド3の相互を、修理するために接続する
必要があるが、この修理用線材10により先ず当該1c
パツド3と別に設けられている修理用配線パッド7とを
接続する。この修理用配線パッド7は後に詳述する如く
、信号配線層6をスルーホール配線4とにより予め特定
の予備端子8に接続され°Cいる。
従って、断線の発生した表面パッド3は修理用配線パッ
ド7、信号配線層6.スルーホール配線4によシ別のル
ートで基板裏面の予備端子8につながれることになる。
ド7、信号配線層6.スルーホール配線4によシ別のル
ートで基板裏面の予備端子8につながれることになる。
更に、基板裏面において当該予備端子8と、接続される
べき当該入出力端子1との間を修理用配線10′(第2
図参照)にて相互接続すれば、断線の修理が完了するこ
とになるのである。尚、5は電源用配線層を示している
。
べき当該入出力端子1との間を修理用配線10′(第2
図参照)にて相互接続すれば、断線の修理が完了するこ
とになるのである。尚、5は電源用配線層を示している
。
第2図は第1図の(ロ)路基板の1部断面を示す図でち
ゃ、図において×印挺示す如(IC端子パッド3と入出
力端子1とを接続する配線系統におけるスルーホール配
線4に断線があったとする。この修理のために、基板裏
面において修理用線U’IOをそのIC端子パッド3と
修理用端子パッド7との間に接続する。このパッド7は
グイアホール配線64,65.信号配線61.つ“イア
ホール配線63及びスルーホール配線4′により基板裏
面の予備端子8に接続されており、従って基板9の裏面
で更に修理用線材10′を用いて配線接続をなせば、3
−10−7−64−65−61−63−4’=8−10
’−1の経路の接続が行われて断線修理がなされるので
ある。
ゃ、図において×印挺示す如(IC端子パッド3と入出
力端子1とを接続する配線系統におけるスルーホール配
線4に断線があったとする。この修理のために、基板裏
面において修理用線U’IOをそのIC端子パッド3と
修理用端子パッド7との間に接続する。このパッド7は
グイアホール配線64,65.信号配線61.つ“イア
ホール配線63及びスルーホール配線4′により基板裏
面の予備端子8に接続されており、従って基板9の裏面
で更に修理用線材10′を用いて配線接続をなせば、3
−10−7−64−65−61−63−4’=8−10
’−1の経路の接続が行われて断線修理がなされるので
ある。
第2図の実施例において、予備端子8は他の入出力端子
1がピン形状であるのに対し、やはり同様なピン形状と
して示しているが、特にピン形状とする必要は々く、要
は予備端子8は修理用線材10′が接続可能なパッド形
状であっても良い。
1がピン形状であるのに対し、やはり同様なピン形状と
して示しているが、特にピン形状とする必要は々く、要
は予備端子8は修理用線材10′が接続可能なパッド形
状であっても良い。
第3図は第2図の回路基板の1部破断部を有する斜視図
であり、セラミック多層基板9に含まれる配線は、裏面
の入出力端子又は予備端子に接続されたスルーホール配
線4.電源配線層5.信号配線層6.IC端子パッド3
I修理用配線)<ツド7等である。また、信号配線層6
の中には信号配線61.62及びつ1イアホール配線6
3.64及び65が含まれている。鉄面の入出力端、子
の各々に接続されたスルーホール配線4は、夫々入出力
端子と電源配線層5との接続、入出力端子と信号配線層
6の16号線61.62との接続に供され−でいる。
であり、セラミック多層基板9に含まれる配線は、裏面
の入出力端子又は予備端子に接続されたスルーホール配
線4.電源配線層5.信号配線層6.IC端子パッド3
I修理用配線)<ツド7等である。また、信号配線層6
の中には信号配線61.62及びつ1イアホール配線6
3.64及び65が含まれている。鉄面の入出力端、子
の各々に接続されたスルーホール配線4は、夫々入出力
端子と電源配線層5との接続、入出力端子と信号配線層
6の16号線61.62との接続に供され−でいる。
電源配線J*5においては、電源配線が網目状に形成さ
れており、同一電源のスルーホール配線4相互を接続し
て低インピーダンスの電源回路を形成するようになって
いる。電源に接続されたスルーホール配線4は、信号配
線層6内の配線61゜62およびつ1イアホール配線6
3,64.65を通して最上表面のIC端子パッド3に
接続された構造となっておj)、ICチップの電源端子
に接続されるIC端子パッド3に電源を供給する。
れており、同一電源のスルーホール配線4相互を接続し
て低インピーダンスの電源回路を形成するようになって
いる。電源に接続されたスルーホール配線4は、信号配
線層6内の配線61゜62およびつ1イアホール配線6
3,64.65を通して最上表面のIC端子パッド3に
接続された構造となっておj)、ICチップの電源端子
に接続されるIC端子パッド3に電源を供給する。
信号配線層6においては、つ“イアホール配線63゜6
4.65及び信号配線61.62が形成されており、つ
1イアホール配線63はスルーホール配線4との接続、
ヴイアホール配線64はlTh号配線層6内の信号配線
61及び62相互の層間接続、つ”イアホール配線65
はIC端子パッドと(i号配線層6内の1g号配線62
の相互接続に供される。従って、再び第2.第3図を併
せ参照すると、ICチップの各端子間の相互接続は、I
C端子パッド3−ゲイアホール配線65−信号配線62
−ダイアホール64−信号配線61−ヴイアホール配線
65−信号配線62−ヴイアホール配線65−IC端子
パッド3の経路が有われている。
4.65及び信号配線61.62が形成されており、つ
1イアホール配線63はスルーホール配線4との接続、
ヴイアホール配線64はlTh号配線層6内の信号配線
61及び62相互の層間接続、つ”イアホール配線65
はIC端子パッドと(i号配線層6内の1g号配線62
の相互接続に供される。従って、再び第2.第3図を併
せ参照すると、ICチップの各端子間の相互接続は、I
C端子パッド3−ゲイアホール配線65−信号配線62
−ダイアホール64−信号配線61−ヴイアホール配線
65−信号配線62−ヴイアホール配線65−IC端子
パッド3の経路が有われている。
また、IC端子パッド3と入出力ピン1との接続は、同
様に3−65−64−61−63−4−1の経路で行わ
れている。更に、修理用配線パッド7と予備端子との接
続は同様に7−65−62−64−61−63−4’−
8の経路で行われている。
様に3−65−64−61−63−4−1の経路で行わ
れている。更に、修理用配線パッド7と予備端子との接
続は同様に7−65−62−64−61−63−4’−
8の経路で行われている。
本発明は、回路基板において、修理用配線パッド、予備
端子及びこれらの各々を接続するための信号配線、つ”
イアホール配線、スルーホール配線からなる予価配線部
を冗長に設けておくことにより、入出力端子とIC端子
パッドと結ぶ配線に断線があった場合、基板の表敷にお
いて修理用線材を追加するのみで修理が可能となるとい
う効果がある。
端子及びこれらの各々を接続するための信号配線、つ”
イアホール配線、スルーホール配線からなる予価配線部
を冗長に設けておくことにより、入出力端子とIC端子
パッドと結ぶ配線に断線があった場合、基板の表敷にお
いて修理用線材を追加するのみで修理が可能となるとい
う効果がある。
第1図は本発明に係る回路基板を用いたマルチチップパ
ッケージの1部破断部をMする斜視図、第2図は本発明
の実施例の断面図、第3図は第2図の回路基板の破断部
を有する斜視図である。 主要部分の符号の説明 1・・・・・・入出力端子ピン、2・・・・・・ICチ
ップ、3町・・表面パッド、4・・・・・・スルーホー
ル配線、5“°′°°°電源用配線層、6・・・・・・
信号用配線層、7・・・・・・修理用パッド、8・・・
・・・予備端子、9・・・・・・セラミック基板。
ッケージの1部破断部をMする斜視図、第2図は本発明
の実施例の断面図、第3図は第2図の回路基板の破断部
を有する斜視図である。 主要部分の符号の説明 1・・・・・・入出力端子ピン、2・・・・・・ICチ
ップ、3町・・表面パッド、4・・・・・・スルーホー
ル配線、5“°′°°°電源用配線層、6・・・・・・
信号用配線層、7・・・・・・修理用パッド、8・・・
・・・予備端子、9・・・・・・セラミック基板。
Claims (1)
- 裏面に複数の入出力ピンが取付けられ内部において電源
用配線層が設けられかつ前記入出力ピンのそれぞれを前
記裏面から表面に導通接続するためのスルーホール配線
が設けられた基板と、前記基板の表面に形成された信号
用配線層と、前記信号用配線層の上面に形成され回路素
子を搭載接続するための表面パッドとを有する回路基板
において、前記表面パッドの形成面に形成され修理用配
線線材を接続するための複数の修理用パッドを、前記裏
面に形成された複数個の予備端午と、前記修理用パッド
のそれぞれと前記予備端子のそれぞれとを電気的に接続
すべく前記基板および前記信号用配線層を貫通して設け
られた予備配線部とを有することを特徴とする回路基板
。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58131422A JPS6022396A (ja) | 1983-07-19 | 1983-07-19 | 回路基板 |
US06/630,266 US4894708A (en) | 1983-07-19 | 1984-07-12 | LSI package having a multilayer ceramic substrate |
FR8411352A FR2549641B1 (fr) | 1983-07-19 | 1984-07-18 | Ensemble a integration a grande echelle comportant un substrat en ceramique multicouche |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58131422A JPS6022396A (ja) | 1983-07-19 | 1983-07-19 | 回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6022396A true JPS6022396A (ja) | 1985-02-04 |
JPH029472B2 JPH029472B2 (ja) | 1990-03-02 |
Family
ID=15057587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58131422A Granted JPS6022396A (ja) | 1983-07-19 | 1983-07-19 | 回路基板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4894708A (ja) |
JP (1) | JPS6022396A (ja) |
FR (1) | FR2549641B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6253000A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気株式会社 | 半導体の実装構造 |
JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
JP2592308B2 (ja) * | 1988-09-30 | 1997-03-19 | 株式会社日立製作所 | 半導体パッケージ及びそれを用いたコンピュータ |
US5288949A (en) * | 1992-02-03 | 1994-02-22 | Ncr Corporation | Connection system for integrated circuits which reduces cross-talk |
US5264729A (en) * | 1992-07-29 | 1993-11-23 | Lsi Logic Corporation | Semiconductor package having programmable interconnect |
US5410107A (en) * | 1993-03-01 | 1995-04-25 | The Board Of Trustees Of The University Of Arkansas | Multichip module |
JP3330468B2 (ja) * | 1995-06-30 | 2002-09-30 | 富士通株式会社 | 配線基板及び半導体装置 |
AU3467500A (en) * | 1999-03-23 | 2000-10-09 | Vladimir Evgenievich Golynets | Polycrystalline module and method for producing a semiconductor module |
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JP2001168225A (ja) * | 1999-12-13 | 2001-06-22 | Seiko Epson Corp | 半導体チップのパッケージ |
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WO2022149526A1 (ja) | 2021-01-07 | 2022-07-14 | パナソニックIpマネジメント株式会社 | 電力変換装置 |
WO2022149525A1 (ja) | 2021-01-07 | 2022-07-14 | パナソニックIpマネジメント株式会社 | 電力変換装置 |
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JPS552913A (en) * | 1978-06-23 | 1980-01-10 | Hitachi Ltd | Device to test composite equivalence of circuit breaker |
JPS5636596A (en) * | 1979-09-01 | 1981-04-09 | Henkel Kgaa | Concentrated aqueous solution of surfactant and improvement of flowability thereof |
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Publication number | Priority date | Publication date | Assignee | Title |
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FR2404990A1 (fr) * | 1977-10-03 | 1979-04-27 | Cii Honeywell Bull | Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation |
US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
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US4407007A (en) * | 1981-05-28 | 1983-09-27 | International Business Machines Corporation | Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate |
-
1983
- 1983-07-19 JP JP58131422A patent/JPS6022396A/ja active Granted
-
1984
- 1984-07-12 US US06/630,266 patent/US4894708A/en not_active Expired - Lifetime
- 1984-07-18 FR FR8411352A patent/FR2549641B1/fr not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
FR2549641A1 (fr) | 1985-01-25 |
JPH029472B2 (ja) | 1990-03-02 |
US4894708A (en) | 1990-01-16 |
FR2549641B1 (fr) | 1986-06-20 |
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