JP2001168225A - 半導体チップのパッケージ - Google Patents

半導体チップのパッケージ

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JP2001168225A JP35306799A JP35306799A JP2001168225A JP 2001168225 A JP2001168225 A JP 2001168225A JP 35306799 A JP35306799 A JP 35306799A JP 35306799 A JP35306799 A JP 35306799A JP 2001168225 A JP2001168225 A JP 2001168225A
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solder
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孝士 ▲高▼村
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Abstract

(57)【要約】 【課題】集積回路内に静電保護回路を設けなくても、パ
ッケージの保管時や実装時に、パッケージ内の半導体チ
ップに静電破壊が生じないようにする。 【解決手段】ＢＧＡパッケージ１の全ての端子（半田ボ
ール）２を、線状の半田３で網目状に接続する。プリン
ト配線板への実装直前までは、全ての端子２が半田３で
接続されているため、全ての端子２間が短絡状態にあ
る。そのため、パッケージ１のいずれの端子２間に静電
気に起因する高電圧がかかったとしても、この電圧は半
導体チップの回路内に印加されない。端子２間をプリン
ト配線板に半田付けで実装する際に、端子２間を接続し
ている線状の半田３が熱で溶けて、全ての端子２間は分
断される。そのため、実装後の半導体チップの動作に支
障を来さない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップのパ
ッケージに関する。
【０００２】
【従来の技術】従来より、半導体チップは、ＢＧＡ（Ba
ll Grid Array ）等のパッケージに組み込まれた後に、
プリント配線板へ実装されている。これに伴い、パッケ
ージの保管時や実装時のハンドリングの際に、静電気に
起因する高電圧がパッケージの端子間にかかって、ＭＯ
ＳＦＥＴのゲート酸化膜が破壊される恐れがある。その
ため、ＭＯＳＦＥＴを有する集積回路には、従来より、
トランジスタからなる静電保護回路が組み込まれてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、集積回
路内に静電保護回路を設けることは、集積回路の面積が
大きくなる点、および入出力遅延の原因になる点から好
ましくない。
【０００４】本発明は、集積回路内に静電保護回路を設
けなくても、パッケージの保管時や実装時に、パッケー
ジ内の半導体チップに静電破壊が生じないようにするこ
とを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、内部に半導体チップを入れ、複数の端子
を有するパッケージにおいて、端子間が、プリント配線
板への実装行為で切断される程度に、導電体で接続され
ていることを特徴とするパッケージを提供する。
【０００６】このパッケージによれば、プリント配線板
への実装直前までは、導電体で接続されている端子間が
短絡状態にある。そのため、これらの端子間に静電気に
起因する高電圧がかかっても、この電圧はこれらの端子
と接続されている半導体チップの回路内には印加されな
い。また、端子間の接続の程度は、プリント配線板への
実装行為で切断される程度であるため、実装後には端子
間の短絡状態が解除される。したがって、実装後の半導
体チップの動作に支障を来さない。
【０００７】パッケージのプリント配線板への実装行為
が、端子を半田付けすることである場合には、端子間を
接続する導電体として半田を用いる。これにより、実装
時の半田付けの熱で端子間を接続している半田が溶け
て、端子間が分断される。
【０００８】パッケージのプリント配線板への実装行為
が、端子をソケットに差し込むことである場合には、端
子間を接続する導電体として、この差し込みによって破
壊される線状物を用いる。これにより、実装時に端子を
ソケットに差し込む際に線状物が破壊されて、端子間の
接続が分断される。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
【００１０】図１に、本発明の一実施形態に相当するパ
ッケージの底面を示す。このパッケージ１は、ＢＧＡと
称されるパッケージであって、その底面には、格子状に
半田ボールからなる端子２が多数形成されている。この
パッケージ１は、半田ボールからなる端子２を半田付け
することにより、プリント配線板へ実装されるものであ
る。また、全ての端子２が、隣り合う全ての端子２と線
状（太さ２０μｍ）の半田３で、網目状に接続されてい
る。
【００１１】このパッケージ１は、半田ボールからなる
端子２を底面に格子状に形成した後に、底面を上にした
状態で、縦横各列の端子２上に半田の細線を格子状に置
き、超音波圧接法等でこの細線を端子２に固定すること
により得ることができる。
【００１２】このパッケージ１によれば、プリント配線
板への実装直前までは、全ての端子２が半田３で接続さ
れているため、全ての端子２間が短絡状態にある。した
がって、パッケージ１のいずれの端子２間に静電気に起
因する高電圧がかかったとしても、この電圧は半導体チ
ップの回路内に印加されないため、半導体チップの素子
に静電破壊が生じることが防止される。
【００１３】また、実装時に、端子２間をプリント配線
板に半田付けする際に、端子２間を接続している線状の
半田３が熱で溶けて、全ての端子２間が分断される。し
たがって、実装後には、パッケージ１の全ての端子２間
が短絡状態でなくなるため、実装後の半導体チップの動
作に支障を来さない。
【００１４】なお、半田の細線により端子間を接続する
場合は、必ずしもこの実施形態のように網目状にする必
要はない。例えば、図２に示すように、全ての端子２を
隣の一つの端子２と、一筆書き状に線状の半田３１で接
続してもよい。また、半田の細線を用いる代わりに、半
田の材料である錫−インジウム合金の微粒子を含む導電
性塗料を用い、この塗料の細線状のパターンで端子２間
を接続してもよい。
【００１５】また、図３に示すように、パッケージ１の
底面に、半田の材料である錫−インジウム合金からなる
薄膜３２を形成することにより、パッケージ１の全ての
端子２間を導電体で接続してもよい。
【００１６】この場合には、半田ボールからなる端子２
が格子状に形成されているパッケージ１の底面に、例え
ばスパッタリング法により、錫−インジウム合金からな
るターゲットを用いて、厚さ２μｍ程度の薄膜３２を形
成する。これにより、端子２をなす半田ボールの表面
と、パッケージ１底面の端子２間および縁部に、半田の
薄膜３２が形成される。その結果、パッケージ１の全て
の端子２間が導電体で接続される。
【００１７】実装時には、端子２間をプリント配線板に
半田付けする際に、端子２間の薄膜３２をなす半田３が
熱で溶けて、全ての端子２間が分断される。すなわち、
熱で端子２の半田が溶けると、半田からなる薄膜３２も
溶けるが、パッケージ１底面の端子２間および縁部は濡
れ性を高める処理がなされていないため、その位置に薄
膜３２として存在していた半田は、溶けた後に表面張力
により移動して球状になる。その結果、薄膜３２による
端子２間の接続がなくなる。したがって、実装後には、
このパッケージ１の全ての端子２間が短絡状態でなくな
るため、実装後の半導体チップの動作に支障を来さな
い。
【００１８】なお、薄膜３２をなす半田が溶けて移動し
た後に端子２間で固化し、実装後に端子２間の新たな接
続が生じることを防止するために、予め薄膜３２をフォ
トリソグラフィ工程とエッチング工程でパターニングす
ることにより、不要な領域から余分な薄膜３２を除去し
ておくことが好ましい。この場合、薄膜３２のパターニ
ングと同時に、製造メーカのロゴマークのパターニング
を行えば、ロゴマークの印刷工程を省くことができるた
め、薄膜３２のパターニングを行うことに伴う工程数の
増加を少なくすることができる。
【００１９】図４に、本発明の別の実施形態に相当する
パッケージを示す。図４（ａ）はこのパッケージの側面
を示す図であり、図４（ｂ）はこのパッケージの底面を
示す図である。
【００２０】このパッケージ５は、ＤＩＰ（Dual Inlin
e Package ）と称されるパッケージであって、本体５１
の両側面の下部にはピン状の端子６が多数形成されてい
る。また、このパッケージ５は、端子６をソケットに差
し込むことにより、プリント配線板へ実装されるもので
ある。このパッケージ５の全ての端子６は、先端部分が
細い（太さ７０μｍの）金線７で接続されている。図４
（ｂ）に示すように、本体５１の各側面にある端子６同
士がそれぞれ金線７ａで、両側面間で対向する端子６同
士がそれぞれ金線７ｂで接続されている。なお、この金
線７は、超音波圧接法等により端子６に固定されてい
る。
【００２１】このパッケージ５によれば、プリント配線
板への実装直前までは、全ての端子６が金線７で接続さ
れているため、全ての端子２間が短絡状態にある。した
がって、パッケージ１のいずれの端子２間に静電気に起
因する高電圧がかかったとしても、この電圧は半導体チ
ップの回路内に印加されないため、半導体チップの素子
に静電破壊が生じることが防止される。
【００２２】また、実装時に、端子６をソケットに差し
込む際に、全ての金線７が切断されて、全ての端子６間
の接続が分断される。したがって、実装後には、パッケ
ージ５の全ての端子６間が短絡状態でなくなるため、実
装後の半導体チップの動作に支障を来さない。
【００２３】なお、このパッケージ５は、例えば、パソ
コンの拡張メモリ等のような後付け用の半導体素子に適
用される。このような半導体素子では、従来、静電破壊
を防止するために、パッケージを導電性プラスチックで
包装したり、実装時にリストストラップ等の静電気保護
用具を使用することが行われている。後付け用の半導体
素子のパッケージをこの実施形態のパッケージ５とする
ことにより、パッケージを導電性プラスチックで包装し
たり、実装時にリストストラップ等の静電気保護用具を
使用したりする必要がなくなる。
【００２４】なお、上記各実施形態では、パッケージの
全ての端子を導電体で接続することにより、実装直前ま
で、全ての端子間を短絡状態にしている。これにより、
パッケージのいずれの端子間に静電気に起因する高電圧
がかかったとしても、この電圧は半導体チップの回路内
に印加されないようになっている。しかしながら、本発
明のパッケージはこれに限定されず、少なくとも２つの
端子間が導電体で接続されていれば本発明のパッケージ
に含まれる。ただし、導電体で接続されていない端子間
については上述の効果が得られないため、半導体素子に
接続されている全ての端子間を導電体で接続することが
好ましい。
【００２５】なお、本発明は集積回路内に静電保護回路
を設けない場合にのみ適用されるものではない。本発明
を、集積回路内に静電保護回路が設けた場合に適用する
（すなわち、集積回路内に静電保護回路を有する半導体
チップを内部に入れたパッケージの端子間を、プリント
配線板への実装行為で切断される程度に導電体で接続す
る）ことによって、より高い静電保護作用を得ることが
できる。
【００２６】
【発明の効果】以上説明したように、本発明のパッケー
ジによれば、集積回路内に静電保護回路を設けなくて
も、且つ実装後の半導体チップの動作に支障を来さず
に、パッケージの保管時や実装時に、パッケージ内の半
導体チップに静電破壊が生じないようにすることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当するパッケージの底
面を示す図である。
【図２】本発明の一実施形態に相当するパッケージの底
面を示す図であって、半田の細線のパターンが図１とは
異なる例を示す。
【図３】本発明の一実施形態に相当するパッケージの側
面を示す図であって、パッケージの底面に薄膜を形成す
る例を示す。
【図４】本発明の一実施形態に相当するパッケージを示
す図であって、図１とは端子の形状が異なる例を示す。
【符号の説明】
１ パッケージ ２ 端子（半田ボール） ３ 線状の半田（導電体） ５ パッケージ ６ ピン状の端子 ７ 金線（導電体） ３１ 線状の半田（導電体） ３２ 薄膜状の半田（導電体） ５１ パッケージの本体

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 内部に半導体チップを入れ、複数の端子
    を有するパッケージにおいて、 端子間が、プリント配線板への実装行為で切断される程
    度に、導電体で接続されていることを特徴とするパッケ
    ージ。
  2. 【請求項２】 プリント配線板への実装行為は端子を半
    田付けすることであり、端子間を接続する導電体は半田
    であることを特徴とする請求項１記載のパッケージ。
  3. 【請求項３】 プリント配線板への実装行為は端子をソ
    ケットに差し込むことであり、端子間を接続する導電体
    はこの差し込みによって破壊される線状物であることを
    特徴とする請求項１記載のパッケージ。
JP35306799A 1999-12-13 1999-12-13 半導体チップのパッケージ Withdrawn JP2001168225A (ja)

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