KR100243023B1 - 반도체 패키지와 그 제조방법 및 그 적층방법 - Google Patents

Abstract

본 발명은 반도체 패키지와 그 제조방법 및 그 적층방법에 관한 것으로, 종래의 비엘피 패키지는 리드프레임이 40개 이상인 고집적 패키지에서의 적용시 그 신뢰성이 저하되고, 적층이 용이하지 못하며, 실장성 및 각 패키지간의 균일성이 낮은 문제점이 있었던 바, 본 발명에서는 반도체 칩과, 그 반도체 칩의 상면 및 사방측면에 절연되도록 부착되는 인쇄회로기판과, 그 인쇄회로기판의 외부면에 도금되는 구리층과, 그 구리층의 표면에 도금되는 니켈/금 층과, 그 니켈/금 층의 상면 중간부에 도포되는 솔더 마스크층과, 상기 니켈/금 층과 반도체 칩의 패드를 전기적으로 연결하는 와이어와, 그 와이어 및 반도체 칩을 외부로부터 보호하기 위하여 밀봉하는 몰딩층으로 구성되도록 각 공정을 진행함으로써, 적층이 용이하여 40핀 이상의 고집적화용 패키지에 적당하고, 피씨비에의 실장성이 우수하며, 각 패키지간의 균일성이 향상되는 효과가 있다.

Description

반도체 패키지와 그 제조방법 및 그 적층방법

본 발명은 반도체 패키지에 관한 것으로, 특히 고집적화를 위한 적층 및 실장성이 우수한 반도체 패키지의 구조와 그 제조방법 및 그 적층방법에 관한 것이다.

최근들어 각종 전자제품들이 소형화 및 다기능화되어 가면서 반도체 패키지 역시 경박단소화 및 고집적화된 제품들을 요구하게 되는 바, 이러한 요구에 부흥하기 위하여 통상 비엘피 패키지라고 불리우는 버텀리드형 패키지가 제안되어 왔다.

일반적인 버텀리드형 패키지(이하, 비엘피 패키지로 통칭함)는 도 1에 도시된 바와 같이, 반도체 칩(1)과, 그 반도체 칩(1)의 저면 양측에 절연접착제(2)로 부착되고 소정위치에서 절곡되어 상기 칩(1)과 평행하게 배치되는 리드프레임(3)과, 그 리드프레임(3)의 대향부위 저면과 상기 칩(1)의 패드(1a)를 전기적으로 연결시켜주는 골드 와이어(4)와, 상기 칩(1)을 외부로부터의 열적,기계적,화학적 충격을 보호하기 위하여 에폭씨(EMC; Epoxy Molding Compound)로 몰딩되는 봉지부(5)로 구성되어 있다.

상기 리드프레임(3)은 그 저면의 일부가 봉지부(5)로부터 노출되고, 그 노출된 리드프레임의 저면에는 인쇄회로기판(PCB)의 랜드와 접촉되는 외부단자용 도금부(이하, 전기단자와 혼용함)(3a)가 형성된다.

상기와 같은 종래의 비엘피 패키지를 제조하기 위한 방법은 다음과 같다.

즉, 반도체 칩(1)의 저면 양측에 절연접착제(2)로 리드프레임(3)의 일측 상면을 대향되게 부착하고, 그 각 리드프레임(3)의 대향부 저면과 반도체 칩(1)의 패드(1a)는 골드 와이어(4)로 본딩하여 전기적으로 연결시킨 후에 소정형상의 금형(미도시)에 얹고 에폭씨로 몰딩하여 봉지부(5)를 형성하며, 그 몰딩공정이 끝난 패키지의 리드프레임의 노출부위에 부착된 몰드 프레쉬(Mold Flash)(미도시)를 제거한 다음에 그 리드프레임의 노출면에 전기도금을 실시한다.

다음, 상기와 같은 플래팅(Plating)공정이 완료되면, 트리밍(Trimming)공정을 통해 각 패키지를 상호 연결시키고 있는 아웃리드를 절단하여 비엘피 패키지를 완성하는 것이었다.

상기와 같은 종래의 비엘피 패키지를 피씨비에 실장하는 과정은 다음과 같다.

즉, 상기 반도체 패키지의 전기단자(3a)가 접촉하게 되는 피씨비(미도시)의 상면에 랜드(Land)(미도시)를 형성하고, 그 랜드(미도시)를 제외한 피씨비(미도시)상에 솔더마스크(Solder Mask)를 얹은 다음에 그 위에 솔더패스트(Solder Paste)(미도시)를 도포(screen Printing)하며, 상기 피씨비의 랜드(미도시) 상면에 솔더패스트(미도시)가 도포되면 픽 앤 플레이스(Pick ＆ Place)공정을 통해 상기 패키지의 전기단자(3a)를 랜드(미도시)의 솔더 패스트(미도시) 상단면에 얹어 결합한 다음에 리플로우(Reflow)공정을 통해 솔더링 되면서 패키지의 전기단자(3a)와 피씨비의 랜드(미도시)는 전기적으로 연결되는 것이었다.

그러나, 상기와 같이 리드프레임을 이용하는 종래의 비엘피 패키지는, 리드프레임(3)의 개수가 40개 이하인 로우 핀 카운트(Pow Pin Count)형 패키지에서는 다양하게 사용할 수 있으나, 그 이상의 고집적 패키지에서는 피씨비의 실장시 솔더 브릿지 등이 발생되는 문제점 있었다.

즉, 상기 리드프레임(3)을 전기단자로 하여 피씨비의 랜드(미도시)에 결합시키기 위하여는 리드프레임(3)과 랜드를 솔더링하여야 하는데, 이때 리드프레임(3)과 랜드 사이에 개재되는 솔더(미도시)가 리플로우 공정중에 녹거나 팽창되어 이웃 리드프레임 또는 랜드에 옮겨 붙을 우려가 있으므로, 상기 리드프레임(3)의 간격을 좁혀 고집적화하는데에는 일정한 한계가 있게 되는 것이다.

또한, 상기 리드프레임(3)의 도금부(3a)를 제외한 모든 부위가 에폭시(5)로 몰딩되므로, 각각의 패키지를 적층할 수 없게 되어 패키지의 용량을 확대할 수 없다는 문제점도 있었다.

또한, 상기 리드프레임(3)의 도금부(3a), 즉 리드프레임(3)의 일측 저면과 피씨비의 랜드를 솔더링으로 접착시키게 되므로, 접착면적이 좁게 되는 것은 물론 접착방향도 수직방향 하나만으로 형성되어 결국 패키지와 피씨비간의 접착에 대한 신뢰성이 저하되는 문제점도 있었다.

또한, 몰딩공정 이후 리드프레임(3)의 노출부위에 부착되는 레진 플레시(Resin Flash)를 제거하여야 하나, 그 디플레시 공정이 용이하지 못하여 각 패키지간의 균일화가 난이하게 되는 문제점도 있었다.

따라서, 본 발명은 사이와 같은 종래 비엘피 패키지가 가지는 제반 문제점을 감안하여 안출한 것으로, 본 발명의 주목적은 40핀 이상의 고집적화된 패키지를 제공하려는데 그 목적이 있다.

본 발명의 다른 목적은 용량확대를 위해 다수개를 적층할 수 있는 패키지를 제공하는데 있다.

본 발명의 다른 목적은 피씨비에 실장시 그 실장에 대한 신뢰성이 높은 패키지를 제공하려는데 있다.

본 발명의 또다른 목적은 균일성이 향상된 패키지를 제공하려는데 있다.

도 1a 및 도 1b는 종래 버텀리드형 패키지의 일례를 보인 종단면도 및 저면도,

도 2a 내지 도 2e는 종래 버텀리드형 패키지의 일례에 대한 제조과정을 각각 보인 평면도 및 종단면도,

도 3a 내지 도 3c는 본 발명에 의한 반도체 패키지를 보인 종단면도 및 평면도,

도 4a 내지 도 4m은 본 발명에 의한 반도체 패키지의 제조과정을 각각 보인 종단면도 및 평면도,

도 5a 및 도 5b는 본 발명에 의한 반도체 패키지의 적층과정을 보인 종단면도,

도 6a 내지 도 6d는 본 발명에 의한 반도체 패키지의 적층과정에 대한 다른 실시예를 보인 종단면도,

도 7은 본 발명에 의한 반도체 패키지의 제조과정을 요약하여 보인 순서도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 반도체 칩 20 : 양면 접착제

30,40 : 제1,제2 인쇄회로기판 31 : 반도체칩 캐비티

41 : 회로 42 : 와이어 캐비티

50 : 구리층 60 : 니켈/금 도금층

70 : 솔더 마스크 80 : 와이어

90 : 몰딩층 100,300 : 제1 패키지

200,400 : 제2 패키지 B : 비아홀

S1 : 솔더패스트 S2 : 솔더봉

이와 같은 본 발명의 목적을 달성하기 위하여, 반도체 칩과, 그 반도체 칩의 상면 및 사방측면에 절연되도록 부착되는 인쇄회로기판과, 그 인쇄회로기판의 외부면에 도금되는 구리층과, 그 구리층의 표면에 도금되는 니켈/금 층과, 그 니켈/금 층의 상면 중간부에 도포되는 솔더 마스크층과, 상기 니켈/금 층과 반도체 칩의 패드를 전기적으로 연결하는 와이어와, 그 와이어 및 반도체 칩을 외부로부터 보호하기 위하여 밀봉하는 몰딩층으로 구성한 것을 특징으로 반도체 패키지가 제공된다.

또한, 제1 인쇄회로기판상에 다수개의 칩 캐비티를 천공하는 단계와, 그 제1 인쇄회로기판의 상면에 양면접착제를 이용하여 칩 캐비티가 천공되지 않은 제2 인쇄회로기판을 부착하는 단계와, 상기 제1,제2 인쇄회로기판을 동시에 천공하여 장공의 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 제1,제2 인쇄회로기판의 표면을 구리로 도금하는 단계와, 상기 제2 인쇄회로기판의 상면 구리층에 에칭공정을 통해 회로를 형성하는 단계와, 상기 제2 인쇄회로기판의 구리층이 부식되는 것을 방지하기 위하여 구리층 상면의 일부에 솔더 마스크를 형성하는 단계와, 상기 구리층 표면에 니켈/금을 도금하는 단계와, 상기 제1 인쇄회로기판의 칩 캐비티를 덮고 있는 제2 인쇄회로기판의 회로형성 부위에 와이어 캐비티를 형성하는 단계와, 상기 장공의 비아홀을 둘로 나누는 라우팅공정을 실시하는 단계와, 상기 제1 인쇄회로기판의 칩 캐비티와 제2 인쇄회로기판의 저면에 반도체 칩이 배치되도록 절연되게 부착하는 단계와, 상기 제2 인쇄회로기판의 상면에 형성된 니켈/금 층과 반도체 칩의 패드를 와이어로 본딩하여 연결하는 단계와, 상기 와이어와 반도체 칩을 외부의 충격으로부터 보호하기 위해 몰딩하는 단계와, 상기 각 비아홀을 라우팅하여 둘로 나눈 후에 남은 부위를 절단하여 싱귤레이션하는 단계로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법이 제공된다.

또한, 제1 패키지 상면의 몰딩층 외곽에 솔더패스트를 도포하는 단계와, 그 솔더패스트의 상면에 제2 패키지의 저면 가장자리가 얹히도록 적층하는 단계와, 통상의 리플로우 공정을 통해 제1 패키지와 제2 패키지가 접착되도록 하는 단계로 수행됨을 특징으로 하는 반도체 패키지의 적층방법이 제공된다.

또한, 제1 패키지 상면의 몰딩층 외곽에 제2 패키지의 저면 가장자리를 얹는 단계와, 상기 제1,제2 패키지의 각 비아홀에 솔더봉을 삽입하는 단계와, 통상의 리플로우 공정을 통해 제1 패키지와 제2 패키지가 접착되도록 하는 단계로 수행됨을 특징으로 하는 반도체 패키지의 적층방법이 제공된다.

이하, 본 발명에 의한 반도체 패키지를 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.

도 3a 내지 도 3c는 본 발명에 의한 반도체 패키지를 보인 종단면도 및 평면도이고, 도 4a 내지 도 4m은 본 발명에 의한 반도체 패키지의 제조과정을 각각 보인 종단면도 및 평면도이다.

이에 도시된 바와 같이, 본 발명에 의한 반도체 패키지는 웨이퍼를 소잉하여 구비되는 통상의 반도체 칩(10)과, 그 반도체 칩(10)의 상면 및 사방측면에 양면접착제에 의해 절연되도록 부착되는 제1,제2 인쇄회로기판(30,40)과, 그 제1,제2 인쇄회로기판(30,40)의 외부면에 화학식 및 전기식으로 도금되는 구리층(50)과, 그 구리층(50)의 표면에 전기도금되는 니켈/금 층(60)과, 그 니켈/금 층(60)의 상면 중간부에 도포되는 솔더 마스크층(70)과, 상기 니켈/금 층(60)과 반도체 칩(10)의 패드(11)를 전기적으로 연결하는 와이어(80)와, 그 와이어(80) 및 반도체 칩(10)을 외부로부터 보호하기 위하여 소정형상의 금형을 이용하여 에폭시로 밀봉하는 몰딩층(90)으로 구성된다.

상기 제1,제2 인쇄회로기판(30,40)의 양측면에는 각각 다수개의 비아홀(B)이 길게 형성되고, 그 비아홀(B)의 표면에도 구리층(50) 및 니켈/금 층(60)이 연이어 도금된다.

여기서, 상기 반도체 칩(10)의 양측면에 부착되는 제1 인쇄회로기판(30)의 높이는 실장 또는 적층시 몰딩층(90)에 의해 방해받지 않도록 몰딩층(90)의 높이보다 높게 형성되는 것이 바람직하다.

상기와 같은 반도체 패키지를 제조하는 과정은 다음과 같다.

먼저, 제1 인쇄회로기판(30)상에 다수개의 칩 캐비티(31)를 천공하고, 그 제1 인쇄회로기판(30)의 상면에 양면접착제(20)를 이용하여 칩 캐비티가 천공되지 않은 제2 인쇄회로기판(40)을 부착하며, 상기 제1,제2 인쇄회로기판(30,40)을 동시에 천공하여 장공의 비아홀(B)을 형성하고, 상기 비아홀(B)을 포함한 제1,제2 인쇄회로기판(30,40)의 표면을 구리(50)로 도금하며, 상기 제2 인쇄회로기판(40)의 상면 구리층(50)에 에칭공정을 통해 회로(41)를 형성하고, 상기 제2 인쇄회로기판(40)의 구리층(50)이 부식되는 것을 방지하기 위하여 구리층(50) 상면의 일부, 정확하게는 후술할 몰딩층(90)에 포함될 부위에 솔더 마스크(70)를 형성하며, 상기 구리층(50) 표면에 니켈/금(60)을 도금하고, 상기 제1 인쇄회로기판(30)의 칩 캐비티(31)를 덮고 있는 제2 인쇄회로기판(40)의 회로형성부위(41)에 와이어 캐비티(42)를 형성하며, 상기 장공의 비아홀(B)을 라우트 비트(R)를 이용하여 둘로 나누는 라우팅공정을 실시하고, 상기 제1 인쇄회로기판(30)의 칩 캐비티(31)와 제2 인쇄회로기판(40)의 저면에 반도체 칩(10)이 배치되도록 절연되게 부착하며, 상기 제2 인쇄회로기판(40)의 상면에 형성된 니켈/금 층(60)과 반도체 칩(10)의 패드(11)를 와이어(80)로 본딩하여 연결하고, 상기 와이어(80)와 반도체 칩(10)을 외부의 충격으로부터 보호하기 위해 에폭시(90)로 몰딩하며, 상기 각 비아홀(B)을 라우팅하여 둘로 나눈 후에 남은 부위를 절단하여 싱귤레이션하는 단계로 수행한다.

상기와 같은 과정을 통해 제조된 패키지를 적층시키는 과정은 다음과 같다.

먼저, 도 5a 및 도 5b에 도시된 바와 같이, 상기 제1 패키지(100) 상면의 몰딩층(190) 외곽에 솔더패스트(Solder Paste)(S1)를 도포하고, 그 솔더패스트(S1)의 상면에 제2 패키지(200)의 저면 가장자리가 얹히도록 적층하며, 통상의 리플로우 공정을 통해 제1 패키지(100)와 제2 패키지(200)가 접착되도록 하는 단계로 수행한다.

여기서, 상기 제1,제2 패키지(100,200)간에 도포되는 솔더패스트(S1)는 리플로우 공정시 열에 의해 녹으면서 솔더와 같이 금속류인 니켈/금이 도금된 비아홀(미도시) 및 제2 패키지(200)의 제1 인쇄회로기판(230) 내측으로 번지듯이 흘러 늘러붙게 되고, 이렇게 늘러붙은 솔더가 제1,제2 패키지(100,200)간의 수직방향은 물론 수평방향으로도 접착력을 부여하게 되어, 상기 제1,제2 패키지(100,200)의 적층시 또는 피씨비(미도시)에 실장시 솔더링에 대한 신뢰성이 향상되는 것이다.

또한, 상기 각 패키지(100,200)의 니켈/금층(160,260)이 각 비아홀(미도시)의 주변에 서로 독립적으로 도금되어 있어, 리플로우 공정시 솔더패스트(S1)가 옆으로 번지지 않게 되므로, 40핀 이상의 고집적화된 패키지를 실현할 수 있게 되는 것이다.

또한, 상기 제1,제2 패키지(100,200)의 몰딩공정에 있어서도 패키지 전체를 금형에 넣고 몰딩하는 것이 아니라, 반도체 칩(110,210)과 와이어(180,280)만을 몰딩하게 되므로, 패키지의 외부단자가 되는 비아홀(미도시) 및 니켈/금 도금층(160,260)에 플레시가 발생되지 않아 별도의 디플레시 공정이 불필요하게 됨은 물론 패키지의 균일화가 향상되는 것이다.

본 발명에 의한 패키지의 적층방법에 있어서의 다른 실시예가 있는 경우는 다음과 같다.

즉, 전술한 일실시예에 있어서는 제1 패키지(100) 상면의 몰딩층 외곽에 솔더패스트(S1)를 도포하고, 그 솔더패스트(S1)의 상면에 제2 패키지(200)의 저면을 얹어 접착하는 것이었으나, 본 실시예에서는 도 6a 내지 도 6d에 도시된 바와 같이, 상기 제1 패키지(300) 상면의 몰딩층 외곽에 제2 패키지(400)의 저면 가장자리를 얹고, 상기 제1,제2 패키지(300,400)의 각 반원형 비아홀(300a,400a)에 솔더봉(S2)을 삽입하며, 통상의 리플로우 공정을 통해 제1 패키지(300)와 제2 패키지(400)가 접착되도록 하는 단계로 수행한다.

이는, 전술한 일실시예에서의 솔더패스트(S1) 대신 솔더봉(S2)을 이용하는 것으로, 여기서도 각 비아홀(300a,400a)에 끼워진 솔더봉(S2)이 리플로우 공정시 녹으면서 각 패키지의 접촉부위, 즉 니켈/금이 도금된 부위로만 미량 스며들게 되므로, 전술한 일실시예와 마찬가지로 적층 및 실장시 솔더링에 대한 신뢰성은 향상되면서도 솔더 브릿지 등이 발생되지 않아 고집적화가 가능하게 되고, 별도의 디플레시공정이 불필요하게 되어 패키지의 균일성이 향상되는 것이다.

이때, 도면에 별도로 도시하지는 않았으나, 상기 제1 패키지 상면의 몰딩층 외곽에 제2 패키지의 저면 가장자리를 얹는 단계 다음에 상기 제1,제2 패키지의 각 비아홀에 솔더패스트를 도포하고 나서 통상의 리플로우 공정을 실시하더라도 상기의 일례와 동일한 효과를 기대할 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 패키지는, 반도체 칩과, 그 반도체 칩의 상면 및 사방측면에 절연되도록 부착되는 인쇄회로기판과, 그 인쇄회로기판의 외부면에 도금되는 구리층과, 그 구리층의 표면에 도금되는 니켈/금 층과, 그 니켈/금 층의 상면 중간부에 도포되는 솔더 마스크층과, 상기 니켈/금 층과 반도체 칩의 패드를 전기적으로 연결하는 와이어와, 그 와이어 및 반도체 칩을 외부로부터 보호하기 위하여 밀봉하는 몰딩층으로 구성되도록 각 공정을 진행함으로써, 적층이 용이하여 40핀 이상의 고집적화용 패키지에 적당하고, 피씨비에의 실장성이 우수하며, 각 패키지간의 균일성이 향상되는 효과가 있다.

Claims (7)

1. 반도체 칩과, 그 반도체 칩의 상면 및 사방측면에 절연되도록 부착되는 인쇄회로기판과, 그 인쇄회로기판의 외부면에 도금되는 구리층과, 그 구리층의 표면에 도금되는 니켈/금 층과, 그 니켈/금 층의 상면 중간부에 도포되는 솔더 마스크층과, 상기 니켈/금 층과 반도체 칩의 패드를 전기적으로 연결하는 와이어와, 그 와이어 및 반도체 칩을 외부로부터 보호하기 위하여 밀봉하는 몰딩층으로 구성한 것을 특징으로 반도체 패키지.
2. 제1항에 있어서, 상기 반도체 칩의 양측면에 부착되는 인쇄회로기판의 높이는 몰딩층의 높이보다 높게 형성되는 것을 특징으로 하는 반도체 패키지.
3. 제1항에 있어서, 상기 인쇄회로기판의 양측면에는 각각 다수개의 비아홀가 길게 형성되고, 그 비아홀의 표면에 구리층 및 니켈/금 층이 연이어 도금되는 것을 특징으로 하는 반도체 패키지.
4. 제1 인쇄회로기판상에 다수개의 칩 캐비티를 천공하는 단계와,

   그 제1 인쇄회로기판의 상면에 양면접착제를 이용하여 칩 캐비티가 천공되지 않은 제2 인쇄회로기판을 부착하는 단계와,

   상기 제1,제2 인쇄회로기판을 동시에 천공하여 장공의 비아홀을 형성하는 단계와,

   상기 비아홀을 포함한 제1,제2 인쇄회로기판의 표면을 구리로 도금하는 단계와,

   상기 제2 인쇄회로기판의 상면 구리층에 에칭공정을 통해 회로를 형성하는 단계와,

   상기 제2 인쇄회로기판의 구리층이 부식되는 것을 방지하기 위하여 구리층 상면의 일부에 솔더 마스크를 형성하는 단계와,

   상기 구리층 표면에 니켈/금을 도금하는 단계와,

   상기 제1 인쇄회로기판의 칩 캐비티를 덮고 있는 제2 인쇄회로기판의 회로형성 부위에 와이어 캐비티를 형성하는 단계와,

   상기 장공의 비아홀을 둘로 나누는 라우팅공정을 실시하는 단계와,

   상기 제1 인쇄회로기판의 칩 캐비티와 제2 인쇄회로기판의 저면에 반도체 칩이 배치되도록 절연되게 부착하는 단계와,

   상기 제2 인쇄회로기판의 상면에 형성된 니켈/금 층과 반도체 칩의 패드를 와이어로 본딩하여 연결하는 단계와,

   상기 와이어와 반도체 칩을 외부의 충격으로부터 보호하기 위해 몰딩하는 단계와,

   상기 각 비아홀을 라우팅하여 둘로 나눈 후에 남은 부위를 절단하여 싱귤레이션하는 단계로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
5. 제1 패키지 상면의 몰딩층 외곽에 솔더패스트를 도포하는 단계와, 그 솔더패스트의 상면에 제2 패키지의 저면 가장자리가 얹히도록 적층하는 단계와, 통상의 리플로우 공정을 통해 제1 패키지와 제2 패키지가 접착되도록 하는 단계로 수행함을 특징으로 하는 반도체 패키지의 적층방법.
6. 제1 패키지 상면의 몰딩층 외곽에 제2 패키지의 저면 가장자리를 얹는 단계와, 상기 제1,제2 패키지의 각 비아홀에 솔더봉을 삽입하는 단계와, 통상의 리플로우 공정을 통해 제1 패키지와 제2 패키지가 접착되도록 하는 단계로 수행함을 특징으로 하는 반도체 패키지의 적층방법.
7. 제6항에 있어서, 상기 제1 패키지 상면의 몰딩층 외곽에 제2 패키지의 저면 가장자리를 얹는 단계 다음에 상기 제1,제2 패키지의 각 비아홀에 솔더패스트를 도포하고 나서 통상의 리플로우 공정을 실시함을 특징으로 하는 반도체 패키지의 적층방법.

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