TWI814424B - 薄型化半導體封裝件及其封裝方法 - Google Patents

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Abstract

一種薄型化半導體封裝件及封裝方法，該薄型化半導體封裝件包含一半導體晶粒、一封膠體、兩接腳塊、一第一導電橋接層、一第二導電橋接層與兩絕緣保護層，該封膠體包覆該半導體晶粒的側面，該封膠體具有兩端，各端具有第一結合部，該兩接腳塊分別設置在該封膠體的該兩端，各接腳塊具有結合於該第一結合部的第二結合部，該第一導電橋接層連接其中之一接腳塊與該半導體晶粒的頂電極，該第二導電橋接層連接另一接腳塊與該半導體晶粒的底電極，該兩絕緣保護層分別覆蓋該第一導電橋接層與該第二導電橋接層。

Description

薄型化半導體封裝件及其封裝方法
本發明涉及一種半導體封裝件及其封裝方法，特別是指薄型化半導體封裝件及其封裝方法。
習知半導體封裝件的封裝方法包含：
請參考圖13，準備一導線架50，該導線架50包含複數第一接腳51與複數第二接腳52，其中一個第一接腳51對向間隔於一個第二接腳52，以印刷方式(Printing)在該些第一接腳51的頂面與該些第二接腳52的頂面分別設有錫膏層53。
請參考圖14，將複數半導體晶粒54分別設置在該些第一接腳51的錫膏層53，其中，該些半導體晶粒54是以其底電極(圖中未示)設置在該些第一接腳51的錫膏層53，該些半導體晶粒54的頂電極540表面朝上。舉例來說，該些半導體晶粒54可為二極體晶粒，其頂電極540與底電極分別為不同極性的電極。
請參考圖15，透過打線接合(wire bonding)方式，將一導線55連接於每一半導體晶粒54的頂電極540與對應的第二接腳52的錫膏層53。
請參考圖16，進行封膠步驟(Molding)，透過灌模方式，於各該半導體晶粒54、各該第一接腳51與各該第二接腳52設置一封膠體56，該封膠體56包覆該半導體晶粒54、該第一接腳51、該第二接腳52與該導線55，且該半導體晶粒54與該導線55是被該封膠體56完全包覆。其中，該導線架50上還包含有膠渣571、毛邊572與對應於模具流道(runner)的骨架573。然後，移除該骨架573、除膠渣571及去毛邊572，形成圖17所示的態樣。
請參考圖18，在該導線架50以電鍍方式形成導電層58，也就是說，該導線架50外露於該些封膠體56的部分(包含該些第一接腳51與該些第二接腳52)被該導電層58覆蓋。
然後，切割該導線架50以分離該些封膠體56，完成如圖19所示習知半導體封裝件60。請參考圖20，為該習知半導體封裝件60設置在一電路板70的結構，習知半導體封裝件60的導電層58分別連接該電路板70之相異的兩接點71。
然而，習知半導體封裝件60中的封膠體56需具有一定厚度與體積，方能完全包覆及保護該半導體晶粒54與該導線55，惟當習知半導體封裝件60於電路中實際操作時，該半導體晶粒54產生的熱能無法透過該封膠體56有效散熱，造成習知半導體封裝件60的整體散熱效果有限。另一方面，習知半導體封裝件60的封裝方法在封膠步驟中採用灌模方式，如圖16所示的導線架50上自然會存在骨架573、膠渣571及毛邊572，導致後續必須移除該骨架573、除膠渣571及去毛邊572，其工序繁雜，不易簡化。
有鑒於此，本發明的主要目的是提供一種薄型化半導體封裝件及其封裝方法，以期克服先前技術所述習知半導體封裝件的散熱效果有限的缺點，以及習知半導體封裝件的封裝方法工序繁雜、不易簡化的缺點。
本發明薄型化半導體封裝件包含： 一半導體晶粒，具有一頂電極與一底電極； 一封膠體，包覆該半導體晶粒的側面並外露該頂電極與該底電極，該封膠體具有兩端，其中各端具有至少一第一結合部； 兩接腳塊，分別設置在該封膠體的該兩端，其中，各該接腳塊具有至少一第二結合部，該至少一第二結合部結合於該至少一第一結合部； 一第一導電橋接層，連接該半導體晶粒的頂電極與其中之一該接腳塊； 一第二導電橋接層，連接該半導體晶粒的底電極與另一該接腳塊；以及 兩絕緣保護層，分別覆蓋該第一導電橋接層與該第二導電橋接層。
本發明薄型化半導體封裝件的封裝方法包含： 一黏晶步驟，將複數半導體晶粒間隔設置在一導線架中，該導線架與該些半導體晶粒之間具有一間隔空間，該導線架於該間隔空間中沿著一水平方向包含兩側壁，各該側壁具有至少一第一結合部； 一封膠步驟，設置一封膠層，該封膠層覆蓋該導線架與該些半導體晶粒，並填入於該間隔空間以及形成結合於該至少一第一結合部的至少一第二結合部； 一研磨步驟，磨除該封膠層的表面，直到外露該導線架與該些半導體晶粒，該封膠層填入於該間隔空間的部分形成一封膠體； 一線路佈置步驟，對各該半導體晶粒設置一第一導電橋接層與一第二導電橋接層，該第一導電橋接層連接各該半導體晶粒的一頂電極與該導線架，該第二導電橋接層連接各該半導體晶粒的一底電極與該導線架； 一遮罩步驟，將兩絕緣保護層分別覆蓋該第一導電橋接層與該第二導電橋接層；以及 一單粒化步驟，根據該些半導體晶粒的位置切割該導線架，形成複數半導體封裝件，其中，該導線架被切割下的部位形成各該半導體封裝件的兩接腳塊。
有別於習知半導體封裝件及封裝方法，本發明的半導體晶粒的結構並非透過導線連接導線架的接腳，也非如習知半導體封裝件需成形較厚與體積較大的封膠體，本發明是透過層狀的該第一導電橋接層與該第二導電橋接層將該半導體晶粒分別連接該兩接腳塊，另由層狀的該兩絕緣保護層分別覆蓋該第一導電橋接層與該第二導電橋接層即可，故本發明半導體封裝件整體的厚度與體積比習知半導體封裝件的厚度與體積更薄且更小。當本發明半導體封裝件於電路中實際操作時，和習知半導體封裝件相比，本發明中該半導體晶粒產生的熱能可更快地傳導至該絕緣保護層的表面，有效提升散熱效果。
再者，本發明封裝方法僅由一道該研磨步驟去除該封膠層之不必要的部分，且於該遮罩步驟將兩絕緣保護層分別覆蓋該第一導電橋接層與該第二導電橋接層，並非如習知封裝方法在封膠步驟中採用灌模方式，故本發明自然不會生成骨架、膠渣及毛邊，不需如習知封裝方法中移除骨架、除膠渣及去毛邊的步驟，故本發明能有效簡化工序，相對的也降低封裝成本。
請參考圖1所示本發明半導體封裝件10設置在一電路板20的狀態，和圖19、圖20所示習知半導體封裝件60相比，本發明半導體封裝件10的厚度與體積比習知半導體封裝件60更薄且更小，又本發明半導體封裝件10有如電阻器、電感器或電容器之被動元件的外觀，比習知半導體封裝件60更易於實施表面黏著技術(Surface-Mount Technology, SMT)。
以下配合圖式說明本發明半導體封裝件10的封裝方法與結構，該封裝方法包含一黏晶步驟(Die bonding)、一封膠步驟(Molding)、一研磨步驟(Grinding)、一線路佈置步驟(Trace)、一遮罩步驟(Solder Mask)與一單粒化步驟(Singulation)，或進一步包含一表面處理步驟。
1、黏晶步驟(Die bonding)
請參考圖2與圖3，將複數半導體晶粒11間隔設置在一導線架12中，其中，該導線架12為具有導電性的框架，該半導體晶粒11是指從晶圓(wafer)切割下來、並具有特定功能的半導體元件，舉例而言，該導線架12可為銅架，該半導體晶粒11可為二極體晶粒，其具有互為相反極性的一頂電極110與一底電極111，舉例而言，該頂電極110可為陽極，該底電極111可為陰極，惟該半導體晶粒11不以二極體晶粒為限。
本發明的實施例中，該些半導體晶粒11與該導線架12設置在一膠膜30的表面，該膠膜30的表面為平面，本發明是以該半導體晶粒11的底電極111設置在該膠膜30的表面為例。該些半導體晶粒11與該導線架12可具有相同或不同厚度，該導線架12與該些半導體晶粒11之間具有一間隔空間40，該膠膜30外露於該間隔空間40，相鄰半導體晶粒11之間的區域可作為切割道。
對於每一個半導體晶粒11而言，該導線架12於該間隔空間40中沿著一水平方向(即X軸向)包含兩側壁120，該兩側壁120分別面對該半導體晶粒11的相對兩側面。該導線架12的各該側壁120形成有至少一第一結合部121，本發明的各該側壁120是以具有兩個第一結合部121為例，且該第一結合部121可為錐狀的一凹槽(鳩尾槽)，該凹槽的寬度朝該半導體晶粒11的方向漸縮，且該凹槽連通該間隔空間40。需說明的是，該凹槽亦可為其他形式，例如方槽、倒鉤狀的凹槽...等。
2、封膠步驟(Molding)
請參考圖4，設置一封膠層13，該封膠層13覆蓋圖2所示的該導線架12與該些半導體晶粒11，並填入於圖3所示的該間隔空間40，另一方面，因為該些第一結合部121為連通該間隔空間40的凹槽，故該封膠層13亦填入該些第一結合部121。該封膠層13的可為介電材料製成的構件。
3、研磨步驟(Grinding)
可透過研磨機對該封膠層13的表面進行研磨，即磨除該封膠層13相對於該膠膜30的頂面，致使該封膠層13的厚度逐漸變薄，請參考圖5，直到外露該導線架12與該些半導體晶粒11的頂電極110，該封膠層13填入於該間隔空間40與該些第一結合部121(凹槽)的部分形成一封膠體130，故經研磨後，該導線架12的頂面、該封膠體130的頂面與該半導體晶粒11的頂電極110表面可彼此齊平。
4、線路佈置步驟(Trace)
請參考圖6，對各該半導體晶粒11設置一第一導電橋接層141，該第一導電橋接層141連接該半導體晶粒11的頂電極110與該導線架12，其中，該第一導電橋接層141分布於該半導體晶粒11的頂電極110表面、該封膠體130的頂面與該導線架12的頂面，因此，該半導體晶粒11的頂電極110可透過該第一導電橋接層141電性連接該導線架12。
另一方面，本發明還包含對每一個半導體晶粒11設置一第二導電橋接層(圖中未示，容後說明)，其中是先撕除圖2所示的該膠膜30以外露該導線架12的底面、該些半導體晶粒11的底電極111與該封膠體130的底面，可理解的是，其以Y軸為軸心翻轉180度的外觀即對應於圖5所示的外觀，該導線架12的底面、該封膠體130的底面與該半導體晶粒11的底電極111表面可彼此齊平。然後再設置該第二導電橋接層，由該第二導電橋接層連接各該半導體晶粒11的底電極111與該導線架12，可理解的是，其以Y軸為軸心翻轉180度的外觀即對應於圖6所示的外觀。因此，該半導體晶粒11的底電極111可透過該第二導電橋接層電性連接該導線架12。對於每一個半導體晶粒11而言，該導線架12連接該第一導電橋接層141的部位的位置沿著水平方向(X軸向)而相對於該導線架12連接該第二導電橋接層的部位的位置。
本發明的實施例中，可透過圖案電鍍手段(pattern plating)、蝕刻銅手段(tenting)或網板印刷手段(printing)形成該第一導電橋接層141與該第二導電橋接層。
5、遮罩步驟(Solder Mask)
請參考圖7，將兩絕緣保護層15分別覆蓋該第一導電橋接層141與該第二導電橋接層，本發明的實施例中，該兩絕緣保護層15可為油墨層，其以印刷方式設置並覆蓋於該半導體晶粒11的頂電極110以及該第一導電橋接層141重疊於該封膠體130的部分，該第一導電橋接層141與該第二導電橋接層重疊於該導線架12的部分則分別外露於該兩絕緣保護層15。
6、單粒化步驟(Singulation)
根據該些半導體晶粒11的位置切割該導線架12，其中，可透過雷射或刀片切割該導線架12，以形成如圖8與圖9所示複數個半導體封裝件10的個體，其中，圖8僅示意繪製部分數個半導體封裝件10，圖7所示該導線架12被切割下的部位即為圖8與圖9所示的兩接腳塊16。
此外，本發明封裝方法還可進一步包含一表面處理步驟，該表面處理步驟可採用有機保護焊(Organic Solderability Preservative, OSP)、無電電鍍、無電鍍錫(Electroless Sn)、無電鍍鎳浸金(Electroless Nickel Immersion Gold, ENIG)、濺鍍、噴錫及熱風整平(Hot Air Solder Leveling, HASL)等手段，但不以此為限。該表面處理步驟是於每一個半導體封裝件10設置如圖10所示的兩外導電層17，該兩外導電層17分別覆蓋及電性連接圖9所示的該兩接腳塊16。其中，在該遮罩步驟中，該第一導電橋接層141與該第二導電橋接層重疊於該導線架12的部分外露於該兩絕緣保護層15，故該兩外導電層17亦分別覆蓋及電性連接該第一導電橋接層141與該第二導電橋接層。該兩外導電層17用於防止被其包覆或覆蓋之接腳塊16、該第一導電橋接層141與該第二導電橋接層氧化，確保良好的焊接效果與電性導通特性。
歸納以上而言，請參考圖9至11，本發明薄型化半導體封裝件10包含一半導體晶粒11、一封膠體130、兩接腳塊16、一第一導電橋接層141、一第二導電橋接層142與兩絕緣保護層15，或進一步包含兩外導電層17，其中，為便於說明，該兩接腳塊16分別定義為一第一接腳塊161與一第二接腳塊162，該兩絕緣保護層15分別定義為一第一絕緣保護層151與一第二絕緣保護層152，該兩外導電層17分別定義為一第一外導電層171與一第二外導電層172。
該半導體晶粒11具有一頂電極110與一底電極111。
請配合參考圖12，該封膠體130包覆該半導體晶粒11的側面，該半導體晶粒11的頂電極110與底電極111外露於該封膠體130，該封膠體130沿著一水平方向(即X軸向)具有位置相對的兩端，該半導體晶粒11位於該封膠體130的該兩端之間，該第一接腳塊161與該第二接腳塊162分別設置在該封膠體130的該兩端，該第一接腳塊161與該第二接腳塊162的尺寸可彼此相異，例如該第一接腳塊161的尺寸大於該第二接腳塊162的尺寸，藉此分辨該第一接腳塊161與該第二接腳塊162所對應之電性特性，例如正極、負極、陽極、陰極...等。
如圖12所示，以該第一接腳塊161為例，該第二接腳塊162可類推，該第一接腳塊161具有至少一第一結合部121，該封膠體130連接該第一接腳塊161的一側具有至少一第二結合部131，該第二結合部131即為該封膠步驟中該封膠層13填入該些第一結合部121(凹槽)的部分，也就是說，該第二結合部131即為設置在該第一結合部121(凹槽)內的凸部，使該第二結合部131和該第一結合部121彼此結合。藉此，可確保該封膠體130、該第一接腳塊161與該第二接腳塊162之間的結合穩定度。
該第一導電橋接層141連接該半導體晶粒11的頂電極110與該第一接腳塊161，其中，請配合參考圖9與圖11，該第一導電橋接層141分布於該半導體晶粒11的頂電極110、該封膠體130的頂面與該第一接腳塊161的頂面，使該半導體晶粒11的頂電極110與該第一接腳塊161構成電性連接。
該第二導電橋接層142連接該半導體晶粒11的底電極111與該第二接腳塊162，其中，請配合參考圖11，該第二導電橋接層142分布於該半導體晶粒11的底電極111、該封膠體130的底面與該第二接腳塊162的底面，使該半導體晶粒11的底電極111與該第二接腳塊162構成電性連接。
該第一絕緣保護層151覆蓋該第一導電橋接層141，其中，該第一絕緣保護層151覆蓋該第一導電橋接層141之重疊於該封膠體130與該半導體晶粒11的頂電極110的部分，請配合參考圖9與圖11，該第一絕緣保護層151亦可覆蓋該封膠體130的頂面。
該第二絕緣保護層152覆蓋該第二導電橋接層142，其中，該第二絕緣保護層152覆蓋該第二導電橋接層142之重疊於該封膠體130與該半導體晶粒11的底電極111的部分，請配合參考圖11，該第二絕緣保護層152亦可覆蓋該封膠體130的底面。
該第一外導電層171包覆及電性連接該第一接腳塊161，其中，該第一外導電層171覆蓋該第一接腳塊161之外露於該第一絕緣保護層151、該第二絕緣保護層152與該第一導電橋接層141的表面。另請參考圖11，該第一外導電層171亦覆蓋該第一導電橋接層141之重疊於該第一接腳塊161的部分。
該第二外導電層172包覆及電性連接該第二接腳塊162，其中，該第二外導電層172覆蓋該第二接腳塊162之外露於該第一絕緣保護層151、該第二絕緣保護層152與該第二導電橋接層142的表面。另請參考圖11，該第二外導電層172亦覆蓋該第二導電橋接層142之重疊於該第二接腳塊162的部分。
該第一外導電層171與該第二外導電層172的尺寸可彼此相異，例如該第一外導電層171的尺寸大於該第二外導電層172的尺寸，藉此分辨該第一外導電層171與該第二外導電層172所對應之電性特性，例如正極、負極、陽極、陰極...等。
綜上所述，本發明包含如下功效：
1、和圖19所示習知半導體封裝件60相比，本發明半導體封裝件10對於該半導體晶粒11與該兩接腳塊16的連接手段並非透過習知的打線接合(wire bonding)，而是透過較為扁平、層狀的該第一導電橋接層141與該第二導電橋接層142，故本發明為薄型化的半導體封裝件10，其厚度與體積都比圖19所示習知半導體封裝件60的厚度與體積更薄及更小。
2、本發明中該封膠體130的厚度與體積皆薄於且小於圖19所示習知半導體封裝件60的封膠體56的厚度與體積，將圖1與習知技術的圖20相比，圖1所示該電路板20僅需提供較小的焊接面積即可設置本發明半導體封裝件10，故能相對縮減該電路板20的整體尺寸；另當本發明半導體封裝件10於電路中實際操作時，該半導體晶粒11產生的熱能也可更快地傳導至該絕緣保護層15的表面，相對提升散熱效果。
3、藉由該兩外導電層17的設置，其為金屬材質而能加強散熱效果，且當該半導體封裝件10焊接於該電路板20上時，可提升該兩外導電層17之表面可爬錫能力，確保焊接穩定度。另一方面，因為該兩外導電層17之表面可爬錫能力已獲提升，故能相對地減少焊接時焊錫的用量，除了降低焊接成本，也能防止過多焊錫所導致焊接部位應力過大而變形。
4、如圖1與圖10所示，本發明半導體封裝件10有如電阻器、電感器或電容器之被動元件的外觀，易於實施表面黏著技術(Surface-Mount Technology, SMT)，透過如圖9所示相異尺寸的該第一接腳塊161與該第二接腳塊162，或透過如圖10所示相異尺寸的該第一外導電層171與該第二外導電層172，確保該半導體封裝件10可正確、直觀地連接該電路板20的相異大小或相異極性的接點21，不需要另外在半導體封裝件10標示正極、負極、陽極、陰極...等電性符號。
5、圖9所示的該第一接腳塊161與該第二接腳塊162是外露的，同理，圖10所示的該第一外導電層171與該第二外導電層172是外露的，藉此構造，本發明半導體封裝件10能以X軸為軸心翻轉至任一側面而設置於該電路板20，也就是說，該半導體封裝件10可以其頂面、底面或側面設置於該電路板20上，都可電性連接該電路板20的接點21；另一方面，本發明半導體封裝件10亦可直接取代圖19所示習知半導體封裝件60，並而能直接應用於圖20所示習知電路板70，不需重新設計或變動電路板的佈局(Layout)。
6、本發明僅由一道該研磨步驟去除該封膠層13之不必要的部分，相較於習知封裝方法需通過多道工序才能移除骨架、除膠渣及去毛邊，故本發明封裝方法亦有簡化封裝程序、提升封裝效率與降低封裝成本的效果。
10:半導體封裝件 11:半導體晶粒 110:頂電極 111:底電極 12:導線架 120:側壁 121:第一結合部 13:封膠層 130:封膠體 131:第二結合部 141:第一導電橋接層 142:第二導電橋接層 15:絕緣保護層 151:第一絕緣保護層 152:第二絕緣保護層 16:接腳塊 161:第一接腳塊 162:第二接腳塊 17:外導電層 171:第一外導電層 172:第二外導電層 20:電路板 21:接點 30:膠膜 40:間隔空間 50:導線架 51:第一接腳 52:第二接腳 53:錫膏層 54:半導體晶粒 540:頂電極 55:導線 56:封膠體 571:膠渣 572:毛邊 573:骨架 58:導電層 60:習知半導體封裝件 70:電路板 71:接點
圖1：本發明半導體封裝件之實施例設置在電路板的示意圖。 圖2：本發明封裝方法的黏晶步驟示意圖。 圖3：圖2的局部放大示意圖。 圖4：本發明封裝方法的封膠步驟示意圖。 圖5：本發明封裝方法的研磨步驟示意圖。 圖6：本發明封裝方法的線路佈置步驟示意圖。 圖7：本發明封裝方法的遮罩步驟示意圖。 圖8：本發明封裝方法的單粒化步驟示意圖。 圖9：本發明半導體封裝件之實施例的立體外觀示意圖。 圖10：本發明半導體封裝件之另一實施例的立體外觀示意圖。 圖11：圖10的剖面示意圖。 圖12：圖10的另一剖面示意圖。 圖13：習知封裝方法於導線架印刷錫膏層的示意圖。 圖14：習知封裝方法將半導體晶粒設置在錫膏層的示意圖。 圖15：習知封裝方法透過打線接合方式設置導線的示意圖。 圖16：習知封裝方法進行封膠步驟的示意圖。 圖17：習知封裝方法移除封膠步驟所產生骨架、膠渣及毛邊的示意圖。 圖18：習知封裝方法在導線架形成導電層的示意圖。 圖19：習知半導體封裝件的立體外觀示意圖。 圖20：習知半導體封裝件設置在電路板的示意圖。
10:半導體封裝件
121:第一結合部
130:封膠體
131:第二結合部
141:第一導電橋接層
15:絕緣保護層
151:第一絕緣保護層
152:第二絕緣保護層
16:接腳塊
161:第一接腳塊
162:第二接腳塊

Claims (10)

  1. 一種薄型化半導體封裝件，包含： 一半導體晶粒，具有一頂電極與一底電極； 一封膠體，包覆該半導體晶粒的側面並外露該頂電極與該底電極，該封膠體具有兩端，其中各端具有至少一第一結合部； 兩接腳塊，分別設置在該封膠體的該兩端，其中，各該接腳塊具有至少一第二結合部，該至少一第二結合部結合於該至少一第一結合部； 一第一導電橋接層，連接該半導體晶粒的頂電極與其中之一該接腳塊； 一第二導電橋接層，連接該半導體晶粒的底電極與另一該接腳塊；以及 兩絕緣保護層，分別覆蓋該第一導電橋接層與該第二導電橋接層。
  2. 如請求項1所述之薄型化半導體封裝件，其中，該至少一第一結合部為凹槽，該至少一第二結合部為設置在該至少一第一結合部內的凸部。
  3. 如請求項2所述之薄型化半導體封裝件，其中，所述凹槽和所述凸部的寬度朝該半導體晶粒的方向漸縮。
  4. 如請求項1所述之薄型化半導體封裝件，其中，該兩接腳塊的尺寸彼此相異。
  5. 如請求項1至4中任一項所述之薄型化半導體封裝件，其中，該兩接腳塊分別定義為一第一接腳塊與一第二接腳塊，該兩絕緣保護層分別定義為一第一絕緣保護層與一第二絕緣保護層； 該第一導電橋接層分布於該半導體晶粒的頂電極、該封膠體的頂面與該第一接腳塊的頂面； 該第二導電橋接層分布於該半導體晶粒的底電極、該封膠體的底面與該第二接腳塊的底面； 該第一絕緣保護層覆蓋該第一導電橋接層之重疊於該封膠體與該半導體晶粒的頂電極的部分； 該第二絕緣保護層覆蓋該第二導電橋接層之重疊於該封膠體與該半導體晶粒的底電極的部分。
  6. 如請求項1至4中任一項所述之薄型化半導體封裝件，進一步包含兩外導電層，該兩外導電層分別包覆及電性連接該兩接腳塊，該兩外導電層的尺寸彼此相異。
  7. 如請求項5所述之薄型化半導體封裝件，進一步包含一第一外導電層與一第二外導電層； 該第一外導電層覆蓋該第一接腳塊之外露於該第一絕緣保護層、該第二絕緣保護層與該第一導電橋接層的表面，以及覆蓋該第一導電橋接層之重疊於該第一接腳塊的部分； 該第二外導電層覆蓋該第二接腳塊之外露於該第一絕緣保護層、該第二絕緣保護層與該第二導電橋接層的表面，以及覆蓋該第二導電橋接層之重疊於該第二接腳塊的部分； 該第一外導電層與該第二外導電層的尺寸彼此相異。
  8. 一種薄型化半導體封裝件的封裝方法，包含： 一黏晶步驟，將複數半導體晶粒間隔設置在一導線架中，該導線架與該些半導體晶粒之間具有一間隔空間，該導線架於該間隔空間中沿著一水平方向包含兩側壁，各該側壁具有至少一第一結合部； 一封膠步驟，設置一封膠層，該封膠層覆蓋該導線架與該些半導體晶粒，並填入於該間隔空間以及形成結合於該至少一第一結合部的至少一第二結合部； 一研磨步驟，磨除該封膠層的表面，直到外露該導線架與該些半導體晶粒，該封膠層填入於該間隔空間的部分形成一封膠體； 一線路佈置步驟，對各該半導體晶粒設置一第一導電橋接層與一第二導電橋接層，該第一導電橋接層連接各該半導體晶粒的一頂電極與該導線架，該第二導電橋接層連接各該半導體晶粒的一底電極與該導線架； 一遮罩步驟，將兩絕緣保護層分別覆蓋該第一導電橋接層與該第二導電橋接層；以及 一單粒化步驟，根據該些半導體晶粒的位置切割該導線架，形成複數半導體封裝件，其中，該導線架被切割下的部位形成各該半導體封裝件的兩接腳塊。
  9. 如請求項8所述之薄型化半導體封裝件的封裝方法，進一步包含一表面處理步驟，於各該半導體封裝件設置兩外導電層，該兩外導電層分別覆蓋及電性連接該兩接腳塊。
  10. 如請求項8或9所述之薄型化半導體封裝件的封裝方法，其中，該至少一第一結合部為凹槽，該至少一第二結合部為設置在該至少一第一結合部內的凸部。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US20130009300A1 (en) * 2010-03-31 2013-01-10 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
US20140035116A1 (en) * 2010-12-14 2014-02-06 Alpha And Omega Semiconductor Incorporated Top Exposed Semiconductor Chip Package
US20160225704A1 (en) * 2013-09-26 2016-08-04 Great Team Backend Foundry (Dongguan), Ltd. Semiconductor package structure and forming method thereof
CN112117251A (zh) * 2020-09-07 2020-12-22 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US20130009300A1 (en) * 2010-03-31 2013-01-10 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
US20140035116A1 (en) * 2010-12-14 2014-02-06 Alpha And Omega Semiconductor Incorporated Top Exposed Semiconductor Chip Package
US20160225704A1 (en) * 2013-09-26 2016-08-04 Great Team Backend Foundry (Dongguan), Ltd. Semiconductor package structure and forming method thereof
CN112117251A (zh) * 2020-09-07 2020-12-22 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

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