JP2005311137A - 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム - Google Patents
半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム Download PDFInfo
- Publication number
- JP2005311137A JP2005311137A JP2004127295A JP2004127295A JP2005311137A JP 2005311137 A JP2005311137 A JP 2005311137A JP 2004127295 A JP2004127295 A JP 2004127295A JP 2004127295 A JP2004127295 A JP 2004127295A JP 2005311137 A JP2005311137 A JP 2005311137A
- Authority
- JP
- Japan
- Prior art keywords
- mounting
- semiconductor device
- external connection
- lead frame
- sealing material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】 チップ部品1のパッケージコーナー部22に実装補強部10として凹部11aを設け、これを個片化後に外部接続端子7と共に実装基板15にはんだ接続することにより、凹部11aにもはんだ13が入り込むため、多くのはんだ量によって良好なフィレットを形成して実装補強部10の接合強度を高めると共に、外部接続端子7の接続ランド17への接続の強度を補強することができる。
【選択図】 図1
Description
前記封止材のコーナー部に実装補強部が設けられ、この実装補強部が前記外部接続端 子と共に前記実装基板に接合されるように構成された
ことを特徴とする、半導体装置(以下、本発明の半導体装置と称する。)に係るものである。
前記チップ部品を接続する端子部と、実装補強部に加工されるべき領域とを有する板 状体を支持体に支持する工程と、
前記板状体上に前記チップ部品を固定する工程と、
前記端子部に前記チップ部品を接続する工程と、
前記チップ部品を前記端子部と共に封止材によって封止する工程と、
前記支持体を除去して、前記封止材から前記端子部を前記外部接続端子として露出さ せる工程と、
前記封止材と共に前記板状体の所定箇所を切断して前記半導体装置に個片化し、かつ この半導体装置のコーナー部に実装補強部を形成する工程と
を有することを特徴とする、半導体装置の製造方法(以下、本発明の製造方法と称する。)に係るものである。
前記封止材のコーナー部に実装補強部が設けられ、この実装補強部が前記外部接続端 子と共に前記実装基板に接合されている
ことを特徴とする、半導体装置の実装構造(以下、本発明の実装構造と称する。)に係るものである。
前記チップ部品の固定位置の外周辺に沿って設けられた第1のリード部分と、
前記外周辺のコーナー部に設けられた第2のリード部分とが、互いに連結されていて 、切断によって、前記第1のリード部分が前記外部接続端子となり、前記第2のリード 部分が実装補強部となるように構成された
ことを特徴とする、リードフレーム(以下、本発明のリードフレームと称する。)に係るものである。
図1は、本実施の形態による半導体装置19Aの樹脂封止されたパッケージ5を示し、(a)は底面図、(b)は(a)のA−A線断面図である。
図6は、本実施の形態による半導体装置19Bを示し、(a)は樹脂封止されたパッケージ5の底面図、(b)は(a)のB−B線断面図である。
図10は、本実施の形態による半導体装置19Cを示し、(a)は樹脂封止されたパッケージ5の底面図、(b)は(a)のC−C線断面図である。
5…パッケージ、6…ダイパッド、7…外部接続端子、7a…連結片、9…絶縁性樹脂、
10…実装補強部、11a、11b、12a…凹部、12…貫通孔、
13、13a…はんだ(又ははんだフィレット)、14…金属めっき、15…実装基板、
16、29…基板ランド、17…接続ランド、17a…配線、18…切断線、
19A、19B、19C…半導体装置、20…リードフレーム、21…接地線、
22…コーナー部、23…連結バー、25…リードフレームテープ、26…金属パンチ、
28…ドリル、l…長さ、r…半径、p…ピッチ
Claims (24)
- チップ部品が封止材によって封止され、前記チップ部品に接続された外部接続端子が前記封止材から露出していて実装基板に接続される半導体装置において、
前記封止材のコーナー部に実装補強部が設けられ、この実装補強部が前記外部接続端 子と共に前記実装基板に接合されるように構成された
ことを特徴とする、半導体装置。 - 前記外部接続端子と共にリードフレームから加工された導電材が部分的に欠除されて、前記実装補強部が形成されている、請求項1に記載した半導体装置。
- 前記導電材の角部が実装面側に凹部を有している、請求項2に記載した半導体装置。
- 前記導電材の角部の側面に凹部を有している、請求項2に記載した半導体装置。
- 前記封止材から露出した前記導電材の表面に金属めっきが施されている、請求項2に記載した半導体装置。
- 前記実装補強部が外部接続端子を兼用している、請求項2に記載した半導体装置。
- 前記チップ部品としての半導体チップが前記外部接続端子となる端子部にワイヤボンディングされている、請求項1に記載した半導体装置。
- チップ部品が封止材によって封止され、前記チップ部品に接続された外部接続端子が前記封止材から露出していて実装基板に接続される半導体装置を製造する方法において、
前記チップ部品を接続する端子部と、実装補強部に加工されるべき領域とを有する板 状体を支持体に支持する工程と、
前記板状体上に前記チップ部品を固定する工程と、
前記端子部に前記チップ部品を接続する工程と、
前記チップ部品を前記端子部と共に封止材によって封止する工程と、
前記支持体を除去して、前記封止材から前記端子部を前記外部接続端子として露出さ せる工程と、
前記封止材と共に前記板状体の所定箇所を切断して前記半導体装置に個片化し、かつ この半導体装置のコーナー部に実装補強部を形成する工程と
を有することを特徴とする、半導体装置の製造方法。 - 前記板状体としてリードフレームを用い、前記外部接続端子及び前記実装補強部となる各リード部分を前記リードフレームに形成し、少なくとも前記実装補強部となるリード部分を部分的に欠除し、この欠除部を含む位置で前記個片化を行う、請求項8に記載した半導体装置の製造方法。
- 前記欠除部によって、前記実装補強部の実装面側に凹部を形成する、請求項9に記載した半導体装置の製造方法。
- 前記欠除部によって、前記実装補強部の側面に凹部を形成する、請求項9に記載した半導体装置の製造方法。
- 前記リード部分及び前記封止材に貫通孔を形成すると共に、この貫通孔を含む位置で前記個片化を行うことによって、前記凹部を形成する、請求項11に記載した半導体装置の製造方法。
- 前記封止材から露出した前記実装補強部の表面に金属めっきを施す、請求項10又は11に記載した半導体装置の製造方法。
- 前記実装補強部を外部接続端子と兼用させる、請求項10又は11に記載した半導体装置の製造方法。
- 前記チップ部品としての半導体チップを前記端子部にワイヤボンディングする、請求項8に記載した半導体装置の製造方法。
- チップ部品が封止材によって封止され、前記チップ部品に接続された外部接続端子が前記封止材から露出していて実装基板に接続された半導体装置の実装構造において、
前記封止材のコーナー部に実装補強部が設けられ、この実装補強部が前記外部接続端 子と共に前記実装基板に接合されている
ことを特徴とする、半導体装置の実装構造。 - 請求項2〜7のいずれか1項に記載した半導体装置が実装されている、請求項16に記載した半導体装置の実装構造。
- チップ部品が封止材によって封止され、前記チップ部品に接続された外部接続端子が前記封止材から露出していて実装基板に接続される半導体装置の製造に用いられるリードフレームにおいて、
前記チップ部品の固定位置の外周辺に沿って設けられた第1のリード部分と、
前記外周辺のコーナー部に設けられた第2のリード部分とが、互いに連結されていて 、切断によって、前記第1のリード部分が前記外部接続端子となり、前記第2のリード 部分が実装補強部となるように構成された
ことを特徴とする、リードフレーム。 - 前記第2のリード部分が部分的に欠除されて、前記実装補強部が形成される、請求項18に記載したリードフレーム。
- 前記切断によって前記第2のリード部分の角部が実装面側に凹部を有している、請求項19に記載したリードフレーム。
- 前記切断によって前記第2のリード部分の角部の側面に凹部が形成されている、請求項19に記載したリードフレーム。
- 前記第1及び第2のリード部分の表面に金属めっきが施される、請求項18に記載したリードフレーム。
- 前記実装補強部が外部接続端子を兼用する、請求項18に記載したリードフレーム。
- 前記チップ部品としての半導体チップが前記第2のリード部分にワイヤボンディングされる、請求項18に記載したリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004127295A JP4635471B2 (ja) | 2004-04-22 | 2004-04-22 | 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004127295A JP4635471B2 (ja) | 2004-04-22 | 2004-04-22 | 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005311137A true JP2005311137A (ja) | 2005-11-04 |
JP4635471B2 JP4635471B2 (ja) | 2011-02-23 |
Family
ID=35439536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004127295A Expired - Fee Related JP4635471B2 (ja) | 2004-04-22 | 2004-04-22 | 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4635471B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007201324A (ja) * | 2006-01-30 | 2007-08-09 | Denso Corp | 電子装置の実装構造および電子部品の実装方法 |
JP2011233626A (ja) * | 2010-04-26 | 2011-11-17 | Denso Corp | 表面実装型半導体パッケージの実装構造 |
JP2014143371A (ja) * | 2013-01-25 | 2014-08-07 | Denso Corp | 回路基板 |
KR101432487B1 (ko) * | 2012-09-24 | 2014-08-21 | 에스티에스반도체통신 주식회사 | 반도체 기판과 반도체 패키지의 접합방법 |
JP2015026853A (ja) * | 2014-09-29 | 2015-02-05 | 大日本印刷株式会社 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
US9287476B2 (en) | 2008-09-03 | 2016-03-15 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
JP2016192574A (ja) * | 2009-07-08 | 2016-11-10 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | 電子モジュールおよび光電デバイス |
CN110010580A (zh) * | 2017-11-28 | 2019-07-12 | 青井电子株式会社 | 半导体装置及其制造方法 |
KR20230001374A (ko) * | 2021-06-28 | 2023-01-04 | 해성디에스 주식회사 | 홈이 형성된 리드를 포함하는 리드 프레임 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294719A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
JP2004165646A (ja) * | 2002-10-24 | 2004-06-10 | Matsushita Electric Ind Co Ltd | リードフレーム,樹脂封止型半導体装置及びその製造方法 |
JP2005191240A (ja) * | 2003-12-25 | 2005-07-14 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-04-22 JP JP2004127295A patent/JP4635471B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294719A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
JP2004165646A (ja) * | 2002-10-24 | 2004-06-10 | Matsushita Electric Ind Co Ltd | リードフレーム,樹脂封止型半導体装置及びその製造方法 |
JP2005191240A (ja) * | 2003-12-25 | 2005-07-14 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007201324A (ja) * | 2006-01-30 | 2007-08-09 | Denso Corp | 電子装置の実装構造および電子部品の実装方法 |
US10573788B2 (en) | 2008-09-03 | 2020-02-25 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US9287476B2 (en) | 2008-09-03 | 2016-03-15 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US10115870B2 (en) | 2008-09-03 | 2018-10-30 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US11094854B2 (en) | 2008-09-03 | 2021-08-17 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US10700241B2 (en) | 2008-09-03 | 2020-06-30 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US9490411B2 (en) | 2008-09-03 | 2016-11-08 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US9537071B2 (en) | 2008-09-03 | 2017-01-03 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
US10573789B2 (en) | 2008-09-03 | 2020-02-25 | Nichia Corporation | Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body |
JP2016192574A (ja) * | 2009-07-08 | 2016-11-10 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | 電子モジュールおよび光電デバイス |
JP2011233626A (ja) * | 2010-04-26 | 2011-11-17 | Denso Corp | 表面実装型半導体パッケージの実装構造 |
KR101432487B1 (ko) * | 2012-09-24 | 2014-08-21 | 에스티에스반도체통신 주식회사 | 반도체 기판과 반도체 패키지의 접합방법 |
JP2014143371A (ja) * | 2013-01-25 | 2014-08-07 | Denso Corp | 回路基板 |
JP2015026853A (ja) * | 2014-09-29 | 2015-02-05 | 大日本印刷株式会社 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
CN110010580A (zh) * | 2017-11-28 | 2019-07-12 | 青井电子株式会社 | 半导体装置及其制造方法 |
CN110010580B (zh) * | 2017-11-28 | 2023-02-28 | 青井电子株式会社 | 半导体装置及其制造方法 |
KR20230001374A (ko) * | 2021-06-28 | 2023-01-04 | 해성디에스 주식회사 | 홈이 형성된 리드를 포함하는 리드 프레임 |
KR102514564B1 (ko) * | 2021-06-28 | 2023-03-29 | 해성디에스 주식회사 | 홈이 형성된 리드를 포함하는 리드 프레임 |
Also Published As
Publication number | Publication date |
---|---|
JP4635471B2 (ja) | 2011-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7608930B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US7183630B1 (en) | Lead frame with plated end leads | |
US6545366B2 (en) | Multiple chip package semiconductor device | |
KR100192760B1 (ko) | 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지 | |
KR100381837B1 (ko) | 플라스틱 집적회로 장치 패키지와 마이크로 리드프레임 및 | |
US8222716B2 (en) | Multiple leadframe package | |
US7662672B2 (en) | Manufacturing process of leadframe-based BGA packages | |
US9385072B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
US8133759B2 (en) | Leadframe | |
JP2005191240A (ja) | 半導体装置及びその製造方法 | |
KR20060121823A (ko) | 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법 | |
US6501160B1 (en) | Semiconductor device and a method of manufacturing the same and a mount structure | |
JP4635471B2 (ja) | 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム | |
US6455355B1 (en) | Method of mounting an exposed-pad type of semiconductor device over a printed circuit board | |
TWI792588B (zh) | 半導體封裝 | |
KR20040037575A (ko) | 사선형 에칭부를 갖는 엠.엘.피(mlp)형 반도체 패키지 | |
JP2018190882A (ja) | 半導体装置 | |
JPH02129951A (ja) | 半導体装置の製造方法 | |
JP2009283835A (ja) | 半導体装置及びその製造方法 | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JP2004235217A (ja) | 半導体装置及び電子装置の製造方法 | |
JP4207791B2 (ja) | 半導体装置 | |
JP2005191158A (ja) | 半導体装置及びその製造方法 | |
JP3670636B2 (ja) | 電子部品を実装した電子装置 | |
JPH02181956A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20070125 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070320 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090108 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090527 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101026 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |