JP2004235217A - 半導体装置及び電子装置の製造方法 - Google Patents

半導体装置及び電子装置の製造方法 Download PDF

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Masaya Kouno
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Abstract

【課題】放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供。
【解決手段】半導体装置は、封止部と、封止部の下面に下面が露出する厚さ０．２５〜０．１２５ｍｍ程度のタブと、封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、タブの上面にＡｇペースト材からなる接着材を介して固定される半導体チップと、半導体チップの電極とリードの内端部分を接続する導電性のワイヤとを有し、タブには封止部の内側に向かって屈曲して突出する凸部が設けられ、かつタブの下面全域が実装用の半田付け接合面となり、タブの面積は半導体チップの面積よりも大きくなり、凸部として半導体チップを固定するチップ搭載凸部と、封止部内に食い込む食い込み凸部とを有し、半導体チップはチップ搭載凸部の上面に固定されている。食い込み凸部はタブの縁に櫛歯状に設けられている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその半導体装置を組み込んだ電子装置の製造技術に係わり、特に絶縁性樹脂で形成される封止部の下面に半導体チップを搭載したタブの下面を露出させる樹脂封止型半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
量産性に富み、コスト低減が可能になる封止形態の半導体装置として、樹脂封止型半導体装置が知られている。また、封止部（パッケージ）内に組み込まれる半導体チップで発生する熱を速やかに封止部の外側に放散するために、半導体チップを固定した支持板（タブ）の裏面（下面）を封止部の裏面（下面）に露出させる構造が知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１には、封止樹脂の底面の中央に半導体素子を上面に固定したダイパッドの下面が露出するとともに、封止樹脂の底面に複数のランド電極を有する半導体装置が開示されている。ランド電極は四角形状の封止樹脂の各辺に沿って千鳥足跡状に２列配列され、かつ外側の列のランド電極の外端は封止樹脂の外周面と一致する構造になっている。
【０００４】
【特許文献１】
特開２００１−７７１３６号公報（第５頁、図３〜図６）
【０００５】
【発明が解決しようとする課題】
樹脂封止型半導体装置においては、金属板を所定のリードパターンとしたリードフレームが使用されている。封止部の下面にタブの下面を露出させる構造の樹脂封止型半導体装置（以下単にタブ露出型とも呼称する）でも同様にリードフレームが使用されている。リードフレームは、一般に、１枚のリードフレームから複数の製品を製造することができる構造となっている。製品が形成される製品形成部内に半導体チップが固定されるタブが含まれている。
【０００６】
半導体装置の封止部（パッケージ）内に組み込む半導体チップ（半導体素子）も、半導体装置の多機能・高出力化の要請から、消費電力が暫時大きくなる傾向にある。このような高消費電力製品では、半導体素子で発生する熱をより迅速に封止部の外部に放散させる必要があり、熱抵抗低減から半導体チップを搭載するタブの厚さもより薄くなる傾向にある。
【０００７】
例えば、ＨＤＤ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ ）装置のドライブ用半導体装置の場合、外部電極端子数〔ピン数〕は６４となり、パッケージ構造は、四角形の封止部の４辺からそれぞれリードを突出させるＱＦＰ〔Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ〕型になっている。この半導体装置は、実装基板であるＰＷＢ（ｐｒｉｎｔｅｄ ｗｉｒｉｎｇ ｂｏａｒｄ）に半田で接続し、半導体チップで発生した熱をタブ，半田を介して実装基板に放熱するものである。この結果、放熱性を良好とするため、例えば、タブの厚さは０．２５〜０．１２５ｍｍ程度と薄いものが要求されている。
【０００８】
図２８は従来のタブ露出型の半導体装置７０の模式的断面図である。偏平四角形状の絶縁性樹脂からなる封止部７１の下面中央にはタブ７２の下面が露出している。このタブ７２の上面には接合材７３によって半導体チップ７４が固定されている。封止部７１の周面、即ち各辺の内外にはリード７５が延在している。リード７５はガルウィング型になっている。これらリード７５の内端と半導体チップ７４の電極（図示せず）は導電性のワイヤ７６で電気的に接続されている。このような構造によれば、半導体チップ７４で発生した熱をタブ７２を介して外部に放散することができる。
【０００９】
一方、地球環境悪化を抑制するために、半導体装置の実装に用いる接合材としては、鉛の含有量が少ない半田や、鉛を含まない半田（鉛フリー半田と呼称）が使用されている。この鉛フリー半田は、種々あるが、Ｓｎ−Ａｇ−ＣｕにＺｎやＢｉを添加した鉛フリー半田（融点２４０℃）が使用される。このような高融点半田の場合、半導体装置を半田を一時的に溶融（リフロー）して実装する場合、実装環境温度は２４０〜２６０℃と高くなる。
【００１０】
本発明者においては、高温高湿の雰囲気下で寿命試験を行ったところ、薄いタブは剛性が低いため、反り等の変形が起き、半導体チップからタブが剥離する現象が発生するおそれがあることが判明した。このようなタブの剥離、即ち半導体チップとタブとの間に隙間が発生すると、この部分に水分が溜まり、半導体装置を実装基板にリフローにて実装する際、水分が膨張して水蒸気爆発を起こし実装不良が発生してしまう。
【００１１】
本発明の目的は、放熱性が良好で実装の信頼性が高いタブ露出型半導体装置を提供することにある。
本発明の他の目的は、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置及びその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１３】
（１）本発明の半導体装置は、封止部と、封止部の下面に下面が露出する厚さ０．１２５ｍｍ程度のタブと、封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、タブの上面にＡｇペースト材からなる接着材を介して固定される半導体チップと、半導体チップの電極とリードの内端部分を接続する導電性のワイヤとを有し、タブには封止部の内側に向かって屈曲して突出する凸部が設けられ、かつタブの下面全域が実装用の半田付け接合面となり、タブの面積は半導体チップの面積よりも大きくなり、凸部として半導体チップを固定するチップ搭載凸部と、封止部内に食い込む食い込み凸部とを有し、半導体チップはチップ搭載凸部の上面に固定されている。食い込み凸部はタブの縁に櫛歯状に設けられている。
【００１４】
（２）本発明の電子装置は、実装基板と、この実装基板の上面に半田を介して実装される電子装置とからなっている。半導体装置は、封止部と、封止部の下面に下面が露出する厚さ０．１２５ｍｍ程度のタブと、封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、タブの上面にＡｇペースト材からなる接着材を介して固定される半導体チップと、半導体チップの電極とリードの内端部分を接続する導電性のワイヤとを有し、タブには封止部の内側に向かって突出する凸部が設けられ、かつタブの下面全域が実装用の半田付け接合面となり、タブの面積は半導体チップの面積よりも大きくなり、凸部として半導体チップを固定するチップ搭載凸部と、封止部内に食い込む食い込み凸部とを有し、半導体チップはチップ搭載凸部の上面に固定されている。食い込み凸部はタブの縁に櫛歯状に設けられている。半導体装置のタブ及び外部電極端子は実装基板に鉛フリー半田（例えば、Ｓｎ・Ａｇ・ＣｕにＺｎやＢｉを含む半田）を介して接合されている。
【００１５】
このような電子装置は以下の方法で製造される。即ち、実装基板に接合材を介して半導体装置を実装する電子装置の製造方法であって、
前記半導体装置は、封止部と、前記封止部の下面に下面が露出する厚さ０．１２５ｍｍ程度のタブと、前記封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、前記タブの上面に接着材（Ａｇペースト材）を介して固定される半導体チップと、前記半導体チップの電極と前記リードを接続する導電性のワイヤとを有し、前記タブには前記封止部の内側に突出する凸部（チップ搭載凸部及び食い込み凸部）が設けられ、前記タブの下面全域が実装用の半田付け接合面となることを特徴とし、
前記接合材による実装においては２４０℃以上の高温リフローによって、前記実装基板に前記タブ及び前記リードを鉛フリー半田を介して接合する。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
（実施形態１）
図１乃至図１２は本発明の一実施形態（実施形態１）である半導体装置の製造方法に係わる図である。図１乃至図６は本実施形態１の半導体装置１の構造に係わる図である。図２乃至図４は外観を示す図であり、図１，図５及び図６は内部構造を示す断面図や一部を切り欠いた図である。
【００１８】
本実施形態１の半導体装置１は、外観的には図２乃至図４に示すように、偏平四角形状の封止部２と、この封止部２の内外に亘って延在する複数のリード３とからなっている。リード３は、四角形の各辺から所定ピッチで突出する配列構成になっている。また、リード３はガルウィング型となり、半導体装置１が面実装できるようになっている。
【００１９】
また、図１及び図４に示すように、封止部２の下面には、タブ（チップ搭載部）４が露出する構造になっている。四角形状のタブ４はその各角部がタブ吊りリード５で支持され、かつこのタブ吊りリード５は、図５に示すように途中で一段高く折り曲げられている。タブ吊りリード５の外端は、タブ４の端に沿って切断されている。四角形状のタブ４の一つの隅は切り欠くように斜めに切断されるように傾斜している。この傾斜面は、半導体装置１の方向性を認識するためのものである。
【００２０】
タブ４の下面及びリード３の先端の実装部３ｂの下面は、略同一平面に位置している。これは、半導体装置１を実装基板に実装する際、リード３の実装部３ｂを接合材で実装基板の配線（接続のためのランド）に接合する際、実装基板に設けた熱放散パッドに接合材で接合するためである。従って、接合材による実装が確実に行えるならば、リード３の実装部３ｂの下面とタブ４の下面が必ずしも同一平面になくともよい。
【００２１】
タブ４の上面には接着材６によって半導体チップ７が固定されている。そして、図６に示すように、半導体チップ７の電極８と各リード３の内端部分は導電性のワイヤ９で電気的に接続されている。接着材６としてはＡｇペースト材が使用されている。
【００２２】
一方、これが本発明の特徴の一つであるが、タブ４は平坦な一枚板からなるものでなく、封止部２の内部に向かって突出する凸部１０を有している。この凸部１０は封止部２の中央に設けられ、半導体チップ７を搭載するチップ搭載凸部１０ａになっている。凸部１０は、プレス金型による成形によって屈曲させて形成してある。従って、タブ４の下面には凸部１０に対応しかつ凸部１０よりも僅かに小さい凹部１１が形成されることになる。例えば、凸部１０の突出高さは７０μｍ程度である。
【００２３】
本発明では、凸部には、チップ搭載凸部の他に封止部に食い込んでタブが封止部から剥離しないような役割を果たす食い込み凸部が設けられる。この食い込み凸部を用いる例については後述する。
【００２４】
タブ４は半導体チップ７よりも大きくなっている。これは半導体チップ７で発生した熱を速やかに外部に広く放熱するためであり、タブ４はヒートスプレッダ（放熱板）の役割を果たす。
【００２５】
本実施形態１では、チップ搭載凸部１０ａは半導体チップ７よりも小さく形成され、半導体チップ７よりも面積が小さい部分で接着材６を介して半導体チップ７がタブ４に接着されている。これにより、半導体チップ７の裏面の一部も封止部２を形成する樹脂に接着されることになり、半導体チップ７と樹脂との接着面積の増大が図れ、耐湿性の向上を図ることができる。
【００２６】
タブ４及びリード３は一枚の同じ厚さのリードフレームから形成される。リードフレームは、例えば、タブを介する熱放散を良好とするために、熱伝導性が良好な銅合金板等で形成される。また、タブの厚さ方向の熱抵抗を小さくするために、０．１２５ｍｍ程度と薄くなっている。半導体チップ７は、半導体基板に１乃至複数のトランジスタ等の能動素子を形成したものである。また、半導体基板は基準電位（グランド電位）となるように構成してもよい。この場合、導電性の接着材で半導体チップをタブに固定することによって、タブはグランド電位になる。
【００２７】
図７は本実施形態１の半導体装置１の実装構造、即ち電子装置３０の一部を示す模式的断面図である。電子装置３０は、実装基板３１と、この実装基板３１に実装された本実施形態１による半導体装置１等を実装した構造になっている。
【００２８】
実装基板３１の上面には所定の配線等が形成されているが、本実施形態１では半導体装置１のリード３の実装部３ｂに対応するランド３２と、タブ４に対応する熱放散パッド３３を模式的に示す。ランド３２及び熱放散パッド３３には、半導体装置１のリード３の実装部３ｂ及びタブ４が接合材３４によって電気的に接合されている。
【００２９】
複数のランド３２及び熱放散パッド３３は、実装基板３１の製造時に同時に形成され、同一の導体層をパターン化することによって形成される。また、ランド３２及び熱放散パッド３３の表面は図示しないメッキ膜が形成され、接合材３４の濡れ性が良好になるようになっている。
【００３０】
本実施形態１の電子装置の製造方法においては、即ち実装基板３１に半導体装置１を実装する際、接合材３４として鉛フリー半田を用いる。鉛フリー半田としては、例えば、融点が２４０℃程度となる、Ｓｎ−Ａｇ−ＣｕにＺｎやＢｉを添加した接合材が用いられる。また、実装の雰囲気としては、鉛フリー半田が酸化しない窒素雰囲気等で行われる。
【００３１】
このような方法によれば、タブ４の反り等の変形が起き難くなり、半導体チップ７からタブ４が剥離する現象の発生を防止することができる。即ち、Ａｇペースト材とタブ４との剥離が起き難くなる。
【００３２】
また、本発明者は、２４０℃程度の温度下において、平坦な一枚板からなるタブ４の反り変形についてタブ４の厚さを変えて調べてみたところ、タブ４の厚さが０．２５ｍｍ程度と薄くなると反り等の変形が発生することが分かった。しかし、本実施形態１のようにタブ４にチップ搭載凸部１０ａを設けることによってタブ４に反り等が発生せず、タブ４と接着材６（Ａｇペースト材）との間に隙間が発生しないことも検証している。
【００３３】
つぎに、図８乃至図１２を参照しながら本実施形態１の半導体装置１の製造について説明する。半導体装置１の製造には、図８に示すように、製品形成部が複数設けられた銅合金板からなる厚さ０．１２５ｍｍ程度のリードフレーム１５が用意される。
【００３４】
製品形成部は単一の半導体装置１を形成する部分であり、図８には、縦横二つ合計４個が示されている。製品形成部ｆはエッチングや精密プレスによって所定のリードパターンを形成することによって形成され、かつプレスによって凸部１０（チップ搭載凸部１０ａ）等が設けられている。製品形成部ｆは、四角形枠に沿って延在するダム１６と、前記四角形の中心に設けられるタブ４と、前記ダム１６の各角部から四角形の対角線方向に延在し前記タブ４をタブ４の角部で支持するタブ吊りリード５と、ダム１６の４辺の内外に亘って延在する複数のリード３とからなっている。また、タブ吊りリード５，ダム１６及びリード３の外端はそれぞれフレーム枠１７に支持されている。
【００３５】
リード３はダム１６の内外に亘って延在し、ダム１６は四角形枠に沿って延在しと説明したが、リード３とダム１６は交差し、ダム１６は厳密にはリード３とリード３との間の部分またはリード３とフレーム枠１７との部分であり、ダム１６の内側から外側に直線的にリード３が延在することになる。
【００３６】
図９及び図１１はダムより内側のリードパターン、即ち製品形成部ｆのインナーリード部分のパターンを示すものである。図１０は図９のＢ−Ｂ線に沿う断面図である。図１０には、タブ吊りリード５が途中で下方に一段折り曲げられてタブ４を支持している状態、及びタブ４の中央が上面側に一段突出されてチップ搭載凸部１０ａ（凸部１０）が設けられている状態を示す。プレスによる成形のためチップ搭載凸部１０ａの反対面には凹部１１が発生することになる。チップ搭載凸部１０ａの突出高さは、特に限定はされないが、７０μｍ程度であり、従って、凹部１１の窪み深さも７０μｍ程度である。リードフレーム１５は、図示しないが、チップ搭載部やリード３の実装部となる部分等に、必要に応じてメッキ膜が形成されている。
【００３７】
このようなリードフレーム１５を用意した後、図１１に示すように、タブ４のチップ搭載凸部１０ａ上（図１参照）に接合材としてＡｇペースト材を用いて半導体チップ７を固定（搭載）する。
【００３８】
つぎに、図１１に示すように、半導体チップ７の電極８とリード３の内端部分を導電性のワイヤ９で電気的に接続する。
【００３９】
つぎに、図１２に示すように、ダム１６の内側の封止領域に、例えば、トランスファモールディング装置によって絶縁性樹脂からなる封止部２を形成する。
【００４０】
つぎに、リード３とリード３の間のダム１６、及びリード３とフレーム枠１７との間のダム１６を切断除去するとともに、リード３をフレーム枠１７から切断して分離し、かつタブ吊りリード５を封止部２のつけ根で切断する。また、封止部２から突出するリード３を成形してリード３をガルウィング型とすることによって、図１乃至図３に示す半導体装置１を複数製造することができる。
【００４１】
図１３は本実施形態１の第１の変形例である半導体装置の実装状態（電子装置）の模式的断面図である。
【００４２】
第１の変形例である半導体装置１は、実施形態１の半導体装置１において、タブ４のチップ搭載凸部１０ａの大きさを半導体チップ７よりも大きくし、半導体チップ７の下面全域がチップ搭載凸部１０ａの上面に接着材６を介して固定できるようにした例である。
【００４３】
このような構成にすることによって、半導体チップ７とタブ４との接着面積が増大し、半導体チップ７からタブ４への熱の伝達量が増大する。従って、半導体装置１を電子装置３０に実装した場合、半導体チップ７で発生した熱は、接着材６，タブ４，タブ４の下面全域に設けられた接合材３４を通って実装基板３１の熱放散パッド３３に効率的にて伝達され、効率的な熱放散が可能になるため、電子装置３０の耐熱信頼性が向上する。
【００４４】
また、上記第１の変形例によれば、タブ４のチップ搭載凸部１０ａの大きさが上記半導体チップ７より大きいので、例えば、バーンイン試験時や半田実装時の熱履歴による応力によって、上記半導体チップ７にクラックが発生したり、上記半導体チップ７とチップ搭載凸部１０ａ間に剥離が生じたりすることを抑制することが可能である。つまり、上記タブ４のチップ搭載凸部１０ａをチップと同等あるいは、大きくすることによって、上記半導体チップ７の応力に対する変曲点を実質的に無くすことができるので、チップ近傍での応力集中を抑制し、信頼性の高い半導体装置を提供できる。
【００４５】
図１４は本実施形態１の第２の変形例である半導体装置の実装状態の模式的断面図である。第２の変形例である半導体装置１は、実施形態１の半導体装置１において、チップ搭載凸部１０ａを複数とした例である。例えば、図１４の場合はチップ搭載凸部１０ａを２列２行の状態で４個形成したものである。このように複数のチップ搭載凸部１０ａで１個の半導体チップ７を支持するようにしてもよい。チップ搭載凸部１０ａとチップ搭載凸部１０ａとの間には窪み１０ｃが発生する。なお、半導体チップ７の大きさに近似した大きさのチップ搭載凸部１０ａ（例えば、実施形態１の半導体装置）に、１乃至複数の窪み１０ｃを設ける構成でもよい。
【００４６】
図１５は本実施形態１の第３の変形例である半導体装置の実装状態の模式的断面図である。第３の変形例である半導体装置１は、実施形態１の半導体装置１において、タブ４の大きさを半導体チップ７に対してさらに大きくしたものであり、熱放散性能をさらに高める構成である。即ち、本例におけるタブ４は、タブ４の端が半導体チップ７の端とリード３の内端との中間位置ｓよりも外側に位置するように大きくなっている。
本実施形態１によれば以下の効果を有する。
【００４７】
（１）半導体チップ７を搭載するタブ４は、０．１２５ｍｍ程度と薄くなり、熱抵抗が小さくなり、熱放散性能が良好な半導体装置１になる。また、電子装置３０は実装基板３１と、この実装基板３１上に接合材３４（鉛フリー半田等）を介して接合された前記半導体装置１となるが、半導体装置１において、前述のようにタブ４は、０．１２５ｍｍ程度と薄くなり、熱抵抗が小さくなる結果、耐熱信頼性が良好な電子装置になる。
【００４８】
（２）上記（１）のようにタブ４は薄くなっているが、タブ４には選択的に屈曲して形成されるチップ搭載凸部１０ａ（凸部１０）が設けられていることから、平坦な一枚板からなるタブ構造に比較して曲げ剛性及び強度が大きく（高く）なる。この結果、半導体装置１を実装基板３１に接合材３４（鉛フリー半田）を使用して接合する際の熱に起因するタブ４の反り等の変形を防止でき、半導体チップ７をタブ４に接着する接着材の劣化や剥がれを抑止できることになり、実装の信頼性が高い半導体装置１を提供することができる。また、この半導体装置１を実装した電子装置３０は耐熱信頼性の高いものとなる。
【００４９】
（３）上記（２）により、タブ４の曲げ剛性及び強度が大きくなることから、２４０℃程度と半田付け温度が高い高温リフローでの半導体装置１の実装が可能になる。この結果、半田付け温度が２４０℃程度となる鉛フリー半田による実装も可能になり、信頼性の高い電子装置３０を提供することができる。
【００５０】
（４）タブ４は半導体チップ７よりも大きくなっていることから、半導体チップ７で発生した熱を速やかに外部に広く放熱することができる。
【００５１】
（５）チップ搭載凸部１０ａは半導体チップ７よりも小さく形成されていることから、封止部２を形成する樹脂が半導体チップ７の下面側にも接着されるため、半導体チップ７と樹脂との接着面積が増大し、耐湿性の向上を図ることができる。
【００５２】
（６）第１の変形例のように、タブ４のチップ搭載凸部１０ａの面積を半導体チップ７の面積よりも大きくし、かつ半導体チップ７の下面全域をチップ搭載凸部１０ａの上面に接着材６を介して固定することによって放熱面積の増大が図れる。この結果、放熱性能が良好な半導体装置１及び耐熱信頼性が高い電子装置３０を提供することができる。
【００５３】
（７）第２の変形例のように、タブ４の端が半導体チップ７の端とリード３の内端との中間位置ｓよりも外側に位置するように、さらにタブ４を大きくすることによって放熱面積の増大が図れる。この結果、放熱性能が良好な半導体装置１及び耐熱信頼性が高い電子装置３０を提供することができる。
【００５４】
（実施形態２）
図１６乃至図１８は本発明の他の実施形態（実施形態２）である半導体装置に係わる図である。図１６は半導体装置の実装状態を示す模式的断面図、図１７は半導体装置の製造において用いるリードフレームのインナーリードパターンを示す平面図、図１８は図１７のＣ−Ｃ線に沿う拡大断面図である。
【００５５】
本実施形態２の半導体装置１は、実施形態１の半導体装置１において、タブ４の断面形状が異なるだけである。即ち、本実施形態２の場合は、タブ４に設ける凸部１０はタブ４の周辺に沿って設けられている。この凸部１０は、タブ４の下面よりも下面が浮き上がる凸部１０であることから、封止部２の内部に食い込む食い込み凸部１０ｂになる。そして、タブ４の平坦面上に半導体チップ７を接着材６によって固定した構造になっている。食い込み凸部１０ｂは上下面が封止部２内に位置する。
【００５６】
このように、タブ４には封止部２内に食い込む食い込み凸部１０ｂを有することから、タブ４は封止部２から抜け難くなり、半導体チップ７のタブ４からの剥離を防止することができる。
【００５７】
図１７は半導体装置１の製造に用いるリードフレーム１５のインナーリードパターンを示す図であり、図１８は図１７のＣ−Ｃ線に沿う拡大断面図である。図１６及び図１８からも分かるように、タブ４の全周縁がプレス成形によって一段高く突出して食い込み凸部１０ｂが形成されている。
【００５８】
また、本実施形態２では、半導体チップ７の下面全域が接着材６によって平坦なタブ４の上面に固定され、放熱性能を向上させている。
【００５９】
本実施形態２においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
【００６０】
図１９は本実施形態２の変形例である半導体装置の実装状態の模式的断面図である。変形例である半導体装置１は、実施形態２の半導体装置１において、半導体チップ７の下面の周縁部分はタブ４に固定されず、その隙間には封止部２を形成する樹脂が入り込む構造となっている。この結果、半導体チップ７と樹脂との接着面積が増大し、半導体装置１の耐湿性を向上させることができる。
【００６１】
（実施形態３）
図２０乃至図２３は本発明の他の実施形態（実施形態３）である半導体装置に係わる図である。図２０は半導体装置の実装状態を示す模式的断面図、図２１は半導体装置の製造において用いるリードフレームのインナーリードパターンを示す平面図、図２２は図２１のＤ−Ｄ線に沿う拡大断面図、図２３は図２１のＥ−Ｅ線に沿う拡大断面図である。
【００６２】
本実施形態３の半導体装置１は、実施形態１の半導体装置１において、タブ４の周縁の食い込み凸部１０ｂを、図２１のインナーリードパターンの図で示すように櫛歯状に形成したものである。この櫛歯状の食い込み凸部１０ｂは、図２０に示すように、傾斜するように折り曲げられて形成されている。本実施形態３は、タブ４の中央側にチップ搭載凸部１０ａ（凸部１０）が設けられ、タブ４の周縁に食い込み凸部１０ｂ（凸部１０）が設けられる例である。
【００６３】
また、櫛歯状の一つ一つの食い込み凸部１０ｂは、つけ根部分よりも先端の幅が広くなる構造になり、食い込み凸部１０ｂが封止部２からさらに抜け難い構造になっている。この結果、タブ４の封止部２からの脱落が防止できる。この幅の違う構造は、食い込み凸部１０ｂを傾斜させたることによってさらに抜け抑止効果が増大する。即ち、実施形態２の場合のように、タブ４の平坦部分と、この平坦部分に平行に延在する食い込み凸部１０ｂとの関係に比較し、櫛歯状の一つ一つの食い込み凸部１０ｂが先端に向かうほど幅が広くなる構造では、抜け方向に対して幅広部分が引っ掛かるようになることから抜け防止に効果がある。
【００６４】
図２３は食い込み凸部１０ｂが設けられないタブ４部分の断面図であり、図２２はタブ吊りリード５の延在方向に沿う断面図である。図２２には食い込み凸部１０ｂが現れている。本実施形態３では、櫛歯状の一つ一つの食い込み凸部１０ｂが先端に向かうに従って徐々に幅が広くなる構造としたが、段付き構造やその組み合わせの構造でも同様の効果を得ることができる。
【００６５】
本実施形態３においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
【００６６】
（実施形態４）
図２４は本発明の他の実施形態（実施形態４）である半導体装置の実装状態の模式的断面図、即ち電子装置３０の一部を示す図である。
【００６７】
本実施形態４は実施形態１の半導体装置１において、リード３の実装部３ｂを封止部２の下面に露出させるノンリード型半導体装置構造としたものである。即ち、封止部（パッケージ）２の側方に意図的に外部電極端子を突出させることなく封止部２の下面である実装面側にリード３の実装部３ｂを露出させるものである。封止部２の下面にリード３の実装部３ｂの下面を露出させるために、封止部２は片面モールディングによって形成されるため、断面形状は実施形態１のものとはやや異なる。他の部分は実施形態１の半導体装置１と同じである。露出するリード（外部電極端子）の配置から、本実施形態４の半導体装置１はＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）構造である。本発明は、同様に封止部２の下面の両側に外部電極端子を配列するＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）にも適用できる。
【００６８】
本実施形態４においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
【００６９】
（実施形態５）
図２５は本発明の他の実施形態（実施形態５）である半導体装置の実装状態の模式的断面図である。本実施形態５の半導体装置１は、実施形態１の第１の変形例の構造に櫛歯状の食い込み凸部１０ｂを設けたリード３がガルウィング型になる構成である。即ち、本実施形態５の半導体装置１は、実施形態１の半導体装置１において、タブ４のチップ搭載凸部１０ａの大きさを半導体チップ７よりも大きくし、半導体チップ７の下面全域がチップ搭載凸部１０ａの上面に接着材６を介して固定できるようにした例であり、かつ実施形態３のようにタブ４の周縁に櫛歯状に食い込み凸部１０ｂを設けたものである。
【００７０】
本実施形態５においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
【００７１】
（実施形態６）
図２６は本発明の他の実施形態（実施形態６）である半導体装置の実装状態の模式的断面図である。本実施形態６の半導体装置１は、実施形態５の半導体装置１をノンリード型半導体装置にしたものである。
【００７２】
本実施形態６においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
【００７３】
（実施形態７）
図２７は本発明の他の実施形態（実施形態７）である半導体装置の実装状態の模式的断面図である。本実施形態７の半導体装置１は実施形態２の半導体装置１（図１６）において、平坦な一枚板からなるタブ４の周縁に、櫛歯状の食い込み凸部１０ｂを設けた例である。櫛歯状の一つ一つの食い込み凸部１０ｂは、実施形態３の半導体装置１（図２０）と同様に傾斜した構造になり、かつ一つ一つの食い込み凸部１０ｂは先端に向かって徐々に幅が広い構造になっている。
【００７４】
本実施形態７においても、実施形態１の場合と同様に放熱性が良好で実装の信頼性が高いタブ露出型半導体装置の提供、放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の提供が可能になる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７６】
（１）放熱性が良好で実装の信頼性が高いタブ露出型半導体装置を提供することができる。
【００７７】
（２）放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置を提供することができる。
【００７８】
（３）放熱性の良好なタブ露出型半導体装置を実装した実装の信頼性が高い電子装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導体装置の模式的断面図である。
【図２】本実施形態１の半導体装置の平面図である。
【図３】本実施形態１の半導体装置の側面図である。
【図４】本実施形態１の半導体装置の底面図である。
【図５】図２のＡ−Ａ線に沿う模式的断面図である。
【図６】本実施形態１の半導体装置において封止部の一部を取り除いた状態を示す模式的平面図である。
【図７】本実施形態１の半導体装置の実装状態を示す模式的断面図である。
【図８】本実施形態１の半導体装置の製造方法で使用するリードフレームの平面図である。
【図９】前記リードフレームの製品形成部のインナーリードパターンを示す平面図である。
【図１０】図９のＢ−Ｂ線に沿う拡大断面図である。
【図１１】前記リードフレームに半導体チップを固定し、ワイヤボンディングが終了したインナーリードを含む一部の模式的平面図である。
【図１２】本実施形態１の半導体装置の製造方法において、封止部を形成した状態を示す製品形成部分の平面図である。
【図１３】本実施形態１の第１の変形例である半導体装置の実装状態の模式的断面図である。
【図１４】本実施形態１の第２の変形例である半導体装置の実装状態の模式的断面図である。
【図１５】本実施形態１の第３の変形例である半導体装置の実装状態の模式的断面図である。
【図１６】本発明の他の実施形態（実施形態２）である半導体装置の実装状態の模式的断面図である。
【図１７】本実施形態２の半導体装置の製造において用いるリードフレームのインナーリードパターンを示す平面図である。
【図１８】図１７のＣ−Ｃ線に沿う拡大断面図である。
【図１９】本実施形態２の変形例である半導体装置の実装状態の模式的断面図である。
【図２０】本発明の他の実施形態（実施形態３）である半導体装置の実装状態の模式的断面図である。
【図２１】本実施形態３の半導体装置の製造において用いるリードフレームのインナーリードパターンを示す平面図である。
【図２２】図２１のＤ−Ｄ線に沿う拡大断面図である。
【図２３】図２１のＥ−Ｅ線に沿う拡大断面図である。
【図２４】本発明の他の実施形態（実施形態４）である半導体装置の実装状態の模式的断面図である。
【図２５】本発明の他の実施形態（実施形態５）である半導体装置の実装状態の模式的断面図である。
【図２６】本発明の他の実施形態（実施形態６）である半導体装置の実装状態の模式的断面図である。
【図２７】本発明の他の実施形態（実施形態７）である半導体装置の実装状態の模式的断面図である。
【図２８】従来の半導体装置の断面図である。
【符号の説明】
１…半導体装置、２…封止部（パッケージ）、３…リード、３ｂ…実装部、４…タブ（チップ搭載部）、５…タブ吊りリード、６…接着材、７…半導体チップ、８…電極、９…ワイヤ、１０…凸部、１０ａ…チップ搭載凸部、１０ｂ…食い込み凸部、１０ｃ…窪み、１１…凹部、１５…リードフレーム、１６…ダム、１７…フレーム枠、３０…電子装置、３１…実装基板、３２…ランド、３３…熱放散パッド、３４…接合材、７０…半導体装置、７１…封止部、７２…タブ、７３…接合材、７４…半導体チップ、７５…リード、７６…ワイヤ。

Claims (33)

  1. 封止部と、
    前記封止部の下面に下面が露出するタブと、
    前記封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、
    前記タブの上面に接着材を介して固定される半導体チップと、
    前記半導体チップの電極と前記リードを接続する導電性のワイヤとを有し、
    前記タブには前記封止部の内側に突出する凸部が設けられ、
    前記タブの下面全域が実装用の半田付け接合面となることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記タブの面積は前記半導体チップの面積よりも大きいことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、前記タブの端は前記半導体チップの端と前記リードの内端との中間位置よりも外側に位置していることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、前記凸部はチップ搭載凸部であり、前記半導体チップは前記チップ搭載凸部の上面に固定されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、前記チップ搭載凸部が前記半導体チップの端よりも内側に位置していることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、前記凸部はチップ搭載凸部であり、前記凸部は前記半導体チップよりも大きく、前記半導体チップは前記凸部内に固定されていることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、前記凸部はチップ搭載凸部であり、前記チップ搭載凸部は複数形成され、前記半導体チップは複数の前記チップ搭載凸部上に固定されていることを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、前記凸部は前記封止部内に食い込む食い込み凸部であることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、前記食い込み凸部から外れた凹部上に前記半導体チップが固定されていることを特徴とする半導体装置。
  10. 請求項８に記載の半導体装置において、前記食い込み凸部は前記タブの縁に曲げて櫛歯状に形成されていることを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置において、前記凸部として前記半導体チップを固定するチップ搭載凸部と、前記封止部内に食い込む食い込み凸部とを有することを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、前記チップ搭載凸部は複数設けられ、前記半導体チップは前記複数のチップ搭載凸部上に固定されていることを特徴とする半導体装置。
  13. 請求項１１に記載の半導体装置において、前記食い込み凸部は前記タブの端に曲げて櫛歯状に形成されていることを特徴とする半導体装置。
  14. 請求項１に記載の半導体装置において、前記半導体チップは下面の一部で前記タブに固定されていることを特徴とする半導体装置。
  15. 請求項１に記載の半導体装置において、前記凸部は多角形パターン，円形パターン，断続的な配列パターン、十文字パターン、放射状の配列パターン、同心円的な配列パターン、複数の平行線的な配列パターンまたは前記各パターンの組み合わせのうちのいずれかの形状になっていることを特徴とする半導体装置。
  16. 請求項１に記載の半導体装置において、前記凸部はプレスによって屈曲させて形成されてなるものであることを特徴とする半導体装置。
  17. 請求項１に記載の半導体装置において、前記タブの厚さは０．２５ｍｍ以下であることを特徴とする半導体装置。
  18. 請求項１に記載の半導体装置において、前記半導体チップを前記タブに接着する前記接着材はＡｇペースト材であることを特徴とする半導体装置。
  19. 実装基板と、前記実装基板の上面に接合材を介して実装される半導体装置とからなる電子装置であって、
    前記半導体装置は、
    封止部と、
    前記封止部の下面に下面が露出するタブと、
    前記封止部の内外に亘って延在する複数のリードと、
    前記タブの上面に接着材を介して固定される半導体チップと、
    前記半導体チップの電極と前記リードを接続する導電性のワイヤとを有し、
    前記タブには前記封止部の内側に突出する凸部が設けられる構造となり、
    前記タブの下面全域が半田によって前記実装基板に実装されていることを特徴とする電子装置。
  20. 請求項１９に記載の電子装置において、前記タブの面積は前記半導体チップの面積よりも大きいことを特徴とする電子装置。
  21. 請求項１９に記載の電子装置において、前記凸部はチップ搭載凸部であり、前記半導体チップは前記チップ搭載凸部の上面に固定され、前記チップ搭載凸部が前記半導体チップの端よりも内側に位置していることを特徴とする電子装置。
  22. 請求項１９に記載の電子装置において、前記凸部はチップ搭載凸部であり、前記凸部は前記半導体チップよりも大きく、前記半導体チップは前記凸部内に固定されていることを特徴とする電子装置。
  23. 請求項１９に記載の電子装置において、前記凸部は前記封止部内に食い込む食い込み凸部であり、前記食い込み凸部から外れた凹部上に前記半導体チップが固定され、前記食い込み凸部は前記タブの縁に曲げて櫛歯状に形成されていることを特徴とする電子装置。
  24. 請求項１９に記載の電子装置において、前記凸部として前記半導体チップを固定するチップ搭載凸部と、前記封止部内に食い込む食い込み凸部とを有し、前記半導体チップは前記チップ搭載凸部に固定され、前記食い込み凸部は前記タブの端に曲げて櫛歯状に形成されていることを特徴とする電子装置。
  25. 請求項１９に記載の半導体装置において、前記実装基板に前記半導体装置を実装する前記接合材は鉛フリーの接合材であることを特徴とする電子装置。
  26. 請求項２５に記載の半導体装置において、前記接合材は融点が２４０℃以上のＳｎ−Ａｇ−ＣｕにＺｎやＢｉを添加した接合材であることを特徴とする電子装置。
  27. 請求項１９に記載の半導体装置において、前記タブの厚さは０．２５ｍｍ以下、前記半導体チップを前記タブに接着する前記接着材はＡｇペースト材であり、前記接合材は鉛フリー半田であることを特徴とする電子装置。
  28. 実装基板に接合材を介して半導体装置を実装する電子装置の製造方法であって、
    前記半導体装置は、封止部と、前記封止部の下面に下面が露出するタブと、前記封止部の内外に亘って延在し外端が外部電極端子となる複数のリードと、前記タブの上面に接着材を介して固定される半導体チップと、前記半導体チップの電極と前記リードを接続する導電性のワイヤとを有し、前記タブには前記封止部の内側に突出する凸部が設けられ、前記タブの下面全域が実装用の半田付け接合面となることを特徴とし、
    前記接合材による実装においては２４０℃以上の高温リフローによって、前記実装基板に前記タブ及び前記リードを前記接合材を介して接合する電子装置の製造方法。
  29. 前記接合材は鉛フリー半田であることを特徴とする請求項２８に記載の電子装置の製造方法。
  30. 請求項２８に記載の半導体装置において、前記凸部として前記半導体チップを固定するチップ搭載凸部と、前記封止部内に食い込む食い込み凸部とを有することを特徴とする電子装置の製造方法。
  31. 請求項３０に記載の半導体装置において、前記食い込み凸部は前記タブの縁に曲げて櫛歯状に形成されていることを特徴とする電子装置の製造方法。
  32. 請求項２８に記載の半導体装置において、前記タブの厚さは０．２５ｍｍ以下であることを特徴とする電子装置の製造方法。
  33. 請求項２８に記載の半導体装置において、前記半導体チップを前記タブに接着する前記接着材はＡｇペースト材であることを特徴とする電子装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007054972A (ja) * 2005-08-22 2007-03-08 Apic Yamada Corp 樹脂モールド金型
JP2007194379A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd リードフレームおよび半導体装置および半導体装置の製造方法
JP2008270661A (ja) * 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2013251489A (ja) * 2012-06-04 2013-12-12 Denso Corp モールドパッケージの製造方法
US8912640B2 (en) 2011-07-04 2014-12-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007054972A (ja) * 2005-08-22 2007-03-08 Apic Yamada Corp 樹脂モールド金型
JP2007194379A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd リードフレームおよび半導体装置および半導体装置の製造方法
JP2008270661A (ja) * 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
US8912640B2 (en) 2011-07-04 2014-12-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9252088B2 (en) 2011-07-04 2016-02-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2013251489A (ja) * 2012-06-04 2013-12-12 Denso Corp モールドパッケージの製造方法

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