JP5122835B2 - 半導体装置、リードフレームおよび半導体装置の製造方法 - Google Patents

半導体装置、リードフレームおよび半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、リードフレームおよび半導体装置の製造方法に関する。
電子機器の小型化に伴い、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置の需要が高まっている。
ＱＦＮが適用された半導体装置は、たとえば、ＭＡＰ（Molded Array Packaging）方式により作製される。ＭＡＰ方式では、リードフレーム上で複数の半導体チップが封止樹脂により一括して封止された後、１つの半導体チップを備える半導体装置の個体に切り分けられる。
リードフレームは、たとえば、銅からなる。このリードフレームは、格子状の支持部を備えている。支持部に取り囲まれる各矩形状領域内には、矩形状のダイパッドと、複数のリードとが形成されている。リードは、ダイパッドの周囲に配置されている。各リードは、基端部が支持部に接続され、遊端部がダイパッドに向けて延びる長尺形状に形成されている。
各ダイパッド上に半導体チップがダイボンディングされた後、各半導体チップに形成されている端子とその周囲のリードの上面とがボンディングワイヤを介して接続（ワイヤボンディング）される。すべての半導体チップのワイヤボンディングが完了すると、リードフレームが成形金型にセットされ、そのリードフレーム上のすべての半導体チップが一括して樹脂により封止される。その後、支持部上に設定されたダイシングラインに沿って、ダイシングソーがリードフレームの下面側から入れられ、支持部および支持部上の封止樹脂が除去される。これにより、各リードが支持部から切り離されて、半導体装置の個体が得られる。
この半導体装置では、各リードの下面が封止樹脂の下面に露出しており、各リードの下面を実装基板（配線基板）上のランドに接合させることにより、実装基板への半導体装置の実装が達成される。ＱＦＮが適用された半導体装置では、封止樹脂の側面からのリードの延伸がないので、ＱＦＰ（Quad Flat Package）が適用された半導体装置と比較して、実装面積を大幅に低減することができる。
特開２００１−２５７３０４号公報
ところが、ダイシングソーにより各リードが支持部から切り離される際に、リードの材料である銅がつられて延び、リードの端部に下方に延びるばりを生じることがある。このようなばりが生じていると、ばりが実装基板上のランドに当接して、そのばりの部分で半導体装置が実装基板から浮き上がるため、半導体装置が実装基板に対して傾斜した状態で実装されてしまう。このような実装状態は、周囲の温度変化による実装基板の反りの原因となり、この反りによるリードとランドとの接続不良などの実装不良を生じるおそれがある。
そこで、本発明の目的は、ばりに起因する実装不良の発生を防止することができる、半導体装置およびリードフレーム、ならびにそのリードフレームを用いた半導体装置の製造方法を提供することである。
前記の目的を達成するための請求項１記載の発明は、半導体チップと、前記半導体チップの周囲に配置されて、前記半導体チップの側面と交差する方向に延び、少なくとも前記半導体チップから遠い側の端部が実装基板に接合されるリードとを含み、前記リードには、前記実装基板に対する接合面および前記半導体チップから遠い側の端面で開放される溝が、長手方向と直交かつ厚さ方向と直交であり、前記端面に沿う幅方向の全幅にわたって形成されており、前記溝には、半田からなる埋設体が埋設されている、半導体装置である。
請求項２記載の発明は、前記埋設体は、半田が延びて形成されるばりを有している、請求項１記載の半導体装置である。
リードには、実装基板に対する接合面および半導体チップから遠い側の端面（外端面）で開放される溝が形成されている。この溝には、半田からなる埋設体が埋設されている。そのため、リードフレームからリードが切り離される際に、切断刃（たとえば、ダイシングソー）は、リードの外端面および埋設体の端面に接触する。溝がリードの幅方向の全幅にわたって形成されているので、埋設体の材料である半田が切断刃につられて延びることによるばりを生じても、リードの材料が切断刃につられて延びることによるばりは生じない。半田からなるばりが存在していても、そのばりは半導体装置の実装基板への実装時のリフローにより溶融するので、半導体装置が実装基板に対して傾斜した状態で実装されるおそれはない。よって、半導体装置は、ばりに起因する実装不良の発生を生じない。また、埋設体が半田からなるので、リードと実装基板との接合剤として用いられる半田を埋設体の端面に濡れ上がらせることができ、いわゆる半田フィレットをリードの端面に形成することができる。そのため、リードと配線基板との接合（半田付け）状態を容易に外観検査することができる。
請求項３記載の発明は、半導体チップが一方側の面に搭載されるダイパッドと、前記ダイパッドの周囲に配置されて、前記ダイパッドとの対向方向に延びるリードと、前記リードの前記ダイパッドから遠い側の端部が接続された支持部とを含み、前記リードには、前記ダイパッドから遠い側の端部における前記一方側と反対側の面に、溝が、当該リードの長手方向と直交かつ厚さ方向と直交する幅方向の全幅にわたって形成されており、前記溝は、半田で埋め尽くされている、リードフレームである。
このリードフレームを用いて、請求項４記載の製造方法により、ばりに起因する実装不良の発生を防止することができる半導体装置を製造することができる。
請求項４記載の製造方法は、請求項３記載のリードフレームを用いて、半導体装置を製造する方法であって、前記ダイパッド上に半導体チップをダイボンディングし、前記半導体チップと前記リードとをボンディングワイヤで電気的に接続するボンディング工程と、前記ボンディング工程後、前記溝に埋められている前記半田が封止樹脂から露出するように、前記半導体チップを前記リードフレームとともに前記封止樹脂により封止する封止工程と、ダイシングソーを用いた切断により、前記支持部および前記支持部上の前記封止樹脂を除去するダイシング工程とを含む。
リードフレームの半導体チップが配置される一方側と反対側の面には、リードのダイパッドから遠い側の端部に、溝が形成されている。この溝は、半田で埋め尽くされている。そのため、支持部および支持部上の封止樹脂を除去するダイシング工程において、ダイシングソーの側面は、リード、溝に埋められた半田および封止樹脂に接触する。溝がリードの幅方向の全幅にわたって形成されているので、溝に埋められた半田がダイシングソーの側面につられて延びることによるばりを生じても、リードの材料が切断刃につられて延びることによるばりは生じない。半田からなるばりが存在していても、そのばりは半導体装置の実装基板への実装時のリフローにより溶融するので、半導体装置が実装基板に対して傾斜した状態で実装されるおそれはない。よって、前記の製造方法によれば、ばりに起因する実装不良の発生を防止することができる半導体装置を製造することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。
半導体装置１は、ＱＦＮが適用された半導体装置である。この半導体装置１は、半導体チップ２と、この半導体チップ２を支持するダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する封止樹脂５とを備えている。
半導体チップ２は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面には、複数個のパッド（図示せず）が、配線層の一部を表面保護膜から露出させることにより形成されている。各パッドは、金細線からなるボンディングワイヤ６を介して、リード４と電気的に接続されている。
ダイパッド３およびリード４は、後述するように、金属薄板から形成される。
ダイパッド３は、平面視矩形状の本体部７と、本体部７の周囲を取り囲む平面視矩形枠状の抜け止め部８とを一体的に備えている。
本体部７は、その下面７Ａが封止樹脂５の下面５Ａから露出している。この封止樹脂５の下面５Ａから露出する本体部７の下面７Ａには、たとえば、半田めっき層（図示せず）が形成されている。
抜け止め部８は、本体部７よりも薄く形成されている。抜け止め部８の上面は、本体部７の上面と面一をなしている。半導体チップ２とともにリード４を樹脂封止した状態では、抜け止め部８の下方に封止樹脂５が回り込むので、ダイパッド３の封止樹脂５からの抜け防止が図られる。
リード４は、ダイパッド３の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド３の各側面に対向するリード４は、その対向する側面と平行な方向に等間隔に配置されている。
各リード４は、ダイパッド３の側面と直交する方向（ダイパッド３との対向方向）に長尺な平面視矩形状に形成されている。そして、各リード４は、本体部９と、ダイパッド３側の端部に下面側から潰し加工を施すことによって形成された抜け止め部１０とを一体的に備えている。
本体部９は、その下面９Ａが封止樹脂５の下面５Ａから露出し、長手方向の端面９Ｂが封止樹脂５の側面５Ｂから露出している。封止樹脂５の下面５Ａから露出する本体部９の下面９Ａには、半田めっき層（図示せず）が形成されており、この下面９Ａは、実装基板（配線基板）上のランドに半田接合される外部端子として機能する。一方、本体部９の上面は、封止樹脂５内に封止されている。この本体部９の上面は、インナーリードとしての役割を担い、ボンディングワイヤ６が接続されている。
本体部９の抜け止め部１０側と反対側の端部には、下面９Ａおよび端面９Ｂで開放される溝１１が、リード４の長手方向と直交かつ厚さ方向と直交する幅方向（端面５Ｂに沿う方向）の全幅にわたって形成されている。
溝１１には、半田からなる埋設体１２が埋設されている。この埋設体１２は、本体部９の下面９Ａと面一をなす下面１２Ａおよび本体部９の端面９Ｂと面一をなす端面１２Ｂを有している。また、埋設体１２は、下面１２Ａの端面１２Ｂ側の端部に、埋設体１２の材料である半田が下方に延びることにより形成されるばり１３を有している。
抜け止め部１０は、本体部９よりも薄く形成されている。抜け止め部１０の上面は、本体部９の上面と面一をなしている。半導体チップ２とともにリード４を樹脂封止した状態では、抜け止め部１０の下方に封止樹脂５が回り込むから、リード４の封止樹脂５からの抜け防止が図られる。
図２は、半導体装置１の製造に用いられるリードフレームの一部を示す底面図である。
半導体装置１は、後述するように、リードフレーム２１を用いたＭＡＰ方式により製造される。
リードフレーム２１は、金属（たとえば、銅、４２アロイなど）の薄板を加工することにより形成される。このリードフレーム２１は、格子状の支持部２２と、支持部２２に取り囲まれる各矩形領域内に配置されるダイパッド３と、ダイパッド３の周囲に配置される複数のリード４とを一体的に備えている。
各リード４は、ダイパッド３側と反対側の端部が支持部２２に接続されている。互いに隣り合うダイパッド３の間において、一方のダイパッド３の周囲に配置される各リード４と他方のダイパッド３の周囲に配置される各リード４とは、リード４の長手方向に支持部２２を挟んで対向し、一直線状に延びている。そして、支持部２２を挟んで対向する各リード４の溝１１は、支持部２２に溝１１と同じ深さおよび幅で形成される溝２３により連通している。すなわち、支持部２２を挟んで対向する各リード４の端部間には、溝１１および溝２３がリード４の長手方向に延びる１本の溝として形成されている。なお、図２では、理解しやすいように、溝１１および溝２３にクロスハッチングを付している。
図３Ａ〜３Ｅは、半導体装置１の製造工程を順に示す図解的な断面図である。
半導体装置１の製造工程では、図３Ａに示すように、リードフレーム２１が用意される。
なお、図３Ａ〜３Ｅにおいて、リードフレーム２１は、その切断面のみが示されている。
まず、図３Ｂに示すように、リードフレーム２１の溝１１および溝２３に、半田３１が埋められる。半田３１は、たとえば、めっきにより形成することができる。また、半田３１は、ペースト印刷およびリフローにより形成することもできる。さらに、半田３１は、ボール状半田を溝１１および溝２３に配置した後にリフローを行うことにより形成することもできる。
次に、図３Ｃに示すように、リードフレーム２１のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）からなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。つづいて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード４の上面に接続（ワイヤボンディング）される。
すべての半導体チップ２のワイヤボンディングが完了すると、図３Ｄに示すように、リードフレーム２１が成形金型にセットされ、リードフレーム２１上のすべての半導体チップ２がリードフレーム２１とともに封止樹脂３２により一括して封止される。そして、封止樹脂３２から露出するリードフレーム２１の下面（ダイパッド３の本体部７の下面７Ａ、リード４の本体部９の下面９Ａ）に半田めっき層（図示せず）が形成される。
その後、図３Ｅに示すように、リードフレーム２１の支持部２２上に設定されたダイシングラインに沿って、ダイシングソー３３が支持部２２の下面側から入れられ、支持部２２、支持部２２上の封止樹脂３２、ならびに支持部２２の両側の所定幅の領域に存在するリード４の一部および封止樹脂３２が除去される。すなわち、図２に示す二点鎖線で挟まれた帯状領域に存在するリードフレーム２１および封止樹脂３２が除去される。これにより、各リード４が支持部２２から切り離されて、溝１１に埋設された半田３１が埋設体１２となり、切り分けられた封止樹脂３２が封止樹脂５となって、図１に示す構造の半導体装置１の個体が得られる。
このダイシングソー３３による切断時（ダイシング時）に、ダイシングソー３３の側面は、リード４、半田３１（埋設体１２）および封止樹脂３２（封止樹脂５）に接触する。そのため、溝１１に埋められた半田３１がダイシングソー３３の側面につられて延びることにより、図１に示すように、埋設体１２の下面１２Ａの端面１２Ｂ側の端部に、ばり１３を生じることがある。しかし、溝１１がリード４の幅方向の全幅にわたって形成されているので、リード４の材料が切断刃につられて延びることによるばりは生じない。半田からなるばり１３が存在していても、そのばり１３は半導体装置１の実装基板への実装時のリフローにより溶融するので、半導体装置１が実装基板に対して傾斜した状態で実装されるおそれはない。よって、この半導体装置１は、ばり１３に起因する実装不良の発生を生じない。
また、埋設体１２が半田からなるので、リード４と実装基板との接合剤として用いられる半田を埋設体１２の端面１２Ｂに濡れ上がらせることができ、いわゆる半田フィレットをリード４の端面に形成することができる。そのため、リード４と配線基板との接合（半田付け）状態を容易に外観検査することができる。
なお、この実施形態では、リードフレーム２１において、支持部２２を挟んで対向する各リード４の溝１１は、支持部２２に溝１１と同じ深さおよび幅で形成される溝２３により連通している。しかしながら、リードフレーム２１において、各リード４に形成される溝１１が支持部２２の両側の所定幅の領域（図２に示す二点鎖線で挟まれた帯状領域）に達していれば、支持部２２に溝２３が形成されなくてもよい。すなわち、ダイシングソー３３の側面が溝１１に埋め込まれた半田３１と接触する長さに溝１１が形成されていれば、支持部２２に溝２３が形成されなくてもよい。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することが可能である。たとえば、ＱＦＮが適用された半導体装置を取り上げたが、本発明は、ＳＯＮ（Small Outlined Non-leaded Package）など、他の種類のノンリードパッケージが適用された半導体装置に適用することもできる。
また、リードの端面と封止樹脂の側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが封止樹脂の側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置に本発明を適用することもできる。
さらに、ノンリードパッケージに限らず、封止樹脂からリードが突出することによるアウターリードを有するパッケージが適用された半導体装置に本発明を適用することもできる。
さらにまた、半導体装置は、ＭＡＰ方式に限らず、個々の半導体チップを別個に封止する個別封止法により製造されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本発明の一実施形態に係る半導体装置の図解的な断面図である。 半導体装置の製造に用いられるリードフレームの一部を示す底面図である。 半導体装置の製造工程（リードフレームを用意する工程）を示す図解的な断面図である。 図３Ａの次の工程（半田を埋設する工程）を示す図解的な平面図である。 図３Ｂの次の工程（ボンディング工程）を示す図解的な断面図である。 図３Ｃの次の工程（封止工程）を示す図解的な断面図である。 図３Ｄの次の工程（ダイシング工程）を示す図解的な断面図である。
符号の説明
１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
６ ボンディングワイヤ
９Ａ 下面（接合面）
９Ｂ 端面
１１ 溝
１２ 埋設体
２１ リードフレーム
２２ 支持部
２３ 溝
３１ 半田
３２ 樹脂
３３ ダイシングソー

Claims (4)

  1. 半導体チップと、
    前記半導体チップの周囲に配置されて、前記半導体チップの側面と交差する方向に延び、少なくとも前記半導体チップから遠い側の端部が実装基板に接合されるリードとを含み、
    前記リードには、前記実装基板に対する接合面および前記半導体チップから遠い側の端面で開放される溝が、長手方向と直交かつ厚さ方向と直交であり、前記端面に沿う幅方向の全幅にわたって形成されており、
    前記溝には、半田からなる埋設体が埋設されている、半導体装置。
  2. 前記埋設体は、半田が延びて形成されるばりを有している、請求項１記載の半導体装置。
  3. 半導体チップが一方側の面に搭載されるダイパッドと、
    前記ダイパッドの周囲に配置されて、前記ダイパッドとの対向方向に延びるリードと、
    前記リードの前記ダイパッドから遠い側の端部が接続された支持部とを含み、
    前記リードには、前記ダイパッドから遠い側の端部における前記一方側と反対側の面に、溝が、当該リードの長手方向と直交かつ厚さ方向と直交する幅方向の全幅にわたって形成されており、
    前記溝は、半田で埋め尽くされている、リードフレーム。
  4. 請求項３記載のリードフレームを用いて、半導体装置を製造する方法であって、
    前記ダイパッド上に半導体チップをダイボンディングし、前記半導体チップと前記リードとをボンディングワイヤで電気的に接続するボンディング工程と、
    前記ボンディング工程後、前記溝に埋められている前記半田が封止樹脂から露出するように、前記半導体チップを前記リードフレームとともに前記封止樹脂により封止する封止工程と、
    ダイシングソーを用いた切断により、前記支持部および前記支持部上の前記封止樹脂を
    除去するダイシング工程とを含む、半導体装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106067511A (zh) * 2010-03-30 2016-11-02 大日本印刷株式会社 带树脂引线框、半导体装置及其制造方法
JP2012023281A (ja) * 2010-07-16 2012-02-02 Nitto Denko Corp 発光装置の製法
JP2012028694A (ja) * 2010-07-27 2012-02-09 Panasonic Corp 半導体装置
US8513787B2 (en) * 2011-08-16 2013-08-20 Advanced Analogic Technologies, Incorporated Multi-die semiconductor package with one or more embedded die pads
US8841758B2 (en) * 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture
DE102013202551A1 (de) 2013-02-18 2014-08-21 Heraeus Materials Technologies GmbH & Co. KG Verfahren zur Herstellung eines Substrats mit einer Kavität
US20140377915A1 (en) * 2013-06-20 2014-12-25 Infineon Technologies Ag Pre-mold for a magnet semiconductor assembly group and method of producing the same
JP6244147B2 (ja) * 2013-09-18 2017-12-06 エスアイアイ・セミコンダクタ株式会社 半導体装置の製造方法
US9578744B2 (en) 2014-12-22 2017-02-21 Stmicroelectronics, Inc. Leadframe package with pre-applied filler material
US10008472B2 (en) 2015-06-29 2018-06-26 Stmicroelectronics, Inc. Method for making semiconductor device with sidewall recess and related devices
JP6505540B2 (ja) * 2015-07-27 2019-04-24 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US20170271244A1 (en) * 2016-03-21 2017-09-21 Texas Instruments Incorporated Lead frame with solder sidewalls
JP6603169B2 (ja) * 2016-04-22 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6864440B2 (ja) * 2016-06-15 2021-04-28 ローム株式会社 半導体装置
US20190252256A1 (en) * 2018-02-14 2019-08-15 Nxp B.V. Non-leaded device singulation
US10810932B2 (en) * 2018-10-02 2020-10-20 Sct Ltd. Molded LED display module and method of making thererof
US11545418B2 (en) * 2018-10-24 2023-01-03 Texas Instruments Incorporated Thermal capacity control for relative temperature-based thermal shutdown
JP7243016B2 (ja) * 2019-01-30 2023-03-22 日清紡マイクロデバイス株式会社 半導体装置およびその製造方法
JP7183964B2 (ja) * 2019-06-11 2022-12-06 株式会社デンソー 半導体装置
WO2020261969A1 (ja) * 2019-06-24 2020-12-30 株式会社村田製作所 電子モジュール
CN112768413B (zh) * 2019-10-21 2022-08-16 珠海格力电器股份有限公司 一种封装基板及半导体芯片封装结构
CN111180412B (zh) * 2020-01-03 2021-05-04 长电科技（宿迁）有限公司 一种侧边开槽的引线框架及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294715A (ja) 1999-04-09 2000-10-20 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2000297415A (ja) * 1999-04-14 2000-10-24 Nippon Haatobiru Kogyo Kk 点字タイル、並びに点字タイル及びその原板の製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001257304A (ja) 2000-03-10 2001-09-21 Matsushita Electric Ind Co Ltd 半導体装置およびその実装方法
JP3628971B2 (ja) * 2001-02-15 2005-03-16 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7405468B2 (en) * 2003-04-11 2008-07-29 Dai Nippon Printing Co., Ltd. Plastic package and method of fabricating the same
CN100490140C (zh) * 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
JP4860939B2 (ja) * 2005-04-08 2012-01-25 ローム株式会社 半導体装置
JP4890804B2 (ja) * 2005-07-19 2012-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array

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