CN117238856A - 薄型化半导体封装件及其封装方法 - Google Patents
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Abstract
一种薄型化半导体封装件及其封装方法，该薄型化半导体封装件包含一半导体晶粒、一封胶体、两接脚块、一第一导电桥接层、一第二导电桥接层与两绝缘保护层，该封胶体包覆该半导体晶粒的侧面，该封胶体具有两端，各端具有第一结合部，该两接脚块分别设置在该封胶体的该两端，各接脚块具有结合于该第一结合部的第二结合部，该第一导电桥接层连接其中的一接脚块与该半导体晶粒的顶电极，该第二导电桥接层连接另一接脚块与该半导体晶粒的底电极，该两绝缘保护层分别覆盖该第一导电桥接层与该第二导电桥接层。
Description
技术领域
本发明涉及一种半导体封装件及其封装方法，特别是指薄型化半导体封装件及其封装方法。
背景技术
习知半导体封装件的封装方法包含：
请参考图13，准备一导线架50，该导线架50包含多个第一接脚51与多个第二接脚52，其中一个第一接脚51对向间隔于一个第二接脚52，以印刷方式(Printing)在该多个第一接脚51的顶面与该多个第二接脚52的顶面分别设有锡膏层53。
请参考图14，将多个半导体晶粒54分别设置在该多个第一接脚51的锡膏层53，其中，该多个半导体晶粒54是以其底电极(图中未示)设置在该多个第一接脚51的锡膏层53，该多个半导体晶粒54的顶电极540表面朝上。举例来说，该多个半导体晶粒54可为二极管晶粒，其顶电极540与底电极分别为不同极性的电极。
请参考图15，通过打线接合(wire bonding)方式，将一导线55连接于每一半导体晶粒54的顶电极540与对应的第二接脚52的锡膏层53。
请参考图16，进行封胶步骤(Molding)，通过灌模方式，于各该半导体晶粒54、各该第一接脚51与各该第二接脚52设置一封胶体56，该封胶体56包覆该半导体晶粒54、该第一接脚51、该第二接脚52与该导线55，且该半导体晶粒54与该导线55是被该封胶体56完全包覆。其中，该导线架50上还包含有胶渣571、毛边572与对应于模具流道(runner)的骨架573。然后，移除该骨架573、除胶渣571及去毛边572，形成图17所示的态样。
请参考图18，在该导线架50以电镀方式形成导电层58，也就是说，该导线架50外露于该多个封胶体56的部分(包含该多个第一接脚51与该多个第二接脚52)被该导电层58覆盖。
然后，切割该导线架50以分离该多个封胶体56，完成如图19所示习知半导体封装件60。请参考图20，为该习知半导体封装件60设置在一电路板70的结构，习知半导体封装件60的导电层58分别连接该电路板70的相异的两接点71。
然而，习知半导体封装件60中的封胶体56需具有一定厚度与体积，方能完全包覆及保护该半导体晶粒54与该导线55，当习知半导体封装件60于电路中实际操作时，该半导体晶粒54产生的热能无法通过该封胶体56有效散热，造成习知半导体封装件60的整体散热效果有限。另一方面，习知半导体封装件60的封装方法在封胶步骤中采用灌模方式，如图16所示的导线架50上自然会存在骨架573、胶渣571及毛边572，导致后续必须移除该骨架573、除胶渣571及去毛边572，其工序繁杂，不易简化。
发明内容
有鉴于此，本发明的主要目的是提供一种薄型化半导体封装件及其封装方法，以期克服先前技术所述习知半导体封装件的散热效果有限的缺点，以及习知半导体封装件的封装方法工序繁杂、不易简化的缺点。
本发明薄型化半导体封装件包含：
一半导体晶粒，具有一顶电极与一底电极；
一封胶体，包覆该半导体晶粒的侧面并外露该顶电极与该底电极，该封胶体具有两端，其中各端具有至少一第一结合部；
两接脚块，分别设置在该封胶体的该两端，其中，各该接脚块具有至少一第二结合部，该至少一第二结合部结合于该至少一第一结合部；
一第一导电桥接层，连接该半导体晶粒的顶电极与其中的一该接脚块；
一第二导电桥接层，连接该半导体晶粒的底电极与另一该接脚块；以及
两绝缘保护层，分别覆盖该第一导电桥接层与该第二导电桥接层。
本发明薄型化半导体封装件的封装方法包含：
一黏晶步骤，将多个半导体晶粒间隔设置在一导线架中，该导线架与该多个半导体晶粒之间具有一间隔空间，该导线架于该间隔空间中沿着一水平方向包含两侧壁，各该侧壁具有至少一第一结合部；
一封胶步骤，设置一封胶层，该封胶层覆盖该导线架与该多个半导体晶粒，并填入于该间隔空间以及形成结合于该至少一第一结合部的至少一第二结合部；
一研磨步骤，磨除该封胶层的表面，直到外露该导线架与该多个半导体晶粒，该封胶层填入于该间隔空间的部分形成一封胶体；
一线路布置步骤，对各该半导体晶粒设置一第一导电桥接层与一第二导电桥接层，该第一导电桥接层连接各该半导体晶粒的一顶电极与该导线架，该第二导电桥接层连接各该半导体晶粒的一底电极与该导线架；
一遮罩步骤，将两绝缘保护层分别覆盖该第一导电桥接层与该第二导电桥接层；以及
一单粒化步骤，根据该多个半导体晶粒的位置切割该导线架，形成多个半导体封装件，其中，该导线架被切割下的部位形成各该半导体封装件的两接脚块。
有别于习知半导体封装件及封装方法，本发明的半导体晶粒的结构并非通过导线连接导线架的接脚，也非如习知半导体封装件需成形较厚与体积较大的封胶体，本发明是通过层状的该第一导电桥接层与该第二导电桥接层将该半导体晶粒分别连接该两接脚块，另由层状的该两绝缘保护层分别覆盖该第一导电桥接层与该第二导电桥接层即可，故本发明半导体封装件整体的厚度与体积比习知半导体封装件的厚度与体积更薄且更小。当本发明半导体封装件于电路中实际操作时，和习知半导体封装件相比，本发明中该半导体晶粒产生的热能可更快地传导至该绝缘保护层的表面，有效提升散热效果。
再者，本发明封装方法仅由一道该研磨步骤去除该封胶层的不必要的部分，且于该遮罩步骤将两绝缘保护层分别覆盖该第一导电桥接层与该第二导电桥接层，并非如习知封装方法在封胶步骤中采用灌模方式，故本发明自然不会生成骨架、胶渣及毛边，不需如习知封装方法中移除骨架、除胶渣及去毛边的步骤，故本发明能有效简化工序，相对的也降低封装成本。
附图说明
图1：本发明半导体封装件的实施例设置在电路板的示意图。
图2：本发明封装方法的黏晶步骤示意图。
图3：图2的局部放大示意图。
图4：本发明封装方法的封胶步骤示意图。
图5：本发明封装方法的研磨步骤示意图。
图6：本发明封装方法的线路布置步骤示意图。
图7：本发明封装方法的遮罩步骤示意图。
图8：本发明封装方法的单粒化步骤示意图。
图9：本发明半导体封装件的实施例的立体外观示意图。
图10：本发明半导体封装件的另一实施例的立体外观示意图。
图11：图10的剖面示意图。
图12：图10的另一剖面示意图。
图13：习知封装方法于导线架印刷锡膏层的示意图。
图14：习知封装方法将半导体晶粒设置在锡膏层的示意图。
图15：习知封装方法通过打线接合方式设置导线的示意图。
图16：习知封装方法进行封胶步骤的示意图。
图17：习知封装方法移除封胶步骤所产生骨架、胶渣及毛边的示意图。
图18：习知封装方法在导线架形成导电层的示意图。
图19：习知半导体封装件的立体外观示意图。
图20：习知半导体封装件设置在电路板的示意图。
具体实施方式
请参考图1所示本发明半导体封装件10设置在一电路板20的状态，和图19、图20所示习知半导体封装件60相比，本发明半导体封装件10的厚度与体积比习知半导体封装件60更薄且更小，又本发明半导体封装件10有如电阻器、电感器或电容器的被动元件的外观，比习知半导体封装件60更易于实施表面黏着技术(Surface-Mount Technology,SMT)。
以下配合图式说明本发明半导体封装件10的封装方法与结构，该封装方法包含一黏晶步骤(Die bonding)、一封胶步骤(Molding)、一研磨步骤(Grinding)、一线路布置步骤(Trace)、一遮罩步骤(Solder Mask)与一单粒化步骤(Singulation)，或进一步包含一表面处理步骤。
1、黏晶步骤(Die bonding)
请参考图2与图3，将多个半导体晶粒11间隔设置在一导线架12中，其中，该导线架12为具有导电性的框架，该半导体晶粒11是指从晶圆(wafer)切割下来、并具有特定功能的半导体元件，举例而言，该导线架12可为铜架，该半导体晶粒11可为二极管晶粒，其具有互为相反极性的一顶电极110与一底电极111，举例而言，该顶电极110可为阳极，该底电极111可为阴极，惟该半导体晶粒11不以二极管晶粒为限。
本发明的实施例中，该多个半导体晶粒11与该导线架12设置在一胶膜30的表面，该胶膜30的表面为平面，本发明是以该半导体晶粒11的底电极111设置在该胶膜30的表面为例。该多个半导体晶粒11与该导线架12可具有相同或不同厚度，该导线架12与该多个半导体晶粒11之间具有一间隔空间40，该胶膜30外露于该间隔空间40，相邻半导体晶粒11之间的区域可作为切割道。
对于每一个半导体晶粒11而言，该导线架12于该间隔空间40中沿着一水平方向(即X轴向)包含两侧壁120，该两侧壁120分别面对该半导体晶粒11的相对两侧面。该导线架12的各该侧壁120形成有至少一第一结合部121，本发明的各该侧壁120是以具有两个第一结合部121为例，且该第一结合部121可为锥状的一凹槽(鸠尾槽)，该凹槽的宽度朝该半导体晶粒11的方向渐缩，且该凹槽连通该间隔空间40。需说明的是，该凹槽亦可为其他形式，例如方槽、倒钩状的凹槽...等。
2、封胶步骤(Molding)
请参考图4，设置一封胶层13，该封胶层13覆盖图2所示的该导线架12与该多个半导体晶粒11，并填入于图3所示的该间隔空间40，另一方面，因为该多个第一结合部121为连通该间隔空间40的凹槽，故该封胶层13亦填入该多个第一结合部121。该封胶层13的可为介电材料制成的构件。
3、研磨步骤(Grinding)
可通过研磨机对该封胶层13的表面进行研磨，即磨除该封胶层13相对于该胶膜30的顶面，致使该封胶层13的厚度逐渐变薄，请参考图5，直到外露该导线架12与该多个半导体晶粒11的顶电极110，该封胶层13填入于该间隔空间40与该多个第一结合部121(凹槽)的部分形成一封胶体130，故经研磨后，该导线架12的顶面、该封胶体130的顶面与该半导体晶粒11的顶电极110表面可彼此齐平。
4、线路布置步骤(Trace)
请参考图6，对各该半导体晶粒11设置一第一导电桥接层141，该第一导电桥接层141连接该半导体晶粒11的顶电极110与该导线架12，其中，该第一导电桥接层141分布于该半导体晶粒11的顶电极110表面、该封胶体130的顶面与该导线架12的顶面，因此，该半导体晶粒11的顶电极110可通过该第一导电桥接层141电性连接该导线架12。
另一方面，本发明还包含对每一个半导体晶粒11设置一第二导电桥接层(图中未示，容后说明)，其中是先撕除图2所示的该胶膜30以外露该导线架12的底面、该多个半导体晶粒11的底电极111与该封胶体130的底面，可理解的是，其以Y轴为轴心翻转180度的外观即对应于图5所示的外观，该导线架12的底面、该封胶体130的底面与该半导体晶粒11的底电极111表面可彼此齐平。然后再设置该第二导电桥接层，由该第二导电桥接层连接各该半导体晶粒11的底电极111与该导线架12，可理解的是，其以Y轴为轴心翻转180度的外观即对应于图6所示的外观。因此，该半导体晶粒11的底电极111可通过该第二导电桥接层电性连接该导线架12。对于每一个半导体晶粒11而言，该导线架12连接该第一导电桥接层141的部位的位置沿着水平方向(X轴向)而相对于该导线架12连接该第二导电桥接层的部位的位置。
本发明的实施例中，可通过图案电镀手段(pattern plating)、蚀刻铜手段(tenting)或网板印刷手段(printing)形成该第一导电桥接层141与该第二导电桥接层。
5、遮罩步骤(Solder Mask)
请参考图7，将两绝缘保护层15分别覆盖该第一导电桥接层141与该第二导电桥接层，本发明的实施例中，该两绝缘保护层15可为油墨层，其以印刷方式设置并覆盖于该半导体晶粒11的顶电极110以及该第一导电桥接层141重叠于该封胶体130的部分，该第一导电桥接层141与该第二导电桥接层重叠于该导线架12的部分则分别外露于该两绝缘保护层15。
6、单粒化步骤(Singulation)
根据该多个半导体晶粒11的位置切割该导线架12，其中，可通过镭射或刀片切割该导线架12，以形成如图8与图9所示多个半导体封装件10的个体，其中，图8仅示意绘制部分数个半导体封装件10，图7所示该导线架12被切割下的部位即为图8与图9所示的两接脚块16。
此外，本发明封装方法还可进一步包含一表面处理步骤，该表面处理步骤可采用有机保护焊(Organic Solderability Preservative,OSP)、无电电镀、无电镀锡(Electroless Sn)、无电镀镍浸金(Electroless Nickel Immersion Gold,ENIG)、溅镀、喷锡及热风整平(Hot Air Solder Leveling,HASL)等手段，但不以此为限。该表面处理步骤是于每一个半导体封装件10设置如图10所示的两外导电层17，该两外导电层17分别覆盖及电性连接图9所示的该两接脚块16。其中，在该遮罩步骤中，该第一导电桥接层141与该第二导电桥接层重叠于该导线架12的部分外露于该两绝缘保护层15，故该两外导电层17亦分别覆盖及电性连接该第一导电桥接层141与该第二导电桥接层。该两外导电层17用于防止被其包覆或覆盖的接脚块16、该第一导电桥接层141与该第二导电桥接层氧化，确保良好的焊接效果与电性导通特性。
归纳以上而言，请参考图9至图11，本发明薄型化半导体封装件10包含一半导体晶粒11、一封胶体130、两接脚块16、一第一导电桥接层141、一第二导电桥接层142与两绝缘保护层15，或进一步包含两外导电层17，其中，为便于说明，该两接脚块16分别定义为一第一接脚块161与一第二接脚块162，该两绝缘保护层15分别定义为一第一绝缘保护层151与一第二绝缘保护层152，该两外导电层17分别定义为一第一外导电层171与一第二外导电层172。
该半导体晶粒11具有一顶电极110与一底电极111。
请配合参考图12，该封胶体130包覆该半导体晶粒11的侧面，该半导体晶粒11的顶电极110与底电极111外露于该封胶体130，该封胶体130沿着一水平方向(即X轴向)具有位置相对的两端，该半导体晶粒11位于该封胶体130的该两端之间，该第一接脚块161与该第二接脚块162分别设置在该封胶体130的该两端，该第一接脚块161与该第二接脚块162的尺寸可彼此相异，例如该第一接脚块161的尺寸大于该第二接脚块162的尺寸，借此分辨该第一接脚块161与该第二接脚块162所对应的电性特性，例如正极、负极、阳极、阴极...等。
如图12所示，以该第一接脚块161为例，该第二接脚块162可类推，该第一接脚块161具有至少一第一结合部121，该封胶体130连接该第一接脚块161的一侧具有至少一第二结合部131，该第二结合部131即为该封胶步骤中该封胶层13填入该多个第一结合部121(凹槽)的部分，也就是说，该第二结合部131即为设置在该第一结合部121(凹槽)内的凸部，使该第二结合部131和该第一结合部121彼此结合。借此，可确保该封胶体130、该第一接脚块161与该第二接脚块162之间的结合稳定度。
该第一导电桥接层141连接该半导体晶粒11的顶电极110与该第一接脚块161，其中，请配合参考图9与图11，该第一导电桥接层141分布于该半导体晶粒11的顶电极110、该封胶体130的顶面与该第一接脚块161的顶面，使该半导体晶粒11的顶电极110与该第一接脚块161构成电性连接。
该第二导电桥接层142连接该半导体晶粒11的底电极111与该第二接脚块162，其中，请配合参考图11，该第二导电桥接层142分布于该半导体晶粒11的底电极111、该封胶体130的底面与该第二接脚块162的底面，使该半导体晶粒11的底电极111与该第二接脚块162构成电性连接。
该第一绝缘保护层151覆盖该第一导电桥接层141，其中，该第一绝缘保护层151覆盖该第一导电桥接层141重叠于该封胶体130与该半导体晶粒11的顶电极110的部分，请配合参考图9与图11，该第一绝缘保护层151亦可覆盖该封胶体130的顶面。
该第二绝缘保护层152覆盖该第二导电桥接层142，其中，该第二绝缘保护层152覆盖该第二导电桥接层142重叠于该封胶体130与该半导体晶粒11的底电极111的部分，请配合参考图11，该第二绝缘保护层152亦可覆盖该封胶体130的底面。
该第一外导电层171包覆及电性连接该第一接脚块161，其中，该第一外导电层171覆盖该第一接脚块161外露于该第一绝缘保护层151、该第二绝缘保护层152与该第一导电桥接层141的表面。另请参考图11，该第一外导电层171亦覆盖该第一导电桥接层141重叠于该第一接脚块161的部分。
该第二外导电层172包覆及电性连接该第二接脚块162，其中，该第二外导电层172覆盖该第二接脚块162外露于该第一绝缘保护层151、该第二绝缘保护层152与该第二导电桥接层142的表面。另请参考图11，该第二外导电层172亦覆盖该第二导电桥接层142重叠于该第二接脚块162的部分。
该第一外导电层171与该第二外导电层172的尺寸可彼此相异，例如该第一外导电层171的尺寸大于该第二外导电层172的尺寸，借此分辨该第一外导电层171与该第二外导电层172所对应的电性特性，例如正极、负极、阳极、阴极...等。
综上所述，本发明包含如下功效：
1、和图19所示习知半导体封装件60相比，本发明半导体封装件10对于该半导体晶粒11与该两接脚块16的连接手段并非通过习知的打线接合(wire bonding)，而是通过较为扁平、层状的该第一导电桥接层141与该第二导电桥接层142，故本发明为薄型化的半导体封装件10，其厚度与体积都比图19所示习知半导体封装件60的厚度与体积更薄及更小。
2、本发明中该封胶体130的厚度与体积皆薄于且小于图19所示习知半导体封装件60的封胶体56的厚度与体积，将图1与习知技术的图20相比，图1所示该电路板20仅需提供较小的焊接面积即可设置本发明半导体封装件10，故能相对缩减该电路板20的整体尺寸；另当本发明半导体封装件10于电路中实际操作时，该半导体晶粒11产生的热能也可更快地传导至该绝缘保护层15的表面，相对提升散热效果。
3、借由该两外导电层17的设置，其为金属材质而能加强散热效果，且当该半导体封装件10焊接于该电路板20上时，可提升该两外导电层17的表面可爬锡能力，确保焊接稳定度。另一方面，因为该两外导电层17的表面可爬锡能力已获提升，故能相对地减少焊接时焊锡的用量，除了降低焊接成本，也能防止过多焊锡所导致焊接部位应力过大而变形。
4、如图1与图10所示，本发明半导体封装件10有如电阻器、电感器或电容器的被动元件的外观，易于实施表面黏着技术(Surface-Mount Technology,SMT)，通过如图9所示相异尺寸的该第一接脚块161与该第二接脚块162，或通过如图10所示相异尺寸的该第一外导电层171与该第二外导电层172，确保该半导体封装件10可正确、直观地连接该电路板20的相异大小或相异极性的接点21，不需要另外在半导体封装件10标示正极、负极、阳极、阴极...等电性符号。
5、图9所示的该第一接脚块161与该第二接脚块162是外露的，同理，图10所示的该第一外导电层171与该第二外导电层172是外露的，借此构造，本发明半导体封装件10能以X轴为轴心翻转至任一侧面而设置于该电路板20，也就是说，该半导体封装件10可以其顶面、底面或侧面设置于该电路板20上，都可电性连接该电路板20的接点21；另一方面，本发明半导体封装件10亦可直接取代图19所示习知半导体封装件60，并而能直接应用于图20所示习知电路板70，不需重新设计或变动电路板的布局(Layout)。
6、本发明仅由一道该研磨步骤去除该封胶层13不必要的部分，相较于习知封装方法需通过多道工序才能移除骨架、除胶渣及去毛边，故本发明封装方法亦有简化封装程序、提升封装效率与降低封装成本的效果。
以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种薄型化半导体封装件，其特征在于，包含：
一半导体晶粒，具有一顶电极与一底电极；
一封胶体，包覆该半导体晶粒的侧面并外露该顶电极与该底电极，该封胶体具有两端，其中各端具有至少一第一结合部；
两接脚块，分别设置在该封胶体的该两端，其中，各该接脚块具有至少一第二结合部，该至少一第二结合部结合于该至少一第一结合部；
一第一导电桥接层，连接该半导体晶粒的顶电极与其中的一该接脚块；
一第二导电桥接层，连接该半导体晶粒的底电极与另一该接脚块；以及
两绝缘保护层，分别覆盖该第一导电桥接层与该第二导电桥接层。
2.如权利要求1所述的薄型化半导体封装件，其特征在于，该至少一第一结合部为凹槽，该至少一第二结合部为设置在该至少一第一结合部内的凸部。
3.如权利要求2所述的薄型化半导体封装件，其特征在于，所述凹槽和所述凸部的宽度朝该半导体晶粒的方向渐缩。
4.如权利要求1所述的薄型化半导体封装件，其特征在于，该两接脚块的尺寸彼此相异。
5.如权利要求1至4中任一项所述的薄型化半导体封装件，其特征在于，该两接脚块分别定义为一第一接脚块与一第二接脚块，该两绝缘保护层分别定义为一第一绝缘保护层与一第二绝缘保护层；
该第一导电桥接层分布于该半导体晶粒的顶电极、该封胶体的顶面与该第一接脚块的顶面；
该第二导电桥接层分布于该半导体晶粒的底电极、该封胶体的底面与该第二接脚块的底面；
该第一绝缘保护层覆盖该第一导电桥接层重叠于该封胶体与该半导体晶粒的顶电极的部分；
该第二绝缘保护层覆盖该第二导电桥接层重叠于该封胶体与该半导体晶粒的底电极的部分。
6.如权利要求1至4中任一项所述的薄型化半导体封装件，其特征在于，进一步包含两外导电层，该两外导电层分别包覆及电性连接该两接脚块，该两外导电层的尺寸彼此相异。
7.如权利要求5所述的薄型化半导体封装件，其特征在于，进一步包含一第一外导电层与一第二外导电层；
该第一外导电层覆盖该第一接脚块外露于该第一绝缘保护层、该第二绝缘保护层与该第一导电桥接层的表面，以及覆盖该第一导电桥接层重叠于该第一接脚块的部分；
该第二外导电层覆盖该第二接脚块外露于该第一绝缘保护层、该第二绝缘保护层与该第二导电桥接层的表面，以及覆盖该第二导电桥接层重叠于该第二接脚块的部分；
该第一外导电层与该第二外导电层的尺寸彼此相异。
8.一种薄型化半导体封装件的封装方法，其特征在于，包含：
一黏晶步骤，将多个半导体晶粒间隔设置在一导线架中，该导线架与该多个半导体晶粒之间具有一间隔空间，该导线架于该间隔空间中沿着一水平方向包含两侧壁，各该侧壁具有至少一第一结合部；
一封胶步骤，设置一封胶层，该封胶层覆盖该导线架与该多个半导体晶粒，并填入于该间隔空间以及形成结合于该至少一第一结合部的至少一第二结合部；
一研磨步骤，磨除该封胶层的表面，直到外露该导线架与该多个半导体晶粒，该封胶层填入于该间隔空间的部分形成一封胶体；
一线路布置步骤，对各该半导体晶粒设置一第一导电桥接层与一第二导电桥接层，该第一导电桥接层连接各该半导体晶粒的一顶电极与该导线架，该第二导电桥接层连接各该半导体晶粒的一底电极与该导线架；
一遮罩步骤，将两绝缘保护层分别覆盖该第一导电桥接层与该第二导电桥接层；以及
一单粒化步骤，根据该多个半导体晶粒的位置切割该导线架，形成多个半导体封装件，其中，该导线架被切割下的部位形成各该半导体封装件的两接脚块。
9.如权利要求8所述的薄型化半导体封装件的封装方法，其特征在于，进一步包含一表面处理步骤，于各该半导体封装件设置两外导电层，该两外导电层分别覆盖及电性连接该两接脚块。
10.如权利要求8或9所述的薄型化半导体封装件的封装方法，其特征在于，该至少一第一结合部为凹槽，该至少一第二结合部为设置在该至少一第一结合部内的凸部。
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| CN202210636124.3A CN117238856A (zh) | 2022-06-07 | 2022-06-07 | 薄型化半导体封装件及其封装方法 |
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2022
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