JPH11260959A - 半導体パッケージ - Google Patents

Abstract

(57)【要約】 【課題】 基板との接続信頼性が高く、親基板側の導通
パターンニング処理を簡素化でき、基板面積や、基板層
数も減少でき、コストダウン可能な半導体パッケージ用
配線基板を提供する。 【解決手段】 配線基板２０と、該配線基板の表面に接
続封入される電子部品と、前記配線基板の裏面に電子部
品の電極を外部に接続するための複数の突起電極を有す
る半導体パッケージにおいて、前記複数の突起電極とは
別形態で電子部品の電極を外部に接続するための第２の
複数の電極２１を設けたことを特徴とする半導体パッケ
ージ用配線基板。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ボール・グリッド・ア
レイタイプの半導体パッケージに関するものである。

【０００２】

【従来の技術】近年、集積回路の大規模化に伴い、集積
回路のパッケージの端子数も増加してきている。しかし
ながら、リード線を外部に引き出すタイプのパッケージ
では、パッケージの実装面積を大きくしない限り、リー
ド線の数を多くするのに限度があった。そこで、端子数
を増加させて、しかも小さな面積で実装できるパッケー
ジとして、一般に、接続端子をマトリックス状に配置し
たボール・グリッド・アレイ（以下「ＢＧＡ」と略称す
る）と称する半導体パッケージが開発された。

【０００３】従来の代表的なＢＧＡ半導体パッケージは
図５に示すように、プリント基板２上にＩＣチップ等の
電子部品１を搭載し、プリント基板２の配線パターン７
と電子部品１の電極部８とをワイヤーボンディング３で
接続している。また、この配線パターン７は、プリント
基板２の裏面側にマトリックス状に形成された複数の電
極ランドのうち該当する電極ランド６に接続され、さら
にこの電極ランド６に、半田ボールを溶融させ、突出し
た半田ボールの電極部５を形成している。

【０００４】電子部品１の上面部を、トランスファーモ
ールド４により被覆することにより、電子部品１は気密
封止された構造となっている。このようなＢＧＡ半導体
パッケージの実装は、マザーボードと呼ばれる親基板に
乗せ、突起した電極部５を溶融させることにより、親基
板との導通接続が行われる。

【０００５】近年では、さらに半導体パッケージの小型
化や突起電極の多ピン化が進められ、ＢＧＡ基板として
もプリント基板だけでなく、セラミック基板やテープ基
板等についても使用されるに至っている。

【０００６】

【発明が解決しようとする課題】しかしながら、ＢＧＡ
半導体パッケージの小型化、突起電極の多ピン化に伴
い、親基板側の導通パターン処理が複雑化して、そのパ
ターン処理面積が増大し、ＢＧＡ半導体パッケージを実
装する親基板を４層から６層以上の多層基板としなけれ
ばならず、結果的にコストアップの要因となっている。

【０００７】また、突起電極の多ピン化に伴い、親基板
と完全に導通しないピンが発生してくるなど、接続信頼
性が低下するという問題が発生する。

【０００８】さらに、また親基板に実装したＢＧＡ半導
体パッケージから親基板以外の基板へ接続しようとする
と以下のような問題が発生する。

【０００９】従来のＢＧＡ半導体パッケージを用いて親
基板以外の基板へ接続する場合の実装状態を図６を用い
て説明する。図６中、１０は従来のＢＧＡ半導体パッケ
ージで、マザーボードと呼ばれる親基板１１上に図５で
示した半田ボール部を介して半田接続されて実装され
る。

【００１０】さらに、ＢＧＡ半導体パッケージ１０内の
ＩＣチップからの信号を製品の構成上別基板１４に接続
したい場合、まず多層化された親基板１１内の導通パタ
ーンを介し、親基板１１上に実装されたフレキコネクタ
１２へ導く。同様に別基板１４上にもフレキコネクタ１
５を実装し、親基板上のフレキコネクタ１２と、別基板
１４上のフレキコネクタ１５とを接続するフレキシブル
基板１３をそれぞれのコネクタ１２および１５に差し込
み、導通接続する。

【００１１】図６に示したように、従来のＢＧＡ半導体
パッケージからの信号を親基板以外の基板へ接続するた
めには、ＢＧＡ半導体パッケージの突起電極と親基板と
の接続部から親基板内の導通パターンを介して、例えば
親基板上に配設されたコネクタ等へ結線し、そのコネク
タから外部基板へと接続する構成を採用しなければなら
ず、その結果、親基板内の導通パターン密度が増大し、
さらにコネクタ等を配置するため、部品実装面積が増大
してしまう。

【００１２】本発明が解決しようとする課題は、親基板
との接続信頼性が高く、親基板側の導通パターンニング
処理を簡素化でき、基板面積や、基板層数も減少でき、
コストダウン可能な半導体パッケージを提供することで
ある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体パッケージは、配線基板と、該配線
基板の表面に接続封入される電子部品と、前記配線基板
の裏面に電子部品の電極を外部に接続するための複数の
突起電極を有する半導体パッケージにおいて、前記複数
の突起電極とは別形態で電子部品の電極を外部に接続す
るための第２の複数の電極を配線基板に設けたことを特
徴とするものである。

【００１４】複数の突起電極とは別に電子部品の電極を
外部に接続するための第２の複数の電極を設けることに
より、半導体パッケージの突起電極数を減少することが
可能となり、親基板との接続信頼性も向上する。

【００１５】さらに、親基板側の導通パターンニング処
理の簡素化ができるとともに、基板面積や基板層数も減
らすことができ、コストダウンにもつながる。

【００１６】

【発明の実施の形態】（第１実施形態）図１は、本発明
の第１の実施形態に係る半導体パッケージおよびその実
装図である。

【００１７】図１（ａ）は、本発明の半導体パッケージ
の一実施形態を示し、ＩＣチップの接続や封入および突
起電極等の構成は、図５に示す従来のＢＧＡ半導体パッ
ケージと同様であるため説明は省略する。

【００１８】２０は、本発明とするところの半導体パッ
ケージ用配線基板で、配線基板の側面部には２１ａ〜２
１ｎからなる複数の第２の電極部２１が設けられてい
る。この複数の電極の製造方法は、基板にスルーホール
をあけた後、メッキ処理により導通部を作成し、その後
基板外形をスルーホール中心部より切断することによ
り、半円柱の電極を作るという公知の方法を採用すれば
よい。この複数の第２の電極２１ａ〜２１ｎにはＩＣチ
ップ等の電子部品の電極が半導体パッケージ用配線基板
基板２０内で結線処理されている。

【００１９】図１（ｂ）は、上記複数の第２の電極から
なる電極部２１と接続するフレキシブル基板２２を示す
図で、複数の第２の電極２１ａ〜２１ｎと相対するよう
に、フレキシブル基板２２の端部に２３ａ〜２３ｎから
なる複数の電極部２３が形成されている。同様にフレキ
シブル基板の他の端部にも電極部２３と同様な電極部２
５が形成され、電極２３ａ〜２３ｎと２５ａ〜２５ｎが
順にそれぞれパターンニング接続されている。また、電
極部２３，２５のそれぞれの接続方法は、電極部２３
は、配線基板２０上に設けられた第２の電極部２１と半
田接続され、電極部２５は、後述するフレキコネクタへ
差し込み、接続されることとなる。

【００２０】図１（ｃ）は、第１の実施形態に係る半導
体パッケージ用配線基板を用いた半導体パッケージの実
装状態を説明する図であり、図６に示す従来例と対比し
た形態となっている。

【００２１】図中、半導体基板２０の第２の電極部２１
とフレキシブル基板２２の電極部２３とは上述したよう
に半田接続され、また、半導体基板２０の裏面に設けら
れた半田ボールから成る突起電極と親基板２４とも半田
接続されて実装される。

【００２２】さらに別基板１４上にはあらかじめ実装さ
れたフレキコネクタ１５があり、半導体基板２０に半田
接続されているフレキシブル基板２２上の電極部２５を
このフレキコネクタ１５に差し込み、導通接続が行われ
る。

【００２３】従って、ＢＧＡ半導体パッケージ内のＩＣ
チップ等の電子部品からの信号を別基板１４に導通させ
る場合であっても、親基板２４内を介さずに別基板１４
へ導通することが可能であり、以下の実施形態において
も同様である。

【００２４】また、複数の第２の電極を配線基板の側面
に設けたため、配線基板裏面の突起電極の数を減らすこ
とができ、多ピン化に伴う接続信頼性の低下を防ぐこと
ができる。

【００２５】（第２実施形態）図２は、本発明の第２の
実施形態に係る半導体パッケージおよびその実装図であ
る。

【００２６】図２（ａ）は、本発明の第２の実施形態に
係る半導体パッケージを示す図で、３０は本発明とする
ところの半導体パッケージ用配線基板で、配線基板上に
は３１ａ〜３１ｎからなる複数の第２の電極部３１が設
けられている。この複数の第２の電極はリードタイプの
素子を実装する際よく用いられるスルーホールタイプと
なっており、この複数の第２の電極３１ａ〜３１ｎに
は、ＩＣチップ等の電子部品の電極が基板３０内で結線
処理されている。

【００２７】図２（ｂ）は、上記複数の第２の電極３１
と接続するリードタイプのフレキコネクタ３２を示す図
で、前記複数の第２の電極３１ａ〜３１ｎと同数の電極
３３ａ〜３３ｎからなるリードタイプの電極部３３が形
成され、不図示ではあるが、このフレキコネクタ３２内
でフレキシブル基板との接続用圧接端子に接続されてい
る。

【００２８】また３４はフレキシブル基板の差し込み部
である。

【００２９】図２（ｃ）は、第２の実施形態に係る配線
基板を用いた半導体パッケージの実装状態を説明する図
で、図６に示す従来例と対比した形態となっている。

【００３０】図中、半導体パッケージ用配線基板３０と
フレキコネクタ３２は、図２（ａ），（ｂ）で説明した
半導体基板３０上の複数のスルーホール電極３１ａ〜３
１ｎにフレキコネクタ３２の複数の電極３３ａ〜３３ｎ
が相対する位置に差し込み、その後半田接続している。

【００３１】また、配線基板３０の裏面に設けられた半
田ボールからなる突起電極と親基板３５とも半田接続さ
れて実装される。

【００３２】この際、配線基板３０に半田接続されたフ
レキコネクタ３２の電極ピン３３が親基板３５に接触す
ると、半田ボールの半田接続が不完全なものになってし
まうため、接続不良を防ぐために、このフレキコネクタ
３２の電極ピン３３部を逃がすために、親基板３５には
切り込み部３６が設けられている。

【００３３】さらに別基板１４上にフレキコネクタ３２
と同電極数を持つフレキコネクタ１５があらかじめ実装
され、前記２つのフレキコネクタ３２と１５の電極数に
対応した電極部を持つフレキシブル基板１３を、それぞ
れのフレキコネクタ３２と１５に差し込み、導通接続が
行われる。

【００３４】従って、ＢＧＡ半導体パッケージ内のＩＣ
チップ等の電子部品からの信号を別基板１４に導通させ
る場合であっても、親基板３５内を介さずに別基板１４
へ導通することが可能である。

【００３５】また、複数の第２の電極を配線基板上にス
ルーホールタイプの電極として設けたため、配線基板裏
面の突起電極の数を減らすことができ、多ピン化に伴う
接続信頼性の低下を防ぐことができる。

【００３６】（第３実施形態）図３は、本発明の第３の
実施形態に係る半導体パッケージおよびその実装図であ
る。

【００３７】図３（ａ）は、本発明の第３の実施形態に
係る半導体パッケージを示す図で、４０は本発明とする
ところの半導体パッケージ用配線基板で、配線基板上に
は４１ａ〜４１ｎからなる複数の第２の電極部４１が設
けられている。この複数の第２の電極は表面実装タイプ
の素子を実装する際用いられるランドパターンタイプと
なっており、この複数の電極４１ａ〜４１ｎには、ＩＣ
チップの電極が基板４０内で結線処理されている。

【００３８】図３（ｂ）は、上記複数の第２の電極と接
続する表面実装タイプのフレキコネクタ４２を示す図
で、前記複数の電極４１ａ〜４１ｎと同数の電極４３ａ
〜４３ｎからなる電極部４３が形成され、不図示ではあ
るが、このフレキコネクタ４２内でフレキシブル基板と
の接続用圧接端子に接続されている。

【００３９】また４４はフレキシブル基板の差し込み部
である。

【００４０】図３（ｃ）は、第３の実施例に係る実装図
で、図６に示す従来例と対比した形態となっている。

【００４１】図中、半導体パッケージ用配線基板４０と
フレキコネクタ４２は、配線基板４０上の複数のランド
パターン電極４１ａ〜４１ｎにフレキコネクタ４２の複
数の電極４３ａ〜４３ｎが相対する位置に置き、半田接
続されている。以下、半導体基板４０とマザーボード４
５との接続、およびフレキシブル基板１３を用いた別基
板との接続等においては、第２の実施例に係る実装方法
と同様であるため、説明は省略する。

【００４２】従って、ＢＧＡ半導体パッケージ内のＩＣ
チップ等の電子部品からの信号を別基板１４に導通させ
る場合であっても、親基板４５内を介さずに別基板１４
へ導通することが可能である。

【００４３】また、複数の第２の電極を配線基板上にラ
ンドパターンタイプの電極として設けたため、配線基板
裏面の突起電極の数を減らすことができ、多ピン化に伴
う接続信頼性の低下を防ぐことができる。

【００４４】（第４実施形態）図４は、本発明の第４の
実施形態に係る半導体パッケージおよびその実装図であ
る。

【００４５】図４（ａ）は、本発明の第４の実施形態に
係る配線基板を用いた半導体パッケージを示す図で、５
０は本発明とするところの半導体パッケージ用配線基板
で、配線基板には基板外周部に突出部５２を形成し、こ
の突出部５２上に５１ａ〜５１ｎからなる複数の第２の
電極部５１がランドパターンタイプと同様に設けられ、
ＩＣチップの電極と基板５０内で結線処理されている。

【００４６】上述した突出部に電極を配設した構成は、
いわゆるカードエッジタイプと言われるものであり、こ
の突出部を専用のカードエッジコネクタと呼ばれるコネ
クタに差し込み、基板上の電極とコネクタ上の電極を導
通接続する事が可能で更なる小型化が図れるものであ
る。

【００４７】図４（ｂ）は、第４の実施形態に係る配線
基板を用いた半導体パッケージの実装状態を説明する図
で、第１〜第３の実施形態と同様に、図６に示す従来例
と対比した形態となっている。

【００４８】図中、半導体パッケージ用配線基板５０と
親基板５３とは、半導体基板３０の裏面に設けられてい
る半田ボールからなる突起電極により半田接続され実装
される。

【００４９】別基板５４には、半導体パッケージ用配線
基板５０の複数の第２の電極５１ａ〜５１ｎと同数の電
極を持つカードエッジコネクタ５５が実装され、その
後、半導体パッケージ用配線基板のカードエッジ電極部
５１をカードエッジコネクタ５５に差し込むことにより
導通接続が行われる。

【００５０】また、本実施形態においては、配線基板の
突出部を設けカードエッジ電極としたが、半導体基板外
周のいずれか一辺をそのカードエッジ電極としてもかま
わない、さらに、複数のカードエッジ電極をＩＣチップ
と同一の上面部のみとしたが、裏面にも配置すれば電極
数の増加にも対応することができる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
ＢＧＡパッケージ用配線基板に半田ボールからなる突起
電極とは別の形態でＩＣチップの電極を外部に接続する
ための第２の複数の電極を設けたため、半導体パッケー
ジの突起電極数を減少させることができ、親基板との接
続信頼性が向上する。

【００５２】また、親基板のみならず、その他の基板へ
の接続が必要な場合であっても親基板の導通パターンを
介さず直接接続することが可能となり、親基板側の導通
パターンニング処理を簡素化できるとともに、基板面積
や、基板層数を減らすことができ、コストダウンにもつ
ながる。

【図面の簡単な説明】

【図１】本発明の第１の実施実施形態の説明図であり、
（ａ）は半導体パッケージを示す斜視図、（ｂ）は接続
用のフレキシブル基板を示す斜視図、（ｃ）は実装状態
を示す斜視図。

【図２】本発明の第２の実施形態の説明図であり、
（ａ）は半導体パッケージを示す斜視図、（ｂ）は接続
用のリードタイプのフレキコネクタを示す斜視図、
（ｃ）は実装状態を示す斜視図。

【図３】本発明の第３の実施形態の説明図であり、
（ａ）は半導体パッケージを示す斜視図、（ｂ）は接続
用の表面実装タイプのフレキコネクタを示す斜視図、
（ｃ）は実装状態を示す斜視図。

【図４】本発明の第４の実施形態の説明図であり、
（ａ）は半導体パッケージを示す斜視図、（ｂ）は実装
状態を示す斜視図。

【図５】従来のＢＧＡ半導体パッケージを示す断面図。

【図６】従来のＢＧＡ半導体パッケージの実装状態を示
す斜視図。

【符号の説明】

２０，３０，４０，５０…半導体パッケージ用配線基板 ２１…側面電極 ３１…スルーホール電極 ４１…ランドパターン電極 ５１…カードエッジ電極 ２４，３５，４５，５３…親基板 １４，５４…別基板 １３，２２…フレキシブル基板 ３２…ハードタイプコネクタ ４２…表面実装タイプコネクタ ５５…カードエッジコネクタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 配線基板と、該配線基板の表面に接続封
   入される電子部品と、前記配線基板の裏面に電子部品の
   電極を外部に接続するための複数の突起電極を有する半
   導体パッケージにおいて、前記複数の突起電極とは別形
   態で電子部品の電極を外部に接続するための第２の複数
   の電極を配線基板に設けたことを特徴とする半導体パッ
   ケージ。
2. 【請求項２】 前記複数の突起電極が、マトリックス状
   に配置された半田ボールであることを特徴とする請求項
   １に記載の半導体パッケージ。
3. 【請求項３】 前記第２の複数の電極を、前記配線基板
   の側面部に設けたことを特徴とする請求項１または請求
   項２に記載の半導体パッケージ。
4. 【請求項４】 前記第２の複数の電極が、前記配線基板
   上に設けたスルーホールタイプ電極であることを特徴と
   する請求項１または請求項２に記載の半導体パッケー
   ジ。
5. 【請求項５】 前記第２の複数の電極が、前記配線基板
   上に設けたランドパターンタイプ電極であることを特徴
   とする請求項１または請求項２に記載の半導体パッケー
   ジ。
6. 【請求項６】 前記第２の複数の電極が、前記配線基板
   の外周部に設けたカードエッジタイプ電極であることを
   特徴とする請求項１または請求項２に記載の半導体パッ
   ケージ。