JP2002031663A - テスト用マルティプルライングリッド、半導体チップ、並びに、半導体チップの性能チェック用テスト素子 - Google Patents

テスト用マルティプルライングリッド、半導体チップ、並びに、半導体チップの性能チェック用テスト素子

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JP2002031663A JP2001143761A JP2001143761A JP2002031663A JP 2002031663 A JP2002031663 A JP 2002031663A JP 2001143761 A JP2001143761 A JP 2001143761A JP 2001143761 A JP2001143761 A JP 2001143761A JP 2002031663 A JP2002031663 A JP 2002031663A
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Young Soo Kim
榮 洙 金
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Abstract

(57)【要約】 【課題】 周辺アレイから領域アレイにＩ／Ｏパッドを
再配置するためのマルティプルライングリッドを提供す
る。 【解決手段】 本発明のマルティプルライングリッド
（１００）は、上部表面と下部表面とを有する胴体（１
１０）と、多数のビアホール（１２０）と、多数の接続
ライン（１３０）と、領域アレイ内に配列された多数の
上部バンプ（１４０）と、２つの周辺／サイドアレイに
配列された下部バンプ（１５０）を含む。それぞれのビ
アホールは、上部表面にさらされた第１端部（１２２）
を備え、胴体の下部表面にさらされた、対応する第２端
部（１２４）を備える。隣接する接続ラインを互いに異
なる長さを有し、上部バンプはそれぞれ対応するビアホ
ールの第１端部に接触し、下部バンプはそれぞれ対応す
る接続ラインを介して対応するビアホールの第２端部に
接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パッケージ及びテ
スト用マルティプルライングリッド及びその製造方法に
関し、特に、Ｉ／Ｏパッドを周辺アレイ(peripheral ar
ray)から領域アレイ(area array)に再配置されるように
ウェハーレベルパッケージに組み込まれたマルティプル
ライングリッドに関する。
【０００２】
【従来の技術】最近製造される半導体素子は、パッケー
ジングまたは相互接続方法がより厳しく、また素子密度
を増加させる傾向にある。
【０００３】かかる要求条件を満たすとともに、半導体
チップをパッケージングできる方法の中には、いわゆる
フリップ−チップ接合法(flip-chip attachment metho
d)がある。フリップ−チップ接合法では、半導体チップ
をパッケージ内にあるリードフレームに接合する代わり
に、エバポレーション法や電着法(electrodepositionme
thod)を使用して半田バンプアレイ(solder bump metho
d)がチップの表面上に形成される。
【０００４】しかしながら、素子の大きさを最小化して
素子の密度を増加させ、またバンプ間の間隔(またはピ
ッチ)を減らす必要がある最近の傾向により、半田バン
プを使用することは特定のチップに対しては不都合であ
る場合がある。特に、周辺アレイ構造のＩ／Ｏパッドに
設計されたチップに不都合となり、減らされたピッチが
パッケージ基板上に配線を形成することの邪魔になっ
た。結果的に周辺アレイをＩ／Ｏパッド間のピッチを改
善する目的で周辺アレイを領域アレイに変化させるＩ／
Ｏパッド再配置工程が必要となった。
【０００５】
【発明が解決しようとする課題】本発明はこのような課
題に着目してなされたものであり、その目的とすること
は、半導体チップと他の電子回路を相互連結することに
おいて周辺アレイを領域アレイにＩ／Ｏ再配置可能にす
る新しい構造を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、上部表面と下部表面とを有する
胴体と、それぞれ、上部表面から下部表面に延長されつ
つ、上部表面にさらされた第１端部と、下部表面にさら
されるとともに対応する第２端部とを備えた多数のビア
ホールと、隣接するもの同士にそれぞれ異なる長さを有
するビアホールと同数の接続ラインと、それぞれ対応す
るビアホールの第１端部に接触するように配列されるビ
アホールと同数の上部バンプと、ビアホールと同数の下
部バンプとを含み、半分の下部バンプは胴体の一方の周
辺／サイド上に位置し、他の半分は対応する周辺／サイ
ド上に位置して、それぞれの下部バンプに対応する接続
ラインを介し、対応するビアホールの第２端部に接続さ
れるマルティプルライングリッドが提供される。
【０００７】
【発明の実施の形態】以下、添付の図面を参照して本発
明の好適な実施例について詳細に説明する。
【０００８】本発明は、例えば、プリント基板(print c
ircuit board)のような電子部品と、周辺に多数のＩ／
Ｏパッドが配置された半導体チップとを相互接続するた
めのマルティプルライングリッド(multiple line gri
d：MLG)を開示する。
【０００９】図１は、上部表面１１２と下部表面１１４
とを備える胴体１１０、多数のビアホール１２０、前記
ビアホールと同数の接続ライン１３０、上部バンプ１４
０、下部バンプ１５０を備える。それぞれの接続ライン
は、１つの下部バンプをビアホールの一端部に接続し、
それぞれの下部バンプ１４０は接続ライン１３０を介し
てそれぞれの下部バンプに接続されたビアホールの他端
部に形成される。
【００１０】胴体１１０は、例えば、セラミック、ポリ
マー、またはセラミックとポリマーとの混合物のような
絶縁材からなる。
【００１１】それぞれのビアホール１２０は、胴体１１
０を貫通し、第１端部１２２は胴体１１０の上部表面１
１２にさらされ、対応する第２端部１２４は胴体１１０
の下部表面１１４上にさらされる。それぞれのビアホー
ル１２０は、ガラス成分を含む銀−白金、銀−パラジウ
ムのような銀混合物、または銅、ニッケル、及び金のよ
うな金属からなる伝導体１２６を含む。図３に示すよう
に、伝導体１２６は、ビアホール１２０の内部表面を覆
い、ビアホール１２０の第１端部１２２及び第２端部１
２４を取囲む。更に、伝導体１２６により覆われたそれ
ぞれのビアホール１２０は、伝導体１２６または電気絶
縁材で充填されることが可能である。
【００１２】図１に戻って、例えば、上部に接続パッド
を備えるプリント基板上のＭＬＧ１００を設けるための
それぞれの上部バンプ１４０は、半田ペーストを備える
とともに、対応するビアホール１２０の第１端部１２２
と直接接触しながら胴体１１０の上部表面１１２上に位
置している。図２の（Ａ）に示すように、上部バンプ１
４０は、胴体１１０の上部表面１１２の中央領域に位置
して、アレイ１６２を形成する。アレイ１６２は、全上
部バンプ１４０が繰返しの整列により、それぞれＮ個の
上部バンプ１４０を有するＭ個のグループ１４２に分割
される構造を有する。この場合、Ｍ、Ｎは１より大きい
整数である。例えば、図２の（Ａ）でグループ１４２の
夫々は、３つの上部バンプ１４０を含み、そのバンプは
第１ピッチ１６４で規則的に隔てられている。
【００１３】例えば、２つの対応するサイド(side)上に
接続パッドを備えた半導体チップ上にマルティプルライ
ングリッド１００を設けるために使用される下部バンプ
１５０の夫々は、例えば、半田ペーストからなり、胴体
１１０の下部表面１１４上に位置する。図２Ｂに示すよ
うに、下部バンプ１５０は、胴体１１０の下部表面１１
４の２つの対応する周辺／サイドに沿って配置され、第
２ピッチ１６８で規則的に隔てられて、２つの周辺アレ
イ１６６を形成する。第１ピッチ１６４は、第２ピッチ
より大きい。
【００１４】それぞれの接続ライン１３０は、電気伝導
材からなり、胴体１１０の下部表面１１４上に位置す
る。接続ライン１３０は、対応するビアホール１２０の
第２端部から対応する下部バンプ１５０に直線的に平行
に延長されることにより、各ビアホール１２０の伝導体
を対応する下部バンプ１５０に電気的に連結させる。そ
れぞれの接続ライン１３０は、第２ピッチ１６８ずつ隣
接する接続ライン１３０から隔てられており、２つの隣
接する接続ライン１３０間の長さは互いに異なる。
【００１５】図１ないし図３に示すマルティプルライン
グリッド１００の製造工程を後述する。
【００１６】まず、例えば、セラミック、ポリマー、ま
たはセラミックとポリマーとの混合物のような絶縁材か
らなり、上部表面１１２と下部表面１１４とを備える絶
縁胴体１１０を準備する。
【００１７】その後、例えば、レーザドリル法またはポ
ンチング法を使用することにより、胴体１１０を貫通す
るビアホール１２０を形成し、ここで、それぞれのビア
ホール１２０は、対応する接続ライン１３０の第１端部
と一致するように配置される。
【００１８】ビアホール１２０は、伝導体１２６により
覆われる。胴体１１０がＡｌ２Ｏ３からなる場合、例え
ば、ガラス成分を含むＡｇ−Ｐｔ及びＡｇ−Ｐｄのよう
なＡｇ化合物で伝導体１２６を形成し、胴体１１０が絶
縁性ポリマー、またはセラミックとポリマーとの混合物
からなる場合は、例えば、銅、ニッケルまたは金のよう
な金属で伝導体１２６を形成する。
【００１９】マスク及び半田リフロー(a mask and a so
lder reflow method)とともに、例えば、スクリーン印
刷法と半田リフローイング(solder reflowing)法を使用
することにより、胴体１１０の下部表面１１４上に電気
伝導材からなる接続ライン１３０を形成する。それぞれ
の接続ライン１３０は、胴体１１０の中央領域に位置す
る第１端部と胴体の周辺／サイドに位置する第２端部と
を含み、それぞれの接続ライン１３０は互いに平行であ
る。
【００２０】次に、例えば、スクリーン印刷法と半田リ
フローイング法を使用して下部バンプ１５０を形成し、
それぞれの下部バンプ１５０は、対応する接続ライン１
３０の第２端部に一致するように配置される。
【００２１】最後に、例えば、スクリーン印刷法と半田
リフローイング法を使用することにより、半田ペースト
で上部バンプ１４０を形成し、上部バンプ１４０はビア
ホール１２０と接触される。
【００２２】上記の方法で、ビアホール１２０を充填す
るための工程が追加される。この工程は、伝導体１２６
を形成した後、例えば、半田インクのような絶縁材でビ
アホール１２０を充填するか、または上部バンプ１４０
を形成する間、上部バンプ１４０と同一材料、すなわ
ち、半田ペーストでビアホール１２０を充填することに
よって、行なうことができる。
【００２３】図４は、例えば、チップのような電子部品
をパッケージングするために使用されるマルティプルラ
イングリッド１００の一例を示している。チップパッケ
ージ２００は、それぞれＩ／Ｏパッドから構成される２
つの周辺／サイドアレイとマルティプルライングリッド
１００を備える半導体チップ２１０を含み、それぞれの
アレイは、ＭＮ／２個のＩ／Ｏパッドを有する。半導体
チップ２１０の各Ｉ／Ｏパッド２２０は、マルティプル
ライングリッド１００の対応する下部バンプ１５０に接
続するため、下部バンプ１５０は、対応する接続ライン
１３０とビアホール１２０とを介して、対応する上部バ
ンプ１４０に電気的に接続される。チップパッケージ２
００は、マルティプルライングリッド１００の上部バン
プ１４０を使用することにより、プリント基板上に設け
られる。本発明によるマルティプルライングリッド１０
０で、多数のＩ／Ｏパッドが容易に再配置できるため、
特定のピッチを有するＩ／Ｏパッドを備える半導体チッ
プ２１０が異なるＩ／Ｏパッドピッチを有する他の回
路、例えば、PCBに電気的に接続できる。
【００２４】上記のような概念は、図５に概略的に示す
ように、チップテスト応用例でも使用できる。図５に示
すマルティプルライングリッド４００は、多数の読取り
チップ(reading tip)１７０を更に含み、それぞれの読
取りチップ１７０は対応する下部バンプ１５０上に配置
される。マルティプルライングリッド４００は、例え
ば、チップテスティングプルーブカード(chip-testing
prove card)のようなテストダイ３１０上に設けられ、
上部バンプ１４０は、テストダイ３１０のテスト回路に
機械的に結合され、電気的に接続されることにより、チ
ップ−テスト素子３００を形成する。パッケージング工
程の前に行なわれるチップ性能テストにおいて、半導体
チップは、テスト素子３００に結合され、マルティプル
ライングリッド１００の読取りチップ１７０は、半導体
チップのＩ／Ｏパッドと接触し、半導体チップは、テス
トダイ３１０のテスト回路に電気的に連結される。更
に、単一のウェハー上に集積された多数の半導体チップ
をテストするために、テストダイ３１０上に多数のマル
ティプルライングリッド１００が形成できる。
【００２５】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００２６】
【発明の効果】従って、本発明によるマルティプルライ
ングリッドを周辺アレイから領域アレイにＩ／Ｏパッド
を再配置するためのウェハーレベルパッケージやパッケ
ージング工程を行なう前にチップの性能を調査するため
のテスト素子に効果的に使用することができる。
【図面の簡単な説明】
【図１】本発明によるマルティプルライングリッドを説
明する斜視図である。
【図２】図２の（Ａ）及び（Ｂ）は図１に示すマルティ
プルライングリッドの上部及び下部表面を示す平面図で
ある。
【図３】図１のＡ−Ａ線の概略断面図である。
【図４】本発明によりマルティプルライングリッドを組
み込むパッケージされた半導体チップを示す斜視図であ
る。
【図５】本発明によりマルティプルライングリッドを組
み込むテスト素子を示す斜視図である。
【符号の説明】
100…マルティプルライングリッド(multiple line gri
d：MLG)、110…胴体、112…上部表面、114…下部表面、
120…ビアホール、122…第１端部、124…第２端部、126
…導体、130…接続ライン、140…上部バンプ、150…下
部バンプ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AG03 AG08 AG12 2G011 AA16 AE03 4M106 AA02 BA01 CA70 DD03

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 マルティプルライングリッドであって、 上部表面と下部表面とを有する胴体と、 それぞれ、上部表面から下部表面に延長されつつ、上部
    表面にさらされた第１端部と、下部表面にさらされると
    ともに対応する第２端部とを備えた多数のビアホール
    と、 隣接するもの同士にそれぞれ異なる長さを有するビアホ
    ールと同数の接続ラインと、 それぞれ対応するビアホールの第１端部に接触するよう
    に配列されるビアホールと同数の上部バンプと、 ビアホールと同数の下部バンプとを含み、 半分の下部バンプは胴体の一方の周辺／サイド上に位置
    し、他の半分は対応する周辺／サイドに位置して、それ
    ぞれの下部バンプに対応する接続ラインを介し、対応す
    るビアホールの第２端部に接続されるマルティプルライ
    ングリッド。
  2. 【請求項２】 前記胴体がセラミック、ポリマー、また
    はセラミックとポリマーとの混合物からなるグループか
    ら選択された絶縁材からなる請求項１に記載のマルティ
    プルライングリッド。
  3. 【請求項３】 前記それぞれのビアホールは、金属とガ
    ラス成分を含む銀化合物からなるグループから選択され
    た電気伝導材からなる導体により覆われた請求項1に記
    載のマルティプルライングリッド。
  4. 【請求項４】 前記導体により覆われた前記ビアホール
    は、それぞれ電気伝導材で充鎮される請求項３に記載の
    マルティプルライングリッド。
  5. 【請求項５】 前記導体により覆われたビアホールは、
    それぞれ絶縁材で充鎮された請求項４に記載のマルティ
    プルライングリッド。
  6. 【請求項６】 前記接続ラインは、それぞれ電気伝導材
    からなり、前記下部バンプから前記ビアホールの前記第
    ２端部まで直線的に延長される請求項１に記載のマルテ
    ィプルライングリッド。
  7. 【請求項７】 前記接続ラインは、それぞれ前記隣接す
    る接続ラインと互いに平行する請求項６に記載のマルテ
    ィプルライングリッド。
  8. 【請求項８】 前記上部バンプは、それぞれ半田ペース
    ト(solder paste)からなる請求項１に記載のマルティプ
    ルライングリッド。
  9. 【請求項９】 前記下部バンプは、それぞれ半田ペース
    トからなる請求項１に記載のマルティプルライングリッ
    ド。
  10. 【請求項１０】 前記上部バンプは、それぞれ領域アレ
    イを形成するように配列され、前記下部バンプは、それ
    ぞれ２つの周辺／サイドアレイを形成するように配列さ
    れている請求項１に記載のマルティプルライングリッ
    ド。
  11. 【請求項１１】 前記上部バンプは、繰り返しの配列に
    より多数のグループに分けられ、前記グループの前記上
    部バンプは、第１ピッチの間隔で規則的に隔てられてい
    る請求項１０に記載のマルティプルライングリッド。
  12. 【請求項１２】 前記下部バンプは、第２ピッチ間隔で
    規則的に隔てられている請求項１１に記載のマルティプ
    ルライングリッド。
  13. 【請求項１３】 前記第１ピッチは、前記第２ピッチよ
    り大きい請求項１２に記載のマルティプルライングリッ
    ド。
  14. 【請求項１４】 請求項９に記載の前記マルティプルラ
    イングリッドとベアチップから構成され、前記ベアチッ
    プは多数のＩ／Ｏパッドを含み、前記ベアチップの前記
    Ｉ／Ｏパッドは、それぞれ前記マルティプルライングリ
    ッドの対応する下部バンプに結合されるパッケージされ
    た半導体チップ。
  15. 【請求項１５】 テストボードと、下部バンプと同数の
    読取りチップと、請求項９に記載の少なくとも１つの前
    記マルティプルライングリッドから構成され、前記テス
    トボードは多数の端子を含み、前記テストボードの前記
    端子は、それぞれ前記マルティプルライングリッドの対
    応する上部バンプに結合され、前記それぞれのチップは
    対応する前記下部バンプに結合される半導体チップの性
    能チェック用テスト素子。
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