JP2564297B2 - 回路基板 - Google Patents
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/1515—Shape
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置などに用いられる回路基板に係
り、特に高集積度が要求される半導体装置などに好適な
回路基板に関するものである。
り、特に高集積度が要求される半導体装置などに好適な
回路基板に関するものである。
近年、電子デバイスは急速に高集積化しつつあり、特
にメモリー素子を収納する半導体パッケージにおいて
は、記憶容量の著しい増大に伴って、より多くの入出力
ピンを備えていて高集積度が達成できること、電気絶縁
性等従来以上に高い信頼性を有していることなどが要望
されている。さらに高速化の実現に対応する要求とし
て、信号遅延時間を短くするために配線の長さを少しで
も短くする必要が生じている。
にメモリー素子を収納する半導体パッケージにおいて
は、記憶容量の著しい増大に伴って、より多くの入出力
ピンを備えていて高集積度が達成できること、電気絶縁
性等従来以上に高い信頼性を有していることなどが要望
されている。さらに高速化の実現に対応する要求とし
て、信号遅延時間を短くするために配線の長さを少しで
も短くする必要が生じている。
〔従来技術とその問題点〕 セラミック等の絶縁材からなるパッケージ本体に半導
体素子収納穴、内部配線パターンなどを形成してなる従
来の半導体パッケージのうち、最も入出力ピン数を多く
設け得る、すなわち高集積度を達成できるピングリッド
アレイ（PGA）型パッケージの一例を第５図に示す。
体素子収納穴、内部配線パターンなどを形成してなる従
来の半導体パッケージのうち、最も入出力ピン数を多く
設け得る、すなわち高集積度を達成できるピングリッド
アレイ（PGA）型パッケージの一例を第５図に示す。
セラミック等からなるパッケージ本体１の中央部に設
けられた半導体素子収納穴10の底部には、ステージ部５
が形成されて半導体素子６が固着され、半導体素子収納
穴10の周辺部には、ほぼ放射状などに内部配線パターン
２が形成されている。この内部配線パターン２の一端
は、これと垂直な垂直導体部７によりパッケージ本体１
の表面の外部リードピン３に接続され、他端は半導体素
子収納穴10の周辺部の、半導体素子６と金属細線８によ
り接続されるボンディングパッド部４に接続されてい
る。入出力ピンとしての外部リードピン３の数、すなわ
ちボディングパッド部４の数を増やすために、内部配線
パターン２の線幅や配線間隔をより狭くして、外部リー
ドピン３をたとえば３列、４列などと多列に配設するこ
とが行われている。また、ボンディングパッド部４を異
なる二段の平面に形成する方法も行われている。しかし
ながら、このようにボンディングパッド部４の線幅、配
線間隔を狭くしても各々100μｍ程度が限度であり、さ
らにボンディングパッド部４の数を多く必要とする場合
には、半導体素子収納穴10の大きさ、ひいてはパッケー
ジ全体の外形を大きくしなければならない。他方、第４
図に示すように外部リードピン３の配列が２列より増え
るに従って、ボンディングパッド部４に接続される内部
配線パターン２は複雑になり、内部配線パターン２の高
密度化が困難となりばかりか信頼性が低下する結果とな
る。また、このように外部リードピン３接続用の垂直導
体部７が複数列となることにより、内部配線パターン２
の形状が複雑となり、外部リードピン３の数が増加する
に伴い内部配線パターン２の長さが長くなるため、信号
遅延時間の短縮という目的に対し著しく不利となる。
けられた半導体素子収納穴10の底部には、ステージ部５
が形成されて半導体素子６が固着され、半導体素子収納
穴10の周辺部には、ほぼ放射状などに内部配線パターン
２が形成されている。この内部配線パターン２の一端
は、これと垂直な垂直導体部７によりパッケージ本体１
の表面の外部リードピン３に接続され、他端は半導体素
子収納穴10の周辺部の、半導体素子６と金属細線８によ
り接続されるボンディングパッド部４に接続されてい
る。入出力ピンとしての外部リードピン３の数、すなわ
ちボディングパッド部４の数を増やすために、内部配線
パターン２の線幅や配線間隔をより狭くして、外部リー
ドピン３をたとえば３列、４列などと多列に配設するこ
とが行われている。また、ボンディングパッド部４を異
なる二段の平面に形成する方法も行われている。しかし
ながら、このようにボンディングパッド部４の線幅、配
線間隔を狭くしても各々100μｍ程度が限度であり、さ
らにボンディングパッド部４の数を多く必要とする場合
には、半導体素子収納穴10の大きさ、ひいてはパッケー
ジ全体の外形を大きくしなければならない。他方、第４
図に示すように外部リードピン３の配列が２列より増え
るに従って、ボンディングパッド部４に接続される内部
配線パターン２は複雑になり、内部配線パターン２の高
密度化が困難となりばかりか信頼性が低下する結果とな
る。また、このように外部リードピン３接続用の垂直導
体部７が複数列となることにより、内部配線パターン２
の形状が複雑となり、外部リードピン３の数が増加する
に伴い内部配線パターン２の長さが長くなるため、信号
遅延時間の短縮という目的に対し著しく不利となる。
本発明は、上述の欠点を除去するために提案されたも
ので、ボンディングパッド部と接続するための端子数が
多い高集積度の半導体素子などを搭載するに好適な回路
基板を提供することを目的とする。
ので、ボンディングパッド部と接続するための端子数が
多い高集積度の半導体素子などを搭載するに好適な回路
基板を提供することを目的とする。
本発明に係る回路基板は、基板表面の半導体素子搭載
部周辺近傍に、半導体素子と電気的に接続するためのボ
ンディングパッド部を有する回路基板において、前記半
導体素子搭載部近傍の同一平面上に前記ボンディングパ
ッド部が複数列配設され、該複数列のボンディングパッ
ド部の直下に該ボンディングパッド部と垂直に接続され
た垂直半導体部が設けられると共に、該各列毎の垂直導
体部の長さを異ならせて、各列毎の垂直導体部の他端が
異なる平面上に配設された配線パターンに接続されてい
ることを特徴としている。
部周辺近傍に、半導体素子と電気的に接続するためのボ
ンディングパッド部を有する回路基板において、前記半
導体素子搭載部近傍の同一平面上に前記ボンディングパ
ッド部が複数列配設され、該複数列のボンディングパッ
ド部の直下に該ボンディングパッド部と垂直に接続され
た垂直半導体部が設けられると共に、該各列毎の垂直導
体部の長さを異ならせて、各列毎の垂直導体部の他端が
異なる平面上に配設された配線パターンに接続されてい
ることを特徴としている。
第１図は本発明の半導体素子を搭載する回路基板の一
例たる半導体パッケージを示す部分断面図である。本発
明の半導体パッケージのボンディングパッド部４は垂直
導体部７の一端面であり、内部配線パターン２を介して
外部リードピン３を接続する側の垂直導体部７に接続さ
れている。この垂直導体部７は外部リードピン３の配列
と対応し、列毎に異なる長さを有し、かつ異なる平面上
の内部配線パターン２と接続する。この内部配線パター
ン２は、第２図に示すように放射状の直線パターンであ
り、異なる平面上に内部配線パターン２を第２図
（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように形成でき
るため、各平面の内部配線パターン２は単純な直線とす
ることができる。
例たる半導体パッケージを示す部分断面図である。本発
明の半導体パッケージのボンディングパッド部４は垂直
導体部７の一端面であり、内部配線パターン２を介して
外部リードピン３を接続する側の垂直導体部７に接続さ
れている。この垂直導体部７は外部リードピン３の配列
と対応し、列毎に異なる長さを有し、かつ異なる平面上
の内部配線パターン２と接続する。この内部配線パター
ン２は、第２図に示すように放射状の直線パターンであ
り、異なる平面上に内部配線パターン２を第２図
（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように形成でき
るため、各平面の内部配線パターン２は単純な直線とす
ることができる。
なお、ボンディングパッド部４に電解めっきを施す必
要がある場合には、第２図に破線で示すように外周部に
至る配線パターンを設け、さらにこれらを外周面で一体
に接続して電気的導通をとることができるが、この配線
パターンは垂直導体部７の形成に何ら支障をきたすこと
はない。垂直導体部７と内部配線パターン２との接続
は、外部リードピン３を半導体素子収納穴10を形成した
側に設けるか、半導体素子収納穴10とは反対側に設ける
かによって第１図（ａ）または（ｂ）に示すように配設
することができる。第３図は第１図に示す本発明の半導
体パッケージのボンディングパッド部４の部分平面図で
あり、同一平面上に二列のボンディングパッド部４を設
けるとともに、ボンディングパッド部４を高さの異なる
二段の平面上に設けている。
要がある場合には、第２図に破線で示すように外周部に
至る配線パターンを設け、さらにこれらを外周面で一体
に接続して電気的導通をとることができるが、この配線
パターンは垂直導体部７の形成に何ら支障をきたすこと
はない。垂直導体部７と内部配線パターン２との接続
は、外部リードピン３を半導体素子収納穴10を形成した
側に設けるか、半導体素子収納穴10とは反対側に設ける
かによって第１図（ａ）または（ｂ）に示すように配設
することができる。第３図は第１図に示す本発明の半導
体パッケージのボンディングパッド部４の部分平面図で
あり、同一平面上に二列のボンディングパッド部４を設
けるとともに、ボンディングパッド部４を高さの異なる
二段の平面上に設けている。
また、上段のボンディングパッド部４に示すように、
内部配線パターン２の露出する内方先端部をボンディン
グパッド部４としたボンディングパッド部と混在させて
もよい。
内部配線パターン２の露出する内方先端部をボンディン
グパッド部４としたボンディングパッド部と混在させて
もよい。
なお、ボンディングパッド部４は一列であっても、垂
直導体部７の長さを異ならせることにより、内部配線パ
ターン２を複数の異なる平面上に配設することができる
ので、内部配線パターン２を直線状とすることができ
る。
直導体部７の長さを異ならせることにより、内部配線パ
ターン２を複数の異なる平面上に配設することができる
ので、内部配線パターン２を直線状とすることができ
る。
本発明の半導体パッケージのボンディングパッド部４
は、金属細線８により半導体素子６と接続するほか、こ
のワイヤーボンディング方式では、ボンディングパッド
部４の密度に一定の限界があることから、絶縁フィルム
上に接続用バンブなどを有する導体回路パターンが形成
されたものを熱圧着法などにより接続するボンディング
方式を適用して、さらに高集積度を達成させることがで
きる。
は、金属細線８により半導体素子６と接続するほか、こ
のワイヤーボンディング方式では、ボンディングパッド
部４の密度に一定の限界があることから、絶縁フィルム
上に接続用バンブなどを有する導体回路パターンが形成
されたものを熱圧着法などにより接続するボンディング
方式を適用して、さらに高集積度を達成させることがで
きる。
本発明の半導体パッケージの製造工程をセラミック製
半導体パッケージについて説明する。まずセラミックグ
リーンシート1b、1c、1d、1e（第１図）の所定の位置に
垂直導体部７を形成するためのスルーホールを形成し、
このスルーホール内にタングステンまたはモリブデンな
どの金属粉を主成分とするメタライズペーストを充填す
る。さらに第２図（ａ）〜（ｄ）に示すようにメタライ
ズペーストにより所要の内部配線パターン２をセラミッ
クグリーンシート1b、1c、1eの表面に印刷する。また、
セラミックグリーンシート1a上面のシール用パターンや
1dのステージ部５の表面にも印刷する。ここで第２図に
破線で示す配線パターン部は、積層、焼成後に電解めっ
きを施さない場合には不要である。
半導体パッケージについて説明する。まずセラミックグ
リーンシート1b、1c、1d、1e（第１図）の所定の位置に
垂直導体部７を形成するためのスルーホールを形成し、
このスルーホール内にタングステンまたはモリブデンな
どの金属粉を主成分とするメタライズペーストを充填す
る。さらに第２図（ａ）〜（ｄ）に示すようにメタライ
ズペーストにより所要の内部配線パターン２をセラミッ
クグリーンシート1b、1c、1eの表面に印刷する。また、
セラミックグリーンシート1a上面のシール用パターンや
1dのステージ部５の表面にも印刷する。ここで第２図に
破線で示す配線パターン部は、積層、焼成後に電解めっ
きを施さない場合には不要である。
このようにメタライズペーストにより垂直導体部７お
よび内部配線パターン２などが形成されたセラミックグ
リーンシートを第１図（ａ）に示すように積層し、加熱
加圧または溶剤を介して接着するなどの方法で積層した
後、中性または還元雰囲気中で、例えばグリーンシート
の素材がアルミナを主成分とするものであれば1500〜17
00℃で焼成する。露出する配線パターンやステージ部５
に無電解めっきなどの施した後、外部リードピン３をろ
う付けし、金めっき等所要のめっきを施すことにより本
発明の半導体パッケージを得ることができる。
よび内部配線パターン２などが形成されたセラミックグ
リーンシートを第１図（ａ）に示すように積層し、加熱
加圧または溶剤を介して接着するなどの方法で積層した
後、中性または還元雰囲気中で、例えばグリーンシート
の素材がアルミナを主成分とするものであれば1500〜17
00℃で焼成する。露出する配線パターンやステージ部５
に無電解めっきなどの施した後、外部リードピン３をろ
う付けし、金めっき等所要のめっきを施すことにより本
発明の半導体パッケージを得ることができる。
本発明による半導体パッケージとして垂直導体部径10
0μｍ、垂直導体部間隔（中心線間隔）300μｍの第１図
（ａ）に示すキャビティアップタイムおよび第１図
（ｂ）に示すキャビティダウタイプのPGA型セラミック
パッケージを得たが、垂直導体部径、垂直導体部間隔
（中心線間隔）は共に80μｍ程度まで微細化することが
可能である。また、第１図に示す垂直導体部７上のボン
ディングパッド部４の、内部配線パターン２の印刷と同
時に行う平面パターン部の印刷は、垂直導体部７の面積
が所要の広さであれば必ずしも必要ではない。
0μｍ、垂直導体部間隔（中心線間隔）300μｍの第１図
（ａ）に示すキャビティアップタイムおよび第１図
（ｂ）に示すキャビティダウタイプのPGA型セラミック
パッケージを得たが、垂直導体部径、垂直導体部間隔
（中心線間隔）は共に80μｍ程度まで微細化することが
可能である。また、第１図に示す垂直導体部７上のボン
ディングパッド部４の、内部配線パターン２の印刷と同
時に行う平面パターン部の印刷は、垂直導体部７の面積
が所要の広さであれば必ずしも必要ではない。
なお、本発明の実施例は半導体パッケージの一種であ
るPGA型セラミックパッケージについて説明したが、本
発明はこれに限られるものではない。例えば導体回路パ
ターンが形成された樹脂基板を積層してなる樹脂基板積
層型の回路基板など、他の構成からなる回路基板であっ
てもボンディングパッド部の直下にボンディングパッド
部と垂直に接続された垂直導体部を形成することによ
り、同様に高集積度の半導体素子を搭載できる回路基板
を提供することができる。
るPGA型セラミックパッケージについて説明したが、本
発明はこれに限られるものではない。例えば導体回路パ
ターンが形成された樹脂基板を積層してなる樹脂基板積
層型の回路基板など、他の構成からなる回路基板であっ
てもボンディングパッド部の直下にボンディングパッド
部と垂直に接続された垂直導体部を形成することによ
り、同様に高集積度の半導体素子を搭載できる回路基板
を提供することができる。
本発明は回路基板は、半導体素子搭載部近傍の同一平
面上にボンディングパッド部を複数列配設し、該複数列
のボンディングパッド部の直下に該ボンディングパッド
部と垂直に垂直導体部を接続すると共に、該各列毎の垂
直導体部の長さを異ならせて、各列毎の垂直導体部の他
端を異なる平面上に配設された配線パターンに接続する
ようにしたので、ボンディングエリアの狭小な平面上で
あってもボンディングパッド部の数を大幅に増やすこと
ができ、高集積度の半導体素子の搭載が可能となり、ま
た小型化も達成できる。
面上にボンディングパッド部を複数列配設し、該複数列
のボンディングパッド部の直下に該ボンディングパッド
部と垂直に垂直導体部を接続すると共に、該各列毎の垂
直導体部の長さを異ならせて、各列毎の垂直導体部の他
端を異なる平面上に配設された配線パターンに接続する
ようにしたので、ボンディングエリアの狭小な平面上で
あってもボンディングパッド部の数を大幅に増やすこと
ができ、高集積度の半導体素子の搭載が可能となり、ま
た小型化も達成できる。
さらに各平面配線はパターンは、垂直導体部によって
異なる平面上に配するようにしたので、パターンを単純
な直線状として配線の長さを短くすることが可能とな
り、この場合に信号遅延時間を短縮することができ、信
頼性も向上するという著効を奏する。
異なる平面上に配するようにしたので、パターンを単純
な直線状として配線の長さを短くすることが可能とな
り、この場合に信号遅延時間を短縮することができ、信
頼性も向上するという著効を奏する。
第１図（ａ）および（ｂ）は、本発明の回路基板の一例
たる半導体パッケージを示す縦部分断面図、第２図は半
導体パッケージの内部配線パターンの形成例を示す部分
平面図、第３図はボンディングパッド部の形成例を示す
部分平面図である。 第４図は従来の半導体パッケージの内部配線パターンの
形成例を示す部分平面図、第５図は従来の半導体パッケ
ージの縦断面図である。 １……パッケージ本体、２……内部配線パターン、３…
…外部リードピン、４……ボンディングパッド部、５…
…ステージ部、６……半導体素子、７……垂直導体部、
８……金属細線、10……半導体素子収納穴。
たる半導体パッケージを示す縦部分断面図、第２図は半
導体パッケージの内部配線パターンの形成例を示す部分
平面図、第３図はボンディングパッド部の形成例を示す
部分平面図である。 第４図は従来の半導体パッケージの内部配線パターンの
形成例を示す部分平面図、第５図は従来の半導体パッケ
ージの縦断面図である。 １……パッケージ本体、２……内部配線パターン、３…
…外部リードピン、４……ボンディングパッド部、５…
…ステージ部、６……半導体素子、７……垂直導体部、
８……金属細線、10……半導体素子収納穴。
Claims (2)
- 【請求項１】基板表面の半導体素子搭載部周辺近傍に、
半導体素子と電気的に接続するためのボンディングパッ
ド部を有する回路基板において、 前記半導体素子搭載部近傍の同一平面上に前記ボンディ
ングパッド部が複数列配設され、 該複数列のボンディングパッド部の直下に該ボンディン
グパッド部と垂直に接続された垂直導体部が設けられる
と共に、 該各列毎の垂直導体部の長さを異ならせて、各列毎の垂
直導体部の他端が異なる平面上に配設された配線パター
ンに接続されていることを特徴とする回路基板。 - 【請求項２】前記複数列のボンディングパッド部が複数
段の各異なる平面上に形成されていることを特徴とする
請求項１記載の回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069806A JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069806A JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234552A JPS63234552A (ja) | 1988-09-29 |
| JP2564297B2 true JP2564297B2 (ja) | 1996-12-18 |
Family
ID=13413360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069806A Expired - Fee Related JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564297B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758322B2 (ja) * | 1992-09-30 | 1998-05-28 | 京セラ株式会社 | 電子部品搭載用回路基板 |
| US7894203B2 (en) | 2003-02-26 | 2011-02-22 | Ibiden Co., Ltd. | Multilayer printed wiring board |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789574B2 (ja) * | 1985-01-18 | 1995-09-27 | 日立超エル・エス・アイ・エンジニアリング株式会社 | ペレット取付基板の製造方法 |
| JPS61194753A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体装置 |
| JPS6347961A (ja) * | 1986-08-18 | 1988-02-29 | Mitsubishi Electric Corp | 半導体パツケ−ジ |
-
1987
- 1987-03-24 JP JP62069806A patent/JP2564297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234552A (ja) | 1988-09-29 |
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