JPS63234552A - 回路基板 - Google Patents
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- JPS63234552A JPS63234552A JP62069806A JP6980687A JPS63234552A JP S63234552 A JPS63234552 A JP S63234552A JP 62069806 A JP62069806 A JP 62069806A JP 6980687 A JP6980687 A JP 6980687A JP S63234552 A JPS63234552 A JP S63234552A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 230000010354 integration Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000000919 ceramic Substances 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Packaging Frangible Articles (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置などに用いられる半導体パッケー
ジに係り、特に高集積度が要求される半導体装置などに
好適な半導体パッケージに関するものである。
ジに係り、特に高集積度が要求される半導体装置などに
好適な半導体パッケージに関するものである。
（技術の背景〕
近年、電子デバイスは急速に高集積化しつつあり、特に
メモリー素子を収納する半導体パッケージにおいては、
記憶容量の著しい増大に伴って、より多くの入出力ビン
を備えていて高集積度が達成できること、電気絶縁性等
従来以上に高い信頼性を有していることなどが要望され
ている。さらに高速化の実現に対応する要求として、信
号遅延時間を短くするために配線の長さを少しでも短く
する必要が生じている。
メモリー素子を収納する半導体パッケージにおいては、
記憶容量の著しい増大に伴って、より多くの入出力ビン
を備えていて高集積度が達成できること、電気絶縁性等
従来以上に高い信頼性を有していることなどが要望され
ている。さらに高速化の実現に対応する要求として、信
号遅延時間を短くするために配線の長さを少しでも短く
する必要が生じている。
セラミック等の絶縁材からなるパッケージ本体に半導体
素子収納穴、内部配線パターンなどを形成してなる従来
の半導体パッケージのうち、最イ）入出力ビン数を多く
設は得る、すなわち高集積度を達成できるピングリッド
アレイ（ＰＧＡ）型パッケージの一例を第５図に示す。
素子収納穴、内部配線パターンなどを形成してなる従来
の半導体パッケージのうち、最イ）入出力ビン数を多く
設は得る、すなわち高集積度を達成できるピングリッド
アレイ（ＰＧＡ）型パッケージの一例を第５図に示す。
セラミック等からなるパッケージ本体１の中央部に設け
られた半導体素子収納穴１０の底部には、ステージ部５
が形成されて半導体素子６が固着され、半導体素子収納
穴１０の周辺部には、はぼ放射状などに内部配線パター
ン２が形成されている。
られた半導体素子収納穴１０の底部には、ステージ部５
が形成されて半導体素子６が固着され、半導体素子収納
穴１０の周辺部には、はぼ放射状などに内部配線パター
ン２が形成されている。
この内部配線パターン２の一端は、これと垂直な垂直導
体部７によりパッケージ本体１の表面の外部リードビン
３に接続され、他端は半導体素子収納穴１０の周辺部の
、半導体素子６と金属細線８により接続されるボンディ
ングパッド部４に接続されている。入出力ビンとしての
外部リードビン３の数、すなわちボンディングパッド部
４の数を増やすために、内部配線パターン２の線幅や配
線間隔をより狭くして、外部リードビン３をたとえば３
列、４列などと多列に配設することが行われている。ま
た、ボンディングパッド部４を異なる二段の平面に形成
する方法も行われている。しかしながら、このようにボ
ンディングパッド部４の線幅、配線間隔を狭くしても各
々１００μｍ程度が限度であり、さらにボンディングパ
ッド部４の数を多く必要とする場合には、半導体素子収
納穴１０の大きさ、ひいてはパッケージ全体の外形を大
きくしなければならない。他方、第４図に示すように外
部リードビン３の配列が２列より増えるに従って、ボン
ディングパッド部４に接続される内部配線パターン２は
複雑になり、内部配線パターン２の高密度化が困難とな
るばかりか信頼性が低下する結果となる。また、このよ
うに外部リードビン３接続用の垂直導体部７が複数列と
なることにより、内部配線パターン２の形状が複雑とな
り、外部リードビン３の数が増加するに伴い内部配線パ
ターン２の長さが長くなるため、信号遅延時間の短縮と
いう目的に対し著しく不利となる。
体部７によりパッケージ本体１の表面の外部リードビン
３に接続され、他端は半導体素子収納穴１０の周辺部の
、半導体素子６と金属細線８により接続されるボンディ
ングパッド部４に接続されている。入出力ビンとしての
外部リードビン３の数、すなわちボンディングパッド部
４の数を増やすために、内部配線パターン２の線幅や配
線間隔をより狭くして、外部リードビン３をたとえば３
列、４列などと多列に配設することが行われている。ま
た、ボンディングパッド部４を異なる二段の平面に形成
する方法も行われている。しかしながら、このようにボ
ンディングパッド部４の線幅、配線間隔を狭くしても各
々１００μｍ程度が限度であり、さらにボンディングパ
ッド部４の数を多く必要とする場合には、半導体素子収
納穴１０の大きさ、ひいてはパッケージ全体の外形を大
きくしなければならない。他方、第４図に示すように外
部リードビン３の配列が２列より増えるに従って、ボン
ディングパッド部４に接続される内部配線パターン２は
複雑になり、内部配線パターン２の高密度化が困難とな
るばかりか信頼性が低下する結果となる。また、このよ
うに外部リードビン３接続用の垂直導体部７が複数列と
なることにより、内部配線パターン２の形状が複雑とな
り、外部リードビン３の数が増加するに伴い内部配線パ
ターン２の長さが長くなるため、信号遅延時間の短縮と
いう目的に対し著しく不利となる。
本発明は、上述の欠点を除去するために提案されたもの
で、ボンディングパッド部と接続するための端子数が多
い高集積度の半導体素子などを搭載するに好適な半導体
パッケージを提供することを目的とする。
で、ボンディングパッド部と接続するための端子数が多
い高集積度の半導体素子などを搭載するに好適な半導体
パッケージを提供することを目的とする。
本発明の半導体パッケージ；よ、パッケージ本体に半導
体素子収納穴が形成され、該半導体素子収納穴の周辺部
に半導体素子と電気的に接続するためのボンディングパ
ッド部が設けられた半導体パッケージにおいて、該ボン
ディングパッド部の直下には、該ボンディングパッド部
と垂直に接続された垂直導体部が設けられ、該垂直導体
部の他端には内部配線パターンが接続されたことを特徴
とするものである。
体素子収納穴が形成され、該半導体素子収納穴の周辺部
に半導体素子と電気的に接続するためのボンディングパ
ッド部が設けられた半導体パッケージにおいて、該ボン
ディングパッド部の直下には、該ボンディングパッド部
と垂直に接続された垂直導体部が設けられ、該垂直導体
部の他端には内部配線パターンが接続されたことを特徴
とするものである。
第１図は本発明の半導体パッケージの一例を示す部分断
面図である。本発明の半導体パッケージのボンディング
パッド部４は垂直導体部７の一端面であり、内部配線パ
ターン２を介して外部り−ドビン３を接続する側の垂直
導体部７に接続されている。この垂直導体部７は外部リ
ードビン３の配列と対応し、列毎に異なる長さを有し、
かつ異なる平面上の内部配線パターン２と接続する。こ
の内部配線パターン２は、第２図に示すように放射状の
直線パターンであり、異なる平面上に内部配線パターン
２を第２図１ａ）、（ｂｌ、（ｃ＋、（ｄｌ ニ示すよ
うに形成できるため、各平面の内部配線パターン２は単
純な直線とすることができる。
面図である。本発明の半導体パッケージのボンディング
パッド部４は垂直導体部７の一端面であり、内部配線パ
ターン２を介して外部り−ドビン３を接続する側の垂直
導体部７に接続されている。この垂直導体部７は外部リ
ードビン３の配列と対応し、列毎に異なる長さを有し、
かつ異なる平面上の内部配線パターン２と接続する。こ
の内部配線パターン２は、第２図に示すように放射状の
直線パターンであり、異なる平面上に内部配線パターン
２を第２図１ａ）、（ｂｌ、（ｃ＋、（ｄｌ ニ示すよ
うに形成できるため、各平面の内部配線パターン２は単
純な直線とすることができる。
なお、ボンディングパッド部４に電解めっきを施す必要
がある場合には、第２図に破線で示すように外周部に至
る配線パターンを設け、さらにこれらを外周面で一体に
接続して電気的導通をとることができるが、この配線パ
ターンは垂直導体部７の形成に何ら支障をきたすことは
ない。垂直導体部７と内部配線パターン２との接続は、
外部リードビン３を半導体素子収納穴１０を形成した側
に設けるか、半導体素子収納穴１０とは反対側に設ける
かによって第１図（ａｌまたは（ｂ）に示すように配設
することができる。第３図は第１図に示す本発明の半導
体パッケージのボンディングパッド部４の部分平面図で
あり、同一平面上に１列のボンディングパッド部４を設
けるとともに、ボンディング６一 パッド部４を高さの異なる二段の平面上に設けている。
がある場合には、第２図に破線で示すように外周部に至
る配線パターンを設け、さらにこれらを外周面で一体に
接続して電気的導通をとることができるが、この配線パ
ターンは垂直導体部７の形成に何ら支障をきたすことは
ない。垂直導体部７と内部配線パターン２との接続は、
外部リードビン３を半導体素子収納穴１０を形成した側
に設けるか、半導体素子収納穴１０とは反対側に設ける
かによって第１図（ａｌまたは（ｂ）に示すように配設
することができる。第３図は第１図に示す本発明の半導
体パッケージのボンディングパッド部４の部分平面図で
あり、同一平面上に１列のボンディングパッド部４を設
けるとともに、ボンディング６一 パッド部４を高さの異なる二段の平面上に設けている。
また、上段のボンディングパッド部４に示すように、内
部配線パターン２の露出する内方先端部をボンディング
パッド部４としたボンディングパッド部と混在させても
よい。
部配線パターン２の露出する内方先端部をボンディング
パッド部４としたボンディングパッド部と混在させても
よい。
なお、ボンディングパッド部４は一列であっても、垂直
導体部７の長さを異ならせることにより、内部配線パタ
ーン２を複数の異なる平面上に配設することができるの
で、内部配線パターン２を直線状とすることができる。
導体部７の長さを異ならせることにより、内部配線パタ
ーン２を複数の異なる平面上に配設することができるの
で、内部配線パターン２を直線状とすることができる。
本発明の半導体パッケージのボンディングパッド部４は
、金属細線８により半導体素子６と接続するほか、この
ワイヤーボンディング方式では、ボンディングパッド部
４の密度に一定の限界があることから、絶縁フィルム上
に接続用バンブなどを有する導体回路パターンが形成さ
れたものを熱圧着法などにより接続するボンディング方
式を適用して、さらに高集積度を達成させることができ
る。
、金属細線８により半導体素子６と接続するほか、この
ワイヤーボンディング方式では、ボンディングパッド部
４の密度に一定の限界があることから、絶縁フィルム上
に接続用バンブなどを有する導体回路パターンが形成さ
れたものを熱圧着法などにより接続するボンディング方
式を適用して、さらに高集積度を達成させることができ
る。
本発明の半導体パッケージの製造工程をセラミック製半
導体パッケージについて説明する。まずセラミックグリ
ーンシートｌｂ、 Ｉｃ、 Ｉｄ、ｌｅ（第１図）の所
定の位置に垂直導体部７を形成するためのスルーホール
を形成し、このスルーホール内にタングステンまたはモ
リブデンなどの金属粉を主成分とするメタライズペース
トを充填する。さらに第２図（ａｌ〜（ｄｌに示すよう
にメタライズペーストにより所要の内部配線パターン２
をセラミックグリーンシートｌｂ、 ｌｃ、 ｌｄ、１
ｅの表面に印刷する。
導体パッケージについて説明する。まずセラミックグリ
ーンシートｌｂ、 Ｉｃ、 Ｉｄ、ｌｅ（第１図）の所
定の位置に垂直導体部７を形成するためのスルーホール
を形成し、このスルーホール内にタングステンまたはモ
リブデンなどの金属粉を主成分とするメタライズペース
トを充填する。さらに第２図（ａｌ〜（ｄｌに示すよう
にメタライズペーストにより所要の内部配線パターン２
をセラミックグリーンシートｌｂ、 ｌｃ、 ｌｄ、１
ｅの表面に印刷する。
また、セラミツクグリーンシート１ａ上面のシール用パ
ターンや１ｄのステージ部５の表面にも印刷する。ここ
で第２図に破線で示す配線パターン部は、積層、焼成後
に電解めっきを施さない場合には不要である。
ターンや１ｄのステージ部５の表面にも印刷する。ここ
で第２図に破線で示す配線パターン部は、積層、焼成後
に電解めっきを施さない場合には不要である。
このようにメタライズペーストにより垂直導体部７およ
び内部配線パターン２などが形成されたセラミックグリ
ーンシートを第１図（ａｌに示すように積層し、加熱加
圧または溶剤を介して接着するなどの方法で積層した後
、中性または還元雰囲気中で、例えばグリーンシートの
素材がアルミナを主成分とするものであれば１５００〜
１７００℃で焼成する。露出する配線パターンやステー
ジ部５に無電解めっきなどを施した後、外部リードビン
３をろう付けし、金めつき等所要のめっきを施すことに
より本発明の半導体パッケージを得ることができる。
び内部配線パターン２などが形成されたセラミックグリ
ーンシートを第１図（ａｌに示すように積層し、加熱加
圧または溶剤を介して接着するなどの方法で積層した後
、中性または還元雰囲気中で、例えばグリーンシートの
素材がアルミナを主成分とするものであれば１５００〜
１７００℃で焼成する。露出する配線パターンやステー
ジ部５に無電解めっきなどを施した後、外部リードビン
３をろう付けし、金めつき等所要のめっきを施すことに
より本発明の半導体パッケージを得ることができる。
本発明による半導体パッケージとして垂直溝体部径１０
０μｍ、垂直溝体部間隔（中心線間隔）３００μｍの第
１図（ａｌに示すキャビティアップタイプおよび第１図
（ｂｌに示すキャビティダウンタイプのＰＧＡ型セクセ
ラミックパッケージたが、垂直溝体部径、垂直溝体部間
隔（中心線間隔）は共に８０μｍ程度まで微細化するこ
とが可能である。また、第１図に示す垂直導体部７上の
ボンディングパッド部４の、内部配線パターン２の印刷
と同時に行う平面パターン部の印刷は、垂直導体部７の
面積が所要の広さであれば必ずしも必要ではない。
０μｍ、垂直溝体部間隔（中心線間隔）３００μｍの第
１図（ａｌに示すキャビティアップタイプおよび第１図
（ｂｌに示すキャビティダウンタイプのＰＧＡ型セクセ
ラミックパッケージたが、垂直溝体部径、垂直溝体部間
隔（中心線間隔）は共に８０μｍ程度まで微細化するこ
とが可能である。また、第１図に示す垂直導体部７上の
ボンディングパッド部４の、内部配線パターン２の印刷
と同時に行う平面パターン部の印刷は、垂直導体部７の
面積が所要の広さであれば必ずしも必要ではない。
なお、本発明の実施例は半導体パッケージの一種である
ＰＧＡ型セクセラミックパッケージいて説明したが、本
発明はこれに限られるものではなく、導体回路パターン
が形成された樹脂基板を積層してなる樹脂基板積層型の
樹脂パッケージなど、他の構成からなるパッケージであ
ってもボンディングパッド部の直下にボンディングパッ
ド部と垂直に接続された垂直導体部を形成することによ
り、本発明と同様に高集積度の半導体装置に好適な半導
体パッケージを提供することができる。
ＰＧＡ型セクセラミックパッケージいて説明したが、本
発明はこれに限られるものではなく、導体回路パターン
が形成された樹脂基板を積層してなる樹脂基板積層型の
樹脂パッケージなど、他の構成からなるパッケージであ
ってもボンディングパッド部の直下にボンディングパッ
ド部と垂直に接続された垂直導体部を形成することによ
り、本発明と同様に高集積度の半導体装置に好適な半導
体パッケージを提供することができる。
本発明の半導体パッケージは、ボンディングパッド部と
垂直に接続された垂直導体部を設けることにより、ボン
ディングパッド部を同一平面−トに複数列配列したり、
複数段の異なる平面上に配列することができるので、ボ
ンディングパッド部の数を半導体パッケージの外形や半
導体素子収納穴の大きさなどを変えることなく大幅に増
やすことができる。さらに各平面配線パターンは、垂直
導体部によって異なる平面上に配することができるので
、パターンを単純な直線状として配線の長さを短くし、
信号遅延時間を短縮することができ、信頼性も向上し、
半導体装置の高集積化が可能な半導体パッケージを提供
することができる。
垂直に接続された垂直導体部を設けることにより、ボン
ディングパッド部を同一平面−トに複数列配列したり、
複数段の異なる平面上に配列することができるので、ボ
ンディングパッド部の数を半導体パッケージの外形や半
導体素子収納穴の大きさなどを変えることなく大幅に増
やすことができる。さらに各平面配線パターンは、垂直
導体部によって異なる平面上に配することができるので
、パターンを単純な直線状として配線の長さを短くし、
信号遅延時間を短縮することができ、信頼性も向上し、
半導体装置の高集積化が可能な半導体パッケージを提供
することができる。
第１図（ａｌおよび山）は、本発明の半導体パッケージ
の一例を示す縦部分断面図、第２図は本発明の半導体パ
ッケージの内部配線パターンの形成例を示す部分平面図
、第３図は本発明のボンディングパッド部の形成例を示
す部分平面図である。 第４図は従来の半導体パッケージの内部配線パターンの
形成例を示す部分平面図、第５図は従来の半導体パッケ
ージの縦断面図である。 １−−−−パッケージ本体、２−一一一内部配線パター
ン、３−一一一外部リードビン、４ ・−ボンディング
パッド部、５−−−−ステージ部、６−−−一半・導体
素子、７−−−−垂直導体部、８−−−一金属細線、１
０・−半導体素子収納穴。
の一例を示す縦部分断面図、第２図は本発明の半導体パ
ッケージの内部配線パターンの形成例を示す部分平面図
、第３図は本発明のボンディングパッド部の形成例を示
す部分平面図である。 第４図は従来の半導体パッケージの内部配線パターンの
形成例を示す部分平面図、第５図は従来の半導体パッケ
ージの縦断面図である。 １−−−−パッケージ本体、２−一一一内部配線パター
ン、３−一一一外部リードビン、４ ・−ボンディング
パッド部、５−−−−ステージ部、６−−−一半・導体
素子、７−−−−垂直導体部、８−−−一金属細線、１
０・−半導体素子収納穴。
Claims (3)
- １．パッケージ本体に半導体素子収納穴が形成され、該
半導体素子収納穴の周辺部に半導体素子と電気的に接続
するためのボンディングパッド部が設けられた半導体パ
ッケージにおいて、該ボンディングパッド部の直下には
、該ボンディングパッド部と垂直に接続された垂直導体
部が設けられ、該垂直導体部の他端には内部配線パター
ンが接続されたことを特徴とする半導体パッケージ。 - ２．前記垂直導体部の長さを異ならせて、該垂直導体部
に接続された前記内部配線パターンを複数の異なる平面
上に配設したことを特徴とする特許請求の範囲第１項記
載の半導体パッケージ。 - ３．前記ボンディングパッド部が複数列配設されたこと
を特徴とする特許請求の範囲第１項記載の半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069806A JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069806A JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234552A true JPS63234552A (ja) | 1988-09-29 |
| JP2564297B2 JP2564297B2 (ja) | 1996-12-18 |
Family
ID=13413360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069806A Expired - Fee Related JP2564297B2 (ja) | 1987-03-24 | 1987-03-24 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564297B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112359A (ja) * | 1992-09-30 | 1994-04-22 | Kyocera Corp | 電子部品搭載用回路基板 |
| WO2004077560A1 (ja) * | 2003-02-26 | 2004-09-10 | Ibiden Co., Ltd. | 多層プリント配線板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166144A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Chiyou Lsi Eng Kk | ペレット取付基板の製造方法 |
| JPS61194753A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体装置 |
| JPS6347961A (ja) * | 1986-08-18 | 1988-02-29 | Mitsubishi Electric Corp | 半導体パツケ−ジ |
-
1987
- 1987-03-24 JP JP62069806A patent/JP2564297B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166144A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Chiyou Lsi Eng Kk | ペレット取付基板の製造方法 |
| JPS61194753A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体装置 |
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| JPH06112359A (ja) * | 1992-09-30 | 1994-04-22 | Kyocera Corp | 電子部品搭載用回路基板 |
| WO2004077560A1 (ja) * | 2003-02-26 | 2004-09-10 | Ibiden Co., Ltd. | 多層プリント配線板 |
| US7894203B2 (en) | 2003-02-26 | 2011-02-22 | Ibiden Co., Ltd. | Multilayer printed wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564297B2 (ja) | 1996-12-18 |
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