JPH04196253A - 半導体装置用パッケージ - Google Patents

半導体装置用パッケージ

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JPH04196253A
JPH04196253A JP2322288A JP32228890A JPH04196253A JP H04196253 A JPH04196253 A JP H04196253A JP 2322288 A JP2322288 A JP 2322288A JP 32228890 A JP32228890 A JP 32228890A JP H04196253 A JPH04196253 A JP H04196253A
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JP
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terminals
wiring
substrate
package
corner
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JP2322288A
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Seiji Takemura
竹村　誠次
Masataka Kawai
河井　優孝
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基板の一側面に複数個の端子を設けた半導
体装置用パッケージに関し、特に端子の配置構造に関す
るものである。
［従来の技術］ 従来の半導体装置用パッケージとしては、第３（ａ）図
及び第３（ｂ）図に外観形状を示すようなｉｔのものが
知られている。このパッケージは−ｉ的にピン　グリッ
ド・アレイ・パッケージと呼ばれており、このビン・グ
リッド・アレイ・パッケージは、矩形状の基板１０１の
一側面に、半導体素子としての矩形状のクオツド・フラ
ッド・パッケージ（Ｑｕａｄ　　Ｆｌａｄ　　Ｐａｃｋ
ａｇｅ）１０２（以下単にＱＦＰと略称）を載置して、
このＱＦＰ１０２の外周縁部より外側に延びる多数の接
続端子１０３を、矩形のＱＦＰ１０２の各外周辺から所
定距離をおいて平行に整列して基板上に予め形成された
、対応する導電性の端子ランド部１０４に半田付は等に
より接続し、各端子ランド部１０４を、細い導線１０５
により、基板１０１の他側面に突設された対応する外部
端子１０６に接続して構成されている。各外部端子１０
６は、基端を、基板１０１に穿設され格子状に配置され
た多数の貫通ホール（図示せず）に挿入されて、半田付
は等により基板１０１に固着されている。
［発明が解決しようとする課題］ ところで、このように構成された従来のＰＧＡパッケー
ジでは、外部端子１０６の数が比較的少なく、隣接する
外部端子１０６闇の距離すなわちピッチが広いので、基
板１０１のコーナ部において隣接端子１０６間を通る導
線１０４の配線本数が比較的少ないため配線に無理がな
いが、外部端子１０６の数が増えてくると、次のような
問題点が生じた。すなわち、最近における技術の進歩に
より、外部端子数の増加、及びそれに伴う外部端子間距
離（ピッチ）の縮小等により配線密度が非常に高くなっ
てきており、また、基板１０１の中央部付近の隣接外部
端子１０６間の配線本数と、基板１０１のコーナ部近傍
における隣接外部端子１０１間の配線本数とでは、２倍
近くの差が生じ、基板１０１のコーナ部での配線が非常
に困難になってきた。
この発明は、上述した従来の半導体装置用パッケージの
問題点を解消しようとするもので、その目的は、基板上
のコーナ部には端子を配置しないようにしてコーナ部の
配線有効面積を拡大するとともに、コーナ部の配線を減
らすことにより基板中央部近傍の配線効率とコーナ部近
傍の配線効率を可及的に等しくすることにある。
［課題を解決するための手段］ この発明に係る半導体装置用パッケージは、基板上に搭
載される矩形の半導体素子の複数個の端子と導線を介し
て接続される該基板上の複数個の端子を、半導体素子の
周囲に各コーナ部及びその近傍部を除いて配置したもの
である。
［作用］ この発明における半導体装置用パッケージては、基板上
の端子を、矩形の半導体素子の周囲にコーナ部及びその
近傍部を除いて配置したので、基板上の端子と半導体素
子の端子とを接続する導線の配線本数をコーナ部及びそ
の近傍部において減らすことができ、従って、配線作業
を容易にして作業効率を著しく高めることがてきる。
［実施例］ 以下、この発明の実施例を図面に基づいて説明する。第
１図及び第２図は、この発明に係る半導体装置用パッケ
ージの第１実施例を示すもので、これらの図により、本
発明パンケージの基本的な構成が表されている。第１（
ａ）図は、第１実施例による半導体装１用パツケージの
平面図、第１（ｂ）図はこの実施例の配線状態を示す、
第１（ａ）図の部分拡大平面図である。この実施例では
、基板の端子としての隣接外部端子６の間の距１ｌｌｉ
（ピッチ）が前述した第３（ａ）図の従来例の２分の１
になっており、外部端子６の数も大幅に増大しているた
め、基板１のコーナ部の配線に無理が生してくる。そこ
で、第１（ａ）図に黒丸で示すよ・うに、基板１のコー
ナ部及びその近傍部で外部端子６を取り除くこと（すな
わち配置しないこと）により、コーナ部の配線本数を減
らし、同時にコーナ部の配線有効面積を拡大している。
このように、基板１のコーナ部及びその近傍部の外部端
子６の数を減らすことにより、第１（ｂ）図に拡大して
示すように、外部端子６の全体数が前記従来例に比べて
著しく増大したにも拘わらず、コーナ部の配線が容易に
なるものである。すなわち、この実施例では、第１（ａ
）図に示すように、基板１の一側面において、矩形状の
ＱＦＰ搭載部の周囲に、搭載される矩形状のＱＦＰ（図
示せず）の各辺に平行に整列して、多数の接続端子４ａ
を有する４本の接続用ランド部４が形成され、−列に整
列した各ランド部４の内側に２列の外部端子６が整列し
て平行に配置されるとともに、各ランド部４の外側にも
２列の外部端子６が整列して平行に配置され、また互い
に隣あうランド部４の隣接する端部間にも３本の外部端
子６が外側の外部端子６と整列するように配置されてい
る。これら外部端子６のうち互いに隣接するもの同士の
間隔（ピッチ）は略一定である。第１（ｂ）図に示すよ
うに、ランド部４の各接続端子４ａと対応する外部端子
６とは細い導１１５により接続されている。第１（ａ）
図に黒点て示すように、各ランド部４の外側の２列の外
部端子６のうち各コーナ部の４本の外部端子６ａが除去
されるとともに、最内列の外部端子６のうちコーナ部の
１本の外部端子６ｂも除去されている。このようにする
ことにより、第１（ｂ）図に拡大して示すように、基板
１のコーナ部１ａての配線密度を低下させて中央部１ｂ
での配線密度に近付けることができ、従ってランド部４
の各接続端子４ａと対応する外部端子６とを細い導線５
により極めて容易に接続することができる。
なお、上記実施例の基板１としては、積層板を用いても
よいし、単一層からなるセラミック基板を用いてもよい
。
第２（ａ）図乃至第２（ｄ）図は本発明の第２実施例を
示している。この実施例では、ＱＦＰの代わりにペアチ
ップを基板上に搭載したものである。すなわち、絶縁ケ
ースとしてのピン・グリド・アレイ・パッケージ１０（
以下ＰＧＡパッケージと略称）は、その−側面にチップ
搭載用の凹陥部１１ａが形成された、基板としての積層
板１１と、その凹陥部１１ａを閉鎖する蓋体１２とによ
り構成され、積層板１１の凹陥部１１ａ内に、半導体素
子としてのＩＣ等の矩形の半導体チップ１３を収納して
、半導体チップ１３の一側面上に形成された多数の電極
１４を、凹陥部１１ａの周囲に形成された、基板の端子
としての多数の内部端子１５に細い導線１６により接続
した後、蓋体１２により凹陥部１１ａを閉鎖する。
さらに詳細に述べると、積層板１１の一側面には、矩形
の凹陥部１１ａが形成されるとともに、他側面には多数
の外部端子１７（外部接続用ピン）が突設されており、
また、凹陥部１１ａの周囲には多数の内部端子１５が矩
形の凹陥部１１ａの各辺に沿って形成され、これら内部
端子１５は、積層板１１の内部に形成された接続用回路
（図示せず）を介して対応する外部端子１７に接続され
ている。凹陥部１１ａの周囲の内部端子１５は、第２　
（ａ）図に示すように、矩形の凹陥部１１ａのコーナ部
及びその近傍部には配置されていない。
従って、半導体チップ１３の電極１４と積層板１１の内
部端子１５とを導線１６により接続する際に、矩形の凹
陥部１１ａの各コーナ部近傍において配Ｍ間隔が狭まっ
て配線密度が高くなるようなことは無く、配線を容易に
且つ効率的に行うことができる。
また、この実施例ては基板として積層板を用いたが、単
一層よりなるセラミック基板を用いてもよい。
［発明の効果］ 以上のように、この発明によれば、基板上に矩形上に配
置される複数個の端子のうち各コーナ部のものを削除し
たのて、各コーナ部の配線有効面積を増大させて配線密
度を低下させることができ、従って配線効率が改善され
るとともに配線作業も容易になるという優れた効果が得
ら゛れるものである。
【図面の簡単な説明】
第１（ａ）図及び第１（ｂ）図はこの発明の第１実施例
に係る半導体装置を表すもので、第１（ａ）図はその全
体外観形状を示す平面図、第１（ｂ）図は配線状態を示
す部分拡大平面図、第２（ａ）図乃至第２（Ｃ）図はこ
の発明の第２実施例に係る半導体装置を表すもので、第
２（ａ）図はその蓋体を外した平面図、第２（ｂ）図は
第２（ａ）図のｂ−ｂ線断面図、第２（Ｃ）図は蓋体を
被着した状態の側面図、第３（ａ）図及び第３（ｂ）図
は従来の半導体装置を表すもので、第３（ａ）図はその
平面図、第３（ｂ）図はその側面図である。 図において、（１）は基板、（２）は半導体素子として
のＱＦＰ、（３）は半導体素子の端子としてのＱＦＰの
端子、（５）は導線、（６）は基板上の端子としての外
部端子、（１１）は基板としての積層板、（１３）は半
導体素子としての半導体チップ、（１４）は半導体素子
の端子としての半導体チップの電極、（１５）は基板上
の端子としての内部端子、（１６）は導線である。

Claims (1)

    【特許請求の範囲】
  1. 　基板上に搭載される矩形の半導体素子の複数個の端子
    と導線を介して接続される該基板上の複数個の端子を、
    前記半導体素子の周囲に各コーナ部及びその近傍部を除
    いて配置してなる半導体装置用パッケージ。
JP2322288A 1990-11-28 1990-11-28 半導体装置用パッケージ Pending JPH04196253A (ja)

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